JPH0156471B2

JPH0156471B2 -

Info

Publication number: JPH0156471B2
Application number: JP59236605A
Authority: JP
Inventors: Takashi Sato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-12
Filing date: 1984-11-12
Publication date: 1989-11-30
Also published as: JPS60121596A

Description

【発明の詳細な説明】本発明は半導体記憶回路に関し、特に、絶縁ゲ
ート型電界効果トランジスタ（以下MISFET又
は単にFETと称す）を用いたものに関する。

半導体記憶回路の一例として第１図に示すよう
な回路が知られている。

同図は、ｍ列の１対のデータ線l_D1，l_D0とｎ行
の語選択線l₁〜l_oとを有し、それぞれにメモリセ
ルがマトリクス状に形成されてなるメモリセルマ
トリクスの１列のみを示すものであり、３ａ〜３
ｎがメモリセルである。このメモリセル３ａは、
４個のFETQ₄〜Q₇よりなり、伝送ゲート用
FETQ₄とQ₆のドレインがデータ線１_D1，１_D0に接
続され、そのゲートが語選択線１₁に接続され、
上記FETQ₄，Q₆のそれぞれのソースと接地間に
はFETQ₅，Q₇を設け、このFETQ₅のドレインを
FETQ₇のゲートに、FETQ₇のドレインをFETQ₅
のゲートにそれぞれ接続し、ゲート容量などの
C₁，C₂を記憶容量として用いる。他のメモリセ
ル３ｂ〜３ｎも同様な構成よりなる。電源V_DD側
に存するFETQ₁，Q₂はデータ線をプリチヤージ
するためのFETであり、FETQ₃は１対のデータ
線l_D1，l_D0を上記プリチヤージ時に同一レベルに
保つためのFETであり、このFETQ₁〜Q₃のゲー
トには、チツプ非選択時にV_DDレベルが印加され
る信号が印加されている。図中のブラツクボ
ツクス１はTTL（Transister Transister Logic）
回路であり、外部からの論理信号によりメモリ装
置に信号を送りだすものである。図中２は、上記
TTL回路の出力Dinを受けてMISレベルに増幅し
て２つの相反する出力din，を得る書き込みア
ンプであり、この出力din線は伝送ゲートFETQ₈
を介して前述の１対のデータ線のうちl_D1に接続
され、他方の出力線は、伝送ゲートFETQ₉を
介してデータ線l_D0に接続されている。伝送ゲー
トFETQ₈，Q₉は読み出し・書き込み指令信号
ｒ／ｗによつて制御されるようになつており、こ
の信号は、システムによつて制御される読
み出し／書き込み信号Ｒ／Ｗ（TTLレベル）を列
選択デコーダ（以下Ｙデコーダという）５を介し
て、MISレベル反転信号として得られる。なお、
図中４は読み出しアンプ（センスアンプ）であ
り、このアンプの出力から読み出し出力d₀，₀を
得るものである。この読み出しアンプ４は、前記
Ｙデコーダ５の出力によつてこの列が選ばれた場
合にのみ出力を送出するようになつている。上記
構成において、FETQ₁〜Q₉は全てｎチヤンネル、
エンハンスメント型のものであり、電源は正電源
を用いるものとする。

上記構成の記憶回路の動作説明の概略は次の通
りである。

先ず、チツプ非選択時にはの信号V_DDレベル
になり、プリチヤージ用FETQ₁，Q₂及び同一レ
ベル保持用FETQ₃がオンとなり、データ線l_D1，
l_D0がプリチヤージされ、書き込み動作の準備が
なされる。次にチツプ選択時には上記信号が
グランド（GND）レベルとなり、書き込み信号
ｒ／ｗ印加により、メモリセルの書き込み動作が
開始する。この書き込み動作は、Ｙデコーダ５に
よつて図示の例が選ばれ、書き込み指令信号
ｗがV_DDレベルとなり、伝送ゲートFETQ₈，Q₉
をオンさせることにより、選択された任意のメモ
リセルへ対して行われるものである。したがつ
て、例えば、Ｘデコーダ（行選択回路、図示せ
ず）によつて、語選択線l₁が選ばれたとすると、
そこに接続されるメモリセル３ａに対してデータ
線の信号が記憶されることになる。すなわち、語
選択線l₁にV_DDレベルが印加されると、メモリセ
ルのFETQ₄，Q₆がオンとなり、例えば、書き込
みアンプ２の出力dinがV_DDレベル、がGNDレ
ベルであれば、データ線１_D1、メモリセルの
FETQ₄を介してFETQ₇の容量C₂がV_DDレベルま
でチヤージされ、このFETQ₇がオンとなる。こ
れに対して、メモリセルのFETQ₅の容量C₁の電
荷はFETQ₆、データ線l_D0を介して放電するので、
FETQ₅はオフとなり、このメモリセル３ａの状
態は、データ線l_D1側がV_DDレベル、l_D0側がGND
レベルに保持されることになる。この段階で、語
選択が書き込み終了するとデータ線l_D1，l_D0は再
びFETQ₁，Q₂によりプリチヤージされる。次に、
読み出し時には、例えば、Ｙデコーダ５によつて
図示の列が選択されると、この列のセンスアンプ
４が動作し、信号がGNDレベルとなり、
伝送ゲートFETQ₈，Q₉がオフとなり、語選択線
l₁が選択されたとすれば、メモリセル３ａの上記
書き込み状態がセンスアンプ４に読み込まれる。

すなわち、語選択線l₁がV_DDレベルになること
により、メモリセル３ａのFETQ₄，Q₆がオンと
なる。このため、データ線１_D0の電荷がFETQ₆
及びQ₇を介して放電し、他方、FETQ₅はオフで
あるからデータ線l_D1はV_DDレベルに保たれる。こ
のデータ線の状態がセンスアンプ４に感知され、
このセンスアンプの出力によつて読み出しが行わ
れる。

ところで、上記記憶回路に用いられる書き込み
アンプ２の回路構成の一例としては、第２図のよ
うな回路が考えられる。

同図に示すように、FETQ₁₃，Q₁₄からなるイ
ンバータと、FETQ₁₆，Q₁₇からなるインバータ
を縦続接続してレベル変換回路６を構成する。こ
のレベル変換回路６の各インバータは、V_DDレベ
ル出力を十分に得ることができるようにプートス
トラツプ構成となつている。すなわち、初段のイ
ンバータQ₁₃，Q₁₄の負荷用FETQ₁₃のゲートには
コンデンサC₃を介してチツプ選択信号CEが印加
され、そのゲートと電源端子V_DDとの間にはゲー
トとドレインが接続された逆流防止用FETQ₁₂が
接続されている（この逆流防止用FETQ₁₂は、プ
ートストラツプ作用によつて、FETQ₁₃のゲート
の電圧が電源電圧V_DDよりも高くなつた場合に、
電流が逆流してコンデンサの両端のレベルが悪く
なろうとするときに、オフとなり、上記逆流防止
を図るものである。以下同様の意味で同一用語を
用いるものとする）。次段のインバータQ₁₆，Q₁₇
に設けられたコンデンサC₄、逆流防止用FETQ₁₅
も上記同様である。なお、入力側のインバータの
FETQ₁₄のゲートに設けられたFETQ₁₁は、チツ
プ非選択時に、このレベル変換回路の出力状
態を入力状態に関係なく強制的に一方の値に規定
するためのものである。上記FETQ₁₄には、チツ
プ選択時CEにオンとなる伝送ゲートFETQ₁₀を
介して、TTL回路の出力Dinが印加される。上記
構成のレベル変換回路によつて、TTLレベルと、
MISFET回路のレベルとのインターフエイスが
行えるのである。

次に、この書き込みアンプの出力段には、第１
のインバータFETQ₁₈，Q₁₉と第２のインバータ
FETQ₂₀，Q₂₁とからなる駆動回路７が構成され
ている。すなわち、第１のインバータの駆動用
FETQ₁₉と第２のインバータの負荷用FETQ₂₀に
は、前記レベル変換回路の初段のインバータ
Q₁₃，Q₁₄の出力を共通に印加し、第１のインバ
ータの負荷用FETQ₁₈と第２のインバータの駆動
用FETQ₂₁には前記レベル変換回路の次段のイン
バータQ₁₆，Q₁₇の出力を共通に印加する。この
駆動回路の第１のインバータの出力をdinとし、
第２のインバータの出力をとして、前述のデ
ータ線l_D1，l_D0に送出する。

第３図は、上記書き込みアンプと、前述の記憶
回路との動作の関係を示すためのタイミングチヤ
ートである。第１図から第３図を参照して書き込
みアンプの動作を中心に、さらに詳細に動作説明
を行う。以下の動作説明では、FETは全てｎチ
ヤンネル型であつて、エンハンスメント型のもの
を用いることとし、電源は正電源である。

チツプ非選択時（第３図t₁の期間）には、第２
図において、入力側に設けられたFETQ₁₁がオン
となり、レベル変換回路６の初段のインバータ
Q₁₃，Q₁₄の出力がV_DDレベル近くになり、この出
力によつて駆動される次段のインバータQ₁₆，
Q₁₇はFETQ₁₆がオフとなつていることより、そ
の出力にはGNDレベルが得られ、したがつて、
駆動回路７の第１のインバータQ₁₈，Q₁₉の出力
dinはGNDレベル、第２のインバータQ₂₀，Q₂₁の
出力はV_DDレベル近くになり、第３図に示す
ような電圧波形を示す。

次にチツプ選択時にはCEがV_DDレベルとなるた
め、この信号によつて駆動される伝送ゲート
FETQ₁₀がオンとなり、入力Dinがレベル変換回
路６の出力状態を決めることになる。ここで、第
３図（t₂の期間）に示すように入力DinはGNDレ
ベルとなつているから、レベル変換回路６の初段
のインバータQ₁₃，Q₁₄の出力はV_DDレベル、従つ
て、次段のインバータQ₁₆，Q₁₇のレベルはGND
レベルとなり、この両出力によつて制御される駆
動回路７の第１のインバータQ₁₈，Q₁₉の出力din
はGNDレベル、第２のインバータQ₂₀，Q₂₁の出
力はV_DDレベルとなる。また、入力DinがV_CC
レベル（V_DDレベルに近いレベル）になると、上
記書き込みアンプの出力は反転する（dinがV_DD
レベル、がGNDレベル）。以後はチツプ選択
信号CEが切れるまで、書き込みアンプの出力状
態は変化しない。

そして、第３図における期間t₃の段階で、Ｒ／
Ｗ信号により前述したような、書き込みまたは読
み出し動作がなされるのである。なお、第３図に
おいて、読み出し／書き込み選択信号Ｒ／Ｗと、
読み出し／書き込み指令信号のレベルが相
違するのは、前者はMIS集積回路の外部で形成さ
れるのに対し、後者はその内部で形成されるもの
であることを意味する。

ところで、かかる書き込みアンプを用いた場合
には、次のような問題点を有する。

(1) チツプ非選択時（第３図の期間t₁）には、こ
の書き込みアンプの出力は、dinがGNDレベ
ル、がV_DDレベルとなつているため、第１
図で示した指令信号にわずかに雑音が乗
つただけで、伝送ゲートFETQ₈，Q₉がオンと
なり、データ線l_D1，l_D0のプリチヤージレベル
が悪くなり、したがつて、電源利用率が低下す
る。さらに、データ線のプリチヤージが十分な
されないことにより、メモリセルに影響を与
え、このため、誤書き込みや誤読み出しが生ず
る。

(2) チツプ選択時であつても、読み出し動作時に
は、書き込みアンプの出力状態は、Din入力信
号に対応するレベルになつており、例えばDin
入力がLowのときに、第１図における
指令信号にわずかの雑音が乗ると伝送ゲート
FETQ₈，Q₉がオンとなり、din（GNDレベル）
側に接続されているデータ線l_D1のプリチヤー
ジレベルが下がり読み出し時に誤動作を起すこ
とになる。

以上のような問題は、上述のような２本のデー
タ線を１対として用いた記憶回路に限つて起る問
題ではなく、全ての記憶回路に共通の問題であ
る。このことを確認するために、１本のデータ線
を用いてなる記憶回路の概要を示し、その問題点
を指摘する。

第４図は、３個のトランジスタを用いてメモリ
セルを構成したものを含むダイナミツク型記憶回
路の一例を示すものである。

同図に示すように、FETQ₂₃〜Q₂₅の３個のト
ランジスタによつてメモリセル１０を構成し、１
本のデータ線l_Dに上記FETQ₂₃とQ₂₄のドレインを
接続し、読み出し選択線l_RにはFETQ₂₃のゲート
を、書き込み選択線l_WにはFETQ₂₄のゲートをそ
れぞれ接続し、FETQ₂₅の容量C₅を記憶容量とし
て用いる。図中１１はリフレツシユ回路であり、
データ線l_Dの状態を読み出し信号ｒ／ｗによつて
制御される伝送ゲートFETQ₂₆を介して読み出し
アンプA₁に入力し、その出力を読み出し信号D₀
とするとともに、リフレツシユアンプA₂を介し
てデータ線l_Dに帰環している。図中９はTTL回
路であり、８はTTL回路の出力Dinを入力とする
書き込みアンプであり、その出力dinは、書き込
み信号によつて制御されるFETQ₂₇を介し
てデータ線１_Dに印加されるようになつている。
但し、図中のｒ／ｗ，はDecodeされた読
み出し信号、書き込み信号である。なお、データ
線l_Dは電源V_DD側に設けられたFETQ₂₂によつてプ
リチヤージされるようになつている。実際のこの
種の記憶回路は、同様な構成からなるデータ線を
ｍ列、選択線をｎ行有し、メモリセルがマトリク
ス状に構成されるものであるが、同図では、１
列、１行のみの構成を示した。

上記記憶回路の概略動作は前述第１図の動作と
ほぼ同様である（データ線が１本になつたにすぎ
ない）ことにより、重複を避けるためその説明を
省略する。

第５図は、上記記憶回路に用いられる書き込み
アンプ８の構成の一例を示す回路図である。

同図に示すように、２つのインバータQ₂₈，
Q₂₉，Q₃₀，Q₃₁によつてレベル変換回路１２を構
成し、レシオレス型のインバータQ₃₂，Q₃₃によ
つて駆動回路１３を構成し、レベル変換回路の出
力を駆動回路の負荷用FETQ₃₂に、インバータ
Q₂₈，Q₂₉の出力を駆動回路の駆動用FETQ₃₃に印
加する。この書き込みアンプによつて、入力信号
Din（TTLレベル）をMISレベルに変換増幅して、
同相の出力dinを取り出す。

かかる書き込みアンプを用いた場合の問題点は
次の通りである。

(1) 仮りに書き込みアンプの出力dinがGNDレベ
ルになつているとすれば、チツプ非選択時
には、プリチヤージ用FETQ₂₂オンによりデー
タ線l_Dにプリチヤージがなされることになる
が、この段階で、信号に雑音が乗ると
FETQ₂₇がオンとなり、上記dinのGNDレベル
の影響によりプリチヤージレベルが低下し、電
源利用率が悪くなるとともにメモリセルへの書
き込みレベルが下り、リフレツシユ特性を劣化
させることになる。

(2) 上記のようにプリチヤージレベルが悪くなつ
ていると、第６図に示すように、リフレツシユ
回路１１のデータ線との接続点Ｚの電圧V_Zが
低下し、書き込み時（図中t₁の期間）に定常の
書き込みがなされたとしても、そのときの出力
V_Zは読み出しアンプA₁のスレツシヨルド電圧
V_LTには達することができず、したがつて、読
み出し時（期間t₂のとき）には誤読み出しが生
ずることになる。ことため、信頼性が低下する
とともに、設計自由度が制約されることとな
る。

以上の問題は、１つのトランジスタによつてメ
モリセルを構成した記憶回路にも同様に生ずるも
のであり、また、上記回路のように、TTL回路
の出力をDinとして用いる場合のみならず、入力
DinがMIS集積回路によつて形成されるものにつ
いても生じうるものであることは言うまでもない
であろう。

したがつて、本発明の目的とするところは、わ
ずかの雑音に対しても誤動作の生じないような半
導体記憶回路を提供することにある。

本発明の他の目的は電源利用率の高い半導体記
憶回路を提供することにある。

本発明のさらに他の目的は、設計自由度が制約
されない半導体記憶回路を提供することにある。

本発明のさらに他の目的は信頼性の向上が図れ
る半導体記憶回路を提供することにある。

なお、本願出願前に公開された米国特許第
3594736号明細書には、そのゲート１８８，１９
２に書き込み指令信号（WRITE COMMAND）
を受けることにより、書き込み動作時である場合
以外は、入力回路２０１の出力状態が入力信号
（DATA IN）に影響されないようにするための
MOSデバイス１８６，１９０を含む半導体記憶
回路が示されている。

しかしながら上記御引例のMOSデバイス１８
６，１９０は本願におけるような伝送ゲート
FETを構成するものではないので、本願発明の
ような効果を有し得ない。

すなわち、上記書き込み指令信号（WRITE
COMMAND）に雑音が乗り、これをゲートに受
けるMOSデバイス１８６，１９０が不所望にオ
フ状態になると、入力回路２０１の出力状態１０
２，１０４は入力信号（DATA IN）に応じた相
補レベルに設定されてしまう。したがつてこの相
補レベルの信号に応じてプツシユプルドライバー
９７，９８が相補的に駆動されてしまう。この結
果、データ線２６，２８の電位レベルが上記入力
信号（DATA IN）に基づいて不所望に変動して
しまう。したがつて、上記公知例においては前述
した本願発明によつて得られる効果を有し得な
い。

以下実施例にそつて図面を参照し本発明を具体
的に説明する。

第７図は本発明の一例を示す書き込みアンプの
回路図である。

同図に示すように、上記書き込みアンプはレベ
ル変換回路１４と駆動回路１５とからなる。

レベル変換回路１４の構成は次の通りである。

負荷用FETQ₃₆と駆動用FETQ₃₇とによつて第
１のインバータを構成し、負荷用FETQ₄₀と駆動
用FETQ₄₁によつて第２のインバータを構成し、
第１のインバータには入力信号Dinを印加し、こ
の第１のインバータの出力を第２のインバータの
入力に印加する。なお上記各インバータの負荷側
には、ブートストラツプ効果用コンデンサ及び逆
流防止用FETをそれぞれ設ける。すなわち、
FETQ₃₆，Q₄₀のゲートをコンデンサC₆，C₇を介
してソースに接続するとともに、そのゲートと電
源電圧V_DD端子間にはチツプ選択信号CEによつて
制御される逆流防止用FETQ₃₅，Q₃₉をそれぞれ
接続する。さらに、本発明では前述の目的を達成
するために特に、各インバータの駆動用
FETQ₃₇，Q₄₁に対して並列にｒ／ｗ信号（書き
込み動作時のみGNDレベル、他は、V_DDレベルと
なる信号）が印加されるFETQ₃₈，Q₄₂をそれぞ
れ設けるものとする。かかるｒ／ｗ信号は、前述
第１図の出力の反転信号を用いればよい。

次に駆動回路１５の構成は次の通りである。

負荷用FETQ₄₃と駆動用FETQ₄₄によつて第１
のインバータを構成し、負荷用FETQ₄₆及び駆動
用FETQ₄₇によつて第２のインバータを構成し、
チツプ非選択時第１図におけるdin，信号が
l_D1，l_D0信号と同一レベルにするため負荷用
FETQ₄₃，Q₄₆に対して並列にチツプ非選択信号
CEによつて制御されるプリチヤージ用FETQ₄₅，
Q₄₈をそれぞれ接続する。第７図の駆動回路１５
の出力をレシオレスタイプとするため、第１のイ
ンバータの負荷用FETQ₄₃と第２のインバータの
駆動用FETQ₄₇には、前記レベル変換回路のイン
バータQ₄₀，Q₄₁の出力を共通に印加し、第１の
インバータの駆動用FETQ₄₄と第２のインバータ
の負荷用FETQ₄₆にはレベル変換回路１４のイン
バータQ₃₆，Q₃₇の出力を共通に印加し、第１の
インバータから出力dinを、第２のインバータ出
力をそれぞれ取り出すものとする。なお、出
力din，に接続されるFETQ₄₉は、本発明の目
的達成をより確実化せんとするものであり、チツ
プ非選択時に両出力レベルを同一高レベルに
保つためのものである。

上記構成の書き込みアンプを例えば、第１図に
示した一般的な構成よりなる４トランジスタメモ
リセルを用いた記憶回路に利用した場合には、以
下に示すような理由によりその目的が達成でき
る。なお、以下の動作説明では、FETは全てｎ
チヤンネル、エンハンスメント型のものであり、
電源は正電源を用いる。

第８図は、上記実施例に示した書き込みアンプ
を用いた記憶回路の動作説明のためのタイミング
チヤートである。以下の動作説明では、説明上の
重複をできるだけ避けるための本発明の特徴部分
を中心に説明する。

(1) 書き込み動作時（第８図Ａ）。

第７図に示した。本発明の書き込みアンプに着
目すれば、チツプ非選択時（期間t₁の時）に
は、ｒ／ｗ（読み出し、書き込み信号の反転信号）
はV_DDレベルになつており、したがつて、レベル
変換回路１４の各インバータの駆動側に設けられ
たFETQ₃₆，Q₄₂がオンとなり各インバータの出
力を強制的にGNDレベルに規定する。かかる
GNDレベルが印加される駆動回路１５の
FETQ₄₅，Q₄₇及びQ₄₄，Q₄₆はオフとなる。一方、
チツプ非選択信号が印加されるFETQ₄₅，Q₄₈
は共にオンとなり、さらに、出力線に設けられた
FETQ₄₉もオンとなる。この結果、書き込みアン
プの出力din，は共にV_DDレベルとなる。

次に、チツプ選択信号CEがV_DDレベルになり、
レベル変換回路１４の各インバータの負荷側に設
けられたFETQ₃₆及びQ₄₀がオンとなつても、上
記ｒ／ｗ信号が変化しない期間（期間t₂）内は、
FETQ₃₆，Q₄₂がオンとなつていることにより書
き込みアンプの出力din，の状態は変わらな
い。

そして、書き込み信号印加（がV_DDレベ
ル）時には（期間t₃）、ｒ／ｗ信号レベルがGND
レベルとなるから上記レベル変換回路１４の各イ
ンバータの駆動側に設けられたFETQ₃₈，Q₄₂は
オフとなる。この段階では、TTL回路からの信
号（入力信号）DinがV_CCレベルとなつているた
め、入力側インバータのFETQ₃₇がオンとなりこ
のインバータの出力はGNDレベル、他方方、こ
のGNDレベルが印加される次段のインバータの
駆動用FETQ₄₁はオフとなり、このインバータの
出力はV_DDレベルとなる。したがつて、駆動回路
１５に着目すれば、上記入力側のインバータの出
力（GNDレベル）が印加されるFETQ₄₄，Q₄₅が
オフとなるのに対し、次段のインバータの出力
（V_DDレベル）が印加されるFETQ₄₃，Q₄₇はオン
となる。また、はGNDレベルであるから
FETQ₄₅，Q₄₈はオフとなる。この結果書き込み
アンプの一方の出力dinはV_DDレベルとなり、他
方の出力はGNDレベルとなる。この書き込み
タイミングでメモリセルへの書き込み動作がなさ
れる。

(2) 読み出し動作（第８図Ｂ）第７図の書き込みアンプに着目すれば、チツプ
非選択時（、期間t₁のとき）には、ｒ／ｗ信
号はV_DDレベルであり、レベル変換回路１４の各
インバータのFETQ₃₈，Q₄₂がオンとなり各イン
バータの出力を強制的にグランドレベルに規定す
る。したがつて、この各インバータの出力
（GNDレベル）が印加される駆動回路１５の出力
din，はFETQ₄₅，Q₄₈により共にV_DDレベルと
なつている。

次にチツプ選択信号CEがV_DDレベルになり、レ
ベル変換回路１４の各インバータに設けられた
FETQ₃₆，Q₄₀がオンとなつても上記ｒ／ｗ信号
V_DDレベルのままであることにより、この期間
（期間t₂）は、各インバータの出力は強制的に
GNDレベルに規定されており、したがつて、駆
動回路の出力din，は前の状態と同様に、共に
フローテイングのV_DDレベルとなつている。

さらに、記憶回路の読み出し時、すなわち、読
み出し信号がGNDレベルのとき（期間t₃）
にも、上記ｒ／ｗ信号は依然としてV_DDレベルと
なつているから、この書き込みアンプの出力状態
は変わらず、din，共にV_DDレベルとなつてい
る。

以上要するに、本発明の書き込みアンプは、記
憶回路が書き込み動作を行うときには、その出力
を、入力信号Dinに応じた出力状態とし、書き込
み動作以外の時（非選択時及び読み出し動作時）
には、その出力をdin，共に強制的にV_DDレベ
ルにしておくことを特徴とするものである。

以下、第１図の記憶回路との関係において、そ
の目的が達成できる理由を本発明の効果とともに
更に詳細に説明する。

(1) チツプ非選択時（第８図の期間t₁）には、
書き込みアンプの出力din，が共にV_DDレベ
ルとなつていることにより、第１図に示した記
憶回路の読み出し、書き込み信号にわず
かに雑音が乗つて、伝送ゲートFETQ₈，Q₉が
オンとなつても、データ線l_D1，l_D0プリチヤー
ジレベルのいずれかがGNDレベルに引つ張ら
れて、レベルが悪くなるというような問題は起
らない。したがつて、電源利用率が低下するこ
とはない。また、プリチヤージレベルが十分保
たれることより、メモリセルへの書き込みレベ
ルが高くメモリセルの記憶内容に影響を与える
ことはなく、したがつて誤書き込みが生ずるこ
とはない。

(2) チツプ選択時CEに、第１図における
信号に雑音が乗り、FETQ₈，Q⁹がオンとなつ
ても、書き込みアンプの出力din，はV_DDレ
ベルであるから、データ線のプリチヤージレベ
ルは十分保たれることとなり、したがつて、書
き込み動作時のレベルが悪くなるということが
ない。したがつて、電源利用率は向上する。

(3) 読み出し時（第８図Ｂの期間t₃）に、第１図
における信号に雑音が乗つてFETQ₈，
Q₉がオンとなつても、書き込みアンプの出力
din，は共にフローテイングのV_DDレベルと
なつているため、メモリセルの記憶内容が変化
するおそれはなく、誤読み出しが生じない。

(4) 以上全体として、記憶回路が雑音によつて誤
動作するということが殆んどなくなるから信頼
性が向上し、また、書き込みアンプの出力状態
との兼ね合いで、書き込み、読み出し、及び誤
選択のタイミングをそれほど厳格に設定する必
要がなくなるから設計由度が向上する。

(5) さらに、上記実施例のように、書き込み動作
以外の書き込みアンプの出力din，の状態を
共にV_DDレベルとしておけば、書き込み動作が
迅速に行われるという効果も有する（一般に
MISFETでは、容量の充電動作よりも放電動
作の方が速いものとされていることによる）。

(6) さらにまた、上記実施例（第７図）で示した
書き込みアンプでは、その出力din，端子間
にFETQ₆₂を設けたから、チツプ非選択時
には、その出力din，を確実に同一のV_DDレ
ベルに保つことができる。すなわち、両出力を
取り出すインバータを構成するFET間にイン
ピーダンス等のバラツキがあつても、この
FETが存することにより同一レベルに保つこ
とができるのである。したがつて、製造上の歩
留りの向上も図ることができる。

本発明は上記実施例に限定されず種々の変形を
用いることができる。

例えば、上記実施例では、本発明による効果を
より確実にするために、その出力din，端子間
にチツプ非選択時にオンとなるFETQ₄₉を設けた
が、これは特に設ける必要はなく、第９図に示す
ように、駆動回路１５の出力をそのままdin，
として取り出してもよい。

また、第１０図のような構成を有する書き込み
アンプとしてもよい。同図は、上記第７図と同一
の技術的思想より生ずるものであり、以下の構成
よりなる。

チツプ選択時CEにオンとなる負荷用FETQ₄₉
及び入力信号Dinが印加される駆動用FETQ₅₀か
らなる入力段のインバータ、同じくCEが印加さ
れる負荷用FETQ₅₂及び駆動用FETQ₅₃からなる
次段のインバータを縦続接続したレベル変換回路
１６を構成し、このレベル変換回路の各インバー
タの駆動側にはチツプ非選択信号によつて制
御されるFETQ₅₁，Q₅₄をそれぞれ並列接続する。
また、負荷用FETQ₅₅と駆動用FETQ₅₆よりなる
第１のインバータと、負荷用FETQ₅₈と駆動用
FETQ₅₉からなる第２のインバータを設け、この
第１と第２のインバータをレシオレスタイプとす
るために、レベル変換回路１６の２本の出力を
FETQ₅₅，Q₅₉およびQ₅₆，Q₅₈に接続し、その各
負荷側にはチツプ非選択信号によつて制御さ
れるFETQ₅₇，Q₅₀をそれぞれ並列接続する。ま
た、特に、本発明の目的を達成するために、読み
出し・書き込み信号によつて制御される
FETQ₆₁を設け、これを介して、上記第１と第２
のインバータの駆動側を接地する。このFETQ₅₅
〜Q₆₁により駆動回路１７を構成する。なお、出
力din，端子間に設けられたFETQ₆₂は前述し
たように、本発明の効果を確実にするための同一
レベル保持用のFETである。

かかる構成の書き込みアンプを用いても、前記
同様な効果が得られることは以下の動作説明より
明らかとなろう。以下の動作説明では、前記実施
例同様、FETは全てｎチヤンネルエンハンスメ
ント型のFETを用い、電源は正電源とする。

第１１図は、上記動作説明のためのタイミング
チヤートである。

先ず、チツプ非選択時（＝V_DD）には、レベ
ル変換回路１６の各インバータの駆動側に設けら
れたFETQ₅₁，Q₅₄がオンとなり、この各インバ
ータの出力を強制的にGNDレベルに規定する。
したがつて、この出力（GNDレベル）が印加さ
れる。駆動回路１７のFETQ₅₅，Q₅₉、及びQ₅₆，
Q₅₈はオフとなるが、により制御される
FETQ₅₇，Q₆₀はオンとなつている。また、
ｗ信号がGNDレベルであることにより、
FETQ₆₁はオフとなつている。このため、出力
din，は共にV_DDレベルとなり、FETQ₆₂によ
り確実に同一レベルに保たれる。

次に、チツプ選択信号CEがV_DDレベルになる
と、入力信号Dinの状態によりレベル変換回路１
６の出力状態が決まる。すなわち、入力信号Din
がV_CCレベルとなるとこのレベルが印加される
FETQ₅₀がオンとなり入力段のインバータ
（FETQ₄₉，Q₅₀）の出力はGNDレベル、この
GNDレベルが印加されるFETQ₅₅はオフとなり、
次段のインバータ（FETQ₅₂，Q₅₃）の出力はV_DD
レベルとなる。このため、駆動回路１７の
FETQ₅₅及びQ₅₉はオン、FETQ₅₆，Q₅₈はオフと
なる。読み出し動作のときは、信号が
GNDレベルであり、FETQ₅₉がオンとなつても、
接地側のFETQ₆₁がオフであることにより、
FETQ₅₉のドレインは、プリチヤージレベルとな
つているから、出力dinももV_DDレベルとなつ
ている。

さらに、書き込み動作時には、駆動回路１７の
接地側に設けられたFETQ₆₁がオンとなるため、
この書き込みアンプは入力信号Dinのレベルに基
づいた出力din，を出力することとなり、定常
の書き込み動作が行われる。

以上のような、第１０図に示した構成の書き込
みアンプによつても、書き込み動作時以外は、そ
の出力din，を強制的にV_DDレベルとすること
ができるものであるから、前記同様の効果が得ら
れる。

さらに、上記実施例は書き込みアンプの出力を
２本din，用いて、２本のデータ線l_D1，l_D0を
有する記憶回路に適用する書き込みアンプの構成
を示したが、これに限らず、一本のデータ線を用
いる記憶回路（前述第４図のような場合）に適用
できる書き込みアンプを上記同一の技述的思想の
下に構成してもよい。かかる構成の一例を第１２
図及び第１３図に掲げその概略動作を説明する。

第１２図は、２つのインバータQ₆₄，Q₆₅，
Q₆₈，Q₆₉を縦続接続することによつてレベル変
換回路１８を構成する。そして、各インバータに
プートストラツプ効果を持たせるため、コンデン
サC₈，C₉を設けるとともに、逆流防止用
FETQ₆₃，Q₆₇を設ける。さらに、本発明の目的
を達成するために、駆動側には、読み出し、書き
込みの反転信号ｒ／ｗによつて制御される
FETQ₆₆，Q₇₀を並列接続する。また、FETQ₇₁と
Q₇₂によつてインバータを構成するとともに、こ
の駆動回路１９の出力をレシオレス構成とするた
め、チツプ非選択信号CEによつて制御される
FETQ₇₃を設ける。上記レベル変換回路１８の一
方のインバータQ₆₄，Q₆₅の入力に入力信号Dinを
印加し、この出力を駆動回路１９の駆動用
FETQ₇₂に印加するとともに、第２のインバータ
Q₆₈，Q₆₉の出力を駆動回路１９の負荷用FETQ₇₁
に印加する。この駆動回路より出力dinを取り出
す。

第１４図は、上記回路の動作説明のためのタイ
ミングチヤートである。以下の動作説明では、前
記第６図に示したように、従来のものでは、入力
信号DinがGNDレベルであるときの動作が特に
問題であることにより、その点を中心に説明す
る。

先ずチツプ非選択時（＝V_DD）には、ｒ／ｗ
信号がV_DDレベルであることより、レベル変換回
路の各インバータの駆動側に設けられた
FETQ₆₆，Q₇₀はオンとなつているため、入力側
インバータQ₆₄，Q₆₅及び次段インバータQ₆₈，
Q₆₉の出力は共にGNDレベルである。このため、
駆動回路１９の負荷用FETQ₇₁、駆動用FETQ₇₂
は共にオフとなり、また、プリチヤージ用
FETQ₇₃はオンとなつている。したがつて、出力
dinにはV_DDレベルが得られる。

次にチツプ選択状態となり（CE＝V_DD）、読み
出し時には（期間t₁）プリチヤージ用FETQ₇₃が
オフとなつても、ｒ／ｗ信号によつて、レベル変
換回路１８のインバータのFETQ₆₆，Q₇₀はオン
となつているため各インバータの出力状態は変わ
らず（GNDレベル）、したがつて、駆動回路１９
の駆動用FETQ₇₂がオフであることより、その出
力dinはプリチヤージレベル（V_DDレベル）を保
持している。

書き込み時（図中の期間t₂）にはｒ／ｗが
GNDレベルとなつて、入力段及び、次段のイン
バータの駆動側に設けられたFETQ₆₆，Q₇₀が共
にオフとなる。このため、この書き込みアンプの
出力は入力信号Dinによつて規定されることにな
る。すなわち、図に示したように、DinがGND
レベルであれば、この入力によつ駆動されるイン
バータQ₆₄，Q₆₅のFETQ₆₅はオフとなり、このイ
ンバータの出力はV_DDレベルとなる。この出力に
よつて駆動される次段インバータQ₆₈，Q₆₉の駆
動用FETQ₆₉がオンとなり、その出力はGNDレ
ベルとなる。したがつて、入力段のインバータ
Q₆₄，Q₆₅の出力（V_DDレベル）によつて制御され
る駆動回路１９のFETQ₇₂はオン、また、次段イ
ンバータQ₆₈，Q₆₉の出力（GNDレベル）によつ
て制御御されるFETQ₇₁はオフとなる。この結果
出力dinにはGNDレベルが得られる。このタイミ
ングで信号がV_DDレベルとなり所定のメモ
リセルに対して書き込み動作がなされる。ここ
で、第４図に示した３個のトランジスタを用いて
メモリセルを構成してなる記憶回路のデータ線l_D
の電圧V_Zに注目すれば、読み出し動作時には第
１４図に示すように、メモリセルの蓄積データに
よりV_DDレベルからGNDレベルに変化する。（メ
モリセルの蓄積データが逆の場合は、V_Zはプリ
チヤージレベルを保持する）読み出し動作が終了すると、再びプリチヤージ
がなされ（FETQ₇₃オン）、前述同様にｒ／ｗ信
号がV_DDレベルとなり、FETQ₆₆，Q₇₀をオンさ
せ、出力dinはV_DDレベルとなる）期間t₁′）。

次に書き込み動作を説明する。第１４図の期間
t₂のときは、書き込みアンプの出力dinはDin入力
信号に応じて、GNDレベルになる。このため、
データ線l_Dの電圧V_ZはDin入力信号に応じてGND
レベルとなり、情報がメモリセルに書き込まれ
る。

以上要するに、本発明の書き込みアンプを用い
れば、書き込み、読み出し動作以外は、書き込み
アンプの出力dinを強制的にプリチヤージレベル
（V_DDレベル）にしておくものであることにより、
以上のような効果が得られる。

(1) プリチヤージ時（＝V_DD）には、書き込み
アンプの出力dinをV_DDレベルにしておくもの
であることより、信号に雑音が乗つたと
しても、データ線のプリチヤージレベルが低下
することはない。したがつて、電源利用率がよ
い。

(2) プリチヤージレベルの低下がないから、リフ
レツシユ回路のデータ線との接続部（第４図の
Ｚ部）の電圧が低下することはなく、したがつ
て、そのレベルは十分読み出しアンプA₁のス
レツシヨルド電圧V_LT以上になるから誤読み出
しが生ずることはない。

(3) この結果、信頼度が向上するとともに、設計
自由度が増す。

第１３図は、上記第１２図の回路の変形であ
り、同一の技術的思想に基づくものである。

同図に示すように、FETQ₇₃とQ₇₄よりなる第
１のインバータと、FETQ₇₆とQ₇₇よりなる第２
のインバータを縦続接続し、第１のインバータの
駆動側にチツプ非選択信号によつて制御され
るFETQ₇₅を並列接続し、レベル変換回路２０を
構成し、また、上記第２のインバータの出力によ
つて制御される負荷用FETQ₇₈と第１のインバー
タの出力によつて制御される駆動用FETQ₇₉及び
ｒ／ｗ信号によつて制御されるFETQ₈₁を直列接
続するとともに、上記FETQ₇₈と並列にチツプ非
選択信号によつて制御されるFETQ₈₀を設け、
駆動回路２１を構成する。レベル変換回路２０に
入力Dinを印加し、駆動回路２１から出力dinを
取り出す。

この回路における各信号のタイミングチヤート
は前述した第１４図と全く同様となるから、その
説明は省略する。

以上の実施例では、TTLレベルDinを受ける書
き込みアンプについて述べたが、MISレベルDin
を受ける場合にも同様に適用できるものであるこ
とは言までもない。かかる場合には、レベル変換
回路と称していたものは、入力回路という名称に
変わるに過ぎない。

また、上記施例ではFETは全てｎチヤンネル
エンハンスメント型のものを用いたが、ｐチヤン
ネルエンハンスメント型のものを用いてもよい。
かかる場合には電源の極性を変える必要がある。

さらに、本発明になる書き込みアンプを利用で
きる記憶回路は上記説明のものに限られずどんな
ものであつてもよい。

本発明は、記憶回路に広く適用できる。

【図面の簡単な説明】

第１図は４個のトランジスタを用いてメモリセ
ルを構成した記憶回路の概略を示す回路図、第２
図は、一般に考えられる書き込みアンプの構成を
示す回路図、第３図はその動作説明のためのタイ
ミングチヤート、第４図は３個のトランジスタを
用いてメモリセルを構成した記憶回路の概略を示
す回路図、第５図は書き込みアンプの一例を示し
た回路図、第６図は欠点が生ずる理由を示すため
のタイミングチヤート、第７図は本発明の書き込
みアンプの一例を示す回路図、第８図はその動作
説明のためのタイミングチヤート、第９図は第７
図における駆動回路の他例を示す回路図、第１０
図は本発明の書き込みアンプの他例を示す回路
図、第１１図はその動作説明のためのタイミング
チヤート、第１２図は本発明の書き込みアンプの
さらに他の一例を示す回路図、第１３図は本発明
の書き込みアンプのさらに他の一例を示す回路
図、第１４図は第１２図及び第１３図の回路の動
作説明のためのタイミングチヤートである。１，９…TTL回路、２，８…書き込みアンプ、
３ａ〜３ｃ，３ｎ，１０…メモリセル、４…セン
スアンプ、５…Ｙデコーダ、６，１２，１４，１
６，１８，２０…レベル変換回路、７，１３，１
５，１７，１９，２１…駆動回路、１１…リフレ
ツシユ回路、Q₁〜Q₈₁…FET、C₁〜C₉…コンデン
サ、A₁，A₂…アンプ。

Claims

【特許請求の範囲】１入力信号にもとづいて一対の出力ノードに相
補信号を出力する変換回路と、一対の出力線と、
上記対の出力線に結合され上記相補信号によつて
プツシユプル駆動される複数の出力MOSFETを
備えた駆動回路とからなる書き込みアンプと、そ
れぞれメモリセルが結合された複数対のデータ線
と、上記複数対のデータ線と上記対の出力線との
間に設けられアドレスデコーダの出力によつて制
御される複数対の伝送ゲートFETとを備えてな
る半導体記憶回路であつて、上記変換回路は、チ
ツプ非選択時にオン状態にされることによつて上
記一対の出力ノードを共に回路の基準電位にせし
める一対の第1FETを備えてなることを特徴とす
る半導体記憶回路。２上記変換回路は、上記第1FETと、上記一対
の出力ノードと回路の電源端子との間にそれぞれ
設けられチツプ非選択時にオフ状態にされる一対
の第2FETと、上記一対の出力ノードの一方と回
路の基準電位点との間に設けられそのゲートに上
記入力信号を受ける第3FETと、上記一対の出力
ノードの他方と回路の基準電位点との間に設けら
れそのゲートが上記一方の出力ノードに結合され
た第4FETとからなることを特徴とする特許請求
の範囲第１項記載の半導体記憶回路。３上記駆動回路は、上記出力MOSFETと回路
の基準電位点との間に設けられ書き込み指令信号
によつて制御されるスイツチFETを含んでなる
ことを特徴とする特許請求の範囲第１項又は第２
項記載の半導体記憶回路。