JP3735697B2 - 半導体メモリ装置の待機電流検出回路 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の待機電流検出回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）等のＬＳＩは、高集積化によるデバイスの微細化が進み、より複雑なパターン形成が行われるためにマスク数も増加している。高集積半導体素子において、動作不良の主要な原因は、粒子（Particle）によるマスク処理工程でのパターン形成妨害である。マスク工程の増加は、粒子による不良発生の確率を高くする。粒子による不良品は、ＬＳＩの動作不良や電流増加として現れる。例えば、ＤＲＡＭの大部分はメモリセルであるが、このメモリセルを形成するマスク工程に粒子による影響があれば、メモリセル情報が正しく記憶できないなどの動作不良を起こす。
【０００３】
不良となったメモリセルは、ＤＲＡＭ内に予め作成する冗長（Redundant）セルと置き換えることにより大部分が補修される。しかし、不良メモリセルが不要な電流を発生させると、この電流発生も抑えなければならない。また、粒子がメモリセル以外の回路や信号線に影響する場合、これらの回路や信号線の代わりを用意して置き換えるが、この場合にも電流発生経路を遮断する必要がある。つまり、不良品の補修には動作だけではなく電流遮断も行う必要がある。
【０００４】
ＤＲＡＭがデータの待機状態にある場合、一定電流以下の待機電流になる。しかし、電流遮断を行わない場合、待機電流を一定値以下に抑制できない。また従来の待機電流を抑制する方法は、全待機電流の抑制に使用できるが、ＤＲＡＭ内のどの部分で電流異常が発生しているかを見つけることは困難である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、不良ＤＲＡＭの動作補修のみならず、短絡電流発生箇所を特定して電流遮断を行う待機電流検出回路を提供することにある。
【０００６】
【課題を解決するための手段】
以上の課題を解決する本発明の待機電流検出回路は、多数のメモリセルからなるメモリアレイを分割し、その各分割メモリアレイの電流供給経路に挿入したトランジスタからなるスイッチと、待機電流検出モード時に、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出するための多数のデコーダと、からなり、前記スイッチは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択し、当該同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイの略半分を、また、発生していない場合には非選択の分割メモリアレイの略半分を同時に選択する動作を、分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする。
【０００７】
多数のメモリセルからなるメモリアレイと、メモリアレイを分割する分割メモリアレイと、各分割メモリアレイへの電源供給経路を開閉するスイッチを制御するためのデコーダと、デコーダを選択するためのアドレスバッファと、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出する検出手段と、からなり、前記アドレスバッファは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択するように前記スイッチを制御するスイッチ制御と、該スイッチ制御により同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイを更に検査する対象として選定し、発生していない場合には非選択の分割メモリアレイを更に検査する対象として選定する選定制御とを、前記検出手段により分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする。アドレスバッファは、外部アドレス入力の変化に反応する第１アドレス出力と、待機電流検出モードで状態制御信号に反応する第２アドレス出力と、を備える。
【０００８】
【発明の実施の形態】
以下、本発明に従う好適な実施形態を添付図面を参照して詳細に説明する。
【０００９】
図１は、本発明に用いるメモリアレイの構成図である。単位アレイをマット（Matt）５と称する。各マットは、電流経路を遮断するスイッチ１０を備える。メモリアレイは、マットの他に、ローアドレスＸＡ０〜４がノード２０を通ってロー（Row）をデコードするローデコーダ１５と、カラムアドレスＹＡ５〜９がノード２５を通ってカラムをデコードするカラムデコーダと、を備える。
【００１０】
スイッチ１０は、外部制御信号によりスイッチングする。スイッチ１０がオフのとき、マット５の電流経路は遮断され、電流が流れなくなる。スイッチは待機状態時にＤＲＡＭの特定パッド（PAD）に一定論理値を入力し、この論理値はアドレスの状態により制御される。従って、マットの電流経路が遮断されたときに待機電流が減少すれば、その減少分の待機電流は、このマットの電流ということになる。このような作業を全マットに対して行えば、ＤＲＡＭアレイの待機電流の状態がすべて分る。２ｎ×２ｍのマットを指定するためには、ｎ個のローアドレスとｍ個のカラムアドレスを使用すればよい。しかし、このような方法で各マットのスイッチを制御すれば、一回に一つのマットしか制御できないため、マット数が多くなると多くの時間が必要となり非効率的である。そこで、どのマットで待機電流が異常かを短時間でスキャンするために、多数のマットを選択的に同時に制御する。
【００１１】
図２は、本発明のマット制御方法の説明図である。
【００１２】
本発明の待機電流が異常に流れるマットを探し出す方法は、まずメモリアレイを１／２ずつ同時に選択する。これは、ローアドレスＸＡ０、ＸＡ１とカラムアドレスＹＡ０、ＹＡ１とを組合せて制御を行い、８個のマットで構成されたアレイとして１／２ずつ電流経路を開く（網掛部分は、マットのスイッチが開いた状態を意味する）。まず、メモリアレイ群１００が開く。次にメモリアレイ群２００の１／２が開き、その後、メモリアレイ群４００の１／２だけが開き、最後は、一つのメモリアレイのみが開かれる。
【００１３】
図３は、本発明のマットのスイッチを開閉するためのデコーダの回路図である。
【００１４】
デコーダは、ローアドレスを入力とするＮＯＲゲート３０と、カラムアドレスを入力とするＮＯＲゲート４０と、２つのＮＯＲゲート３０、４０の出力をＮＡＮＤ演算するＮＡＮＤゲート５０と、を含むカラムデコーダである。このデコーダの出力信号ＰＦＵＳＥ／ＰＦＵＳＥＢを、マットに入力する電源バスに直列接続したトランジスタのゲートに入力することでマットへの電源供給を制御できる。トランジスタがオフ状態になると、該当マットには電源が供給されないので待機電流が発生しない。デコーダの選択は、アドレスの組合せによりおこなう。
【００１５】
図４は、本発明のローアドレス及びカラムアドレスの配列表であり、図２に示したようにマットのスイッチを開くため、それぞれのアドレスが取る状態を示す。このような状態でアドレスが出力されるためにはアドレスバッファを制御する。
【００１６】
図５は、図３のデコーダに入力するローアドレス及びカラムアドレスを発生させるアドレスバッファの回路図である。
【００１７】
外部からアドレス信号ＡＣｉが入力される。アドレス信号ＡＣｉは、アドレスの出力状態を制御するための信号として、論理“ロウ”の時はローアドレス信号ＸＡｉＢ及びＸＡｉを同じ状態にする。通常の動作では、ローアドレス信号ＸＡｉＢとＸＡｉは常に反対の論理である。また、信号ＳＣＡＮ／ＳＣＡＮＢは、このアドレスバッファを待機電流検出モードにするためのマスタ信号であり、この信号が論理“ハイ”のとき、待機電流検出モードになる。
【００１８】
【発明の効果】
以上のような本発明の待機電流検出回路により、不良品の補修時に異常電流の発生位置が容易に発見できるため、電流経路の遮断を容易に行うことができる。
【図面の簡単な説明】
【図１】メモリアレイの構成図。
【図２】マット制御方法の説明図。
【図３】図１に示したデコーダの回路図。
【図４】ローアドレス及びカラムアドレスの配列表。
【図５】アドレスバッファの回路図。
【符号の説明】
５ マット
１０ スイッチ
１５ ローデコーダ
３０、４０ ＮＯＲ
５０ ＮＡＮＤ
【発明の属する技術分野】
本発明は、半導体メモリ装置の待機電流検出回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）等のＬＳＩは、高集積化によるデバイスの微細化が進み、より複雑なパターン形成が行われるためにマスク数も増加している。高集積半導体素子において、動作不良の主要な原因は、粒子（Particle）によるマスク処理工程でのパターン形成妨害である。マスク工程の増加は、粒子による不良発生の確率を高くする。粒子による不良品は、ＬＳＩの動作不良や電流増加として現れる。例えば、ＤＲＡＭの大部分はメモリセルであるが、このメモリセルを形成するマスク工程に粒子による影響があれば、メモリセル情報が正しく記憶できないなどの動作不良を起こす。
【０００３】
不良となったメモリセルは、ＤＲＡＭ内に予め作成する冗長（Redundant）セルと置き換えることにより大部分が補修される。しかし、不良メモリセルが不要な電流を発生させると、この電流発生も抑えなければならない。また、粒子がメモリセル以外の回路や信号線に影響する場合、これらの回路や信号線の代わりを用意して置き換えるが、この場合にも電流発生経路を遮断する必要がある。つまり、不良品の補修には動作だけではなく電流遮断も行う必要がある。
【０００４】
ＤＲＡＭがデータの待機状態にある場合、一定電流以下の待機電流になる。しかし、電流遮断を行わない場合、待機電流を一定値以下に抑制できない。また従来の待機電流を抑制する方法は、全待機電流の抑制に使用できるが、ＤＲＡＭ内のどの部分で電流異常が発生しているかを見つけることは困難である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、不良ＤＲＡＭの動作補修のみならず、短絡電流発生箇所を特定して電流遮断を行う待機電流検出回路を提供することにある。
【０００６】
【課題を解決するための手段】
以上の課題を解決する本発明の待機電流検出回路は、多数のメモリセルからなるメモリアレイを分割し、その各分割メモリアレイの電流供給経路に挿入したトランジスタからなるスイッチと、待機電流検出モード時に、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出するための多数のデコーダと、からなり、前記スイッチは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択し、当該同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイの略半分を、また、発生していない場合には非選択の分割メモリアレイの略半分を同時に選択する動作を、分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする。
【０００７】
多数のメモリセルからなるメモリアレイと、メモリアレイを分割する分割メモリアレイと、各分割メモリアレイへの電源供給経路を開閉するスイッチを制御するためのデコーダと、デコーダを選択するためのアドレスバッファと、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出する検出手段と、からなり、前記アドレスバッファは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択するように前記スイッチを制御するスイッチ制御と、該スイッチ制御により同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイを更に検査する対象として選定し、発生していない場合には非選択の分割メモリアレイを更に検査する対象として選定する選定制御とを、前記検出手段により分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする。アドレスバッファは、外部アドレス入力の変化に反応する第１アドレス出力と、待機電流検出モードで状態制御信号に反応する第２アドレス出力と、を備える。
【０００８】
【発明の実施の形態】
以下、本発明に従う好適な実施形態を添付図面を参照して詳細に説明する。
【０００９】
図１は、本発明に用いるメモリアレイの構成図である。単位アレイをマット（Matt）５と称する。各マットは、電流経路を遮断するスイッチ１０を備える。メモリアレイは、マットの他に、ローアドレスＸＡ０〜４がノード２０を通ってロー（Row）をデコードするローデコーダ１５と、カラムアドレスＹＡ５〜９がノード２５を通ってカラムをデコードするカラムデコーダと、を備える。
【００１０】
スイッチ１０は、外部制御信号によりスイッチングする。スイッチ１０がオフのとき、マット５の電流経路は遮断され、電流が流れなくなる。スイッチは待機状態時にＤＲＡＭの特定パッド（PAD）に一定論理値を入力し、この論理値はアドレスの状態により制御される。従って、マットの電流経路が遮断されたときに待機電流が減少すれば、その減少分の待機電流は、このマットの電流ということになる。このような作業を全マットに対して行えば、ＤＲＡＭアレイの待機電流の状態がすべて分る。２ｎ×２ｍのマットを指定するためには、ｎ個のローアドレスとｍ個のカラムアドレスを使用すればよい。しかし、このような方法で各マットのスイッチを制御すれば、一回に一つのマットしか制御できないため、マット数が多くなると多くの時間が必要となり非効率的である。そこで、どのマットで待機電流が異常かを短時間でスキャンするために、多数のマットを選択的に同時に制御する。
【００１１】
図２は、本発明のマット制御方法の説明図である。
【００１２】
本発明の待機電流が異常に流れるマットを探し出す方法は、まずメモリアレイを１／２ずつ同時に選択する。これは、ローアドレスＸＡ０、ＸＡ１とカラムアドレスＹＡ０、ＹＡ１とを組合せて制御を行い、８個のマットで構成されたアレイとして１／２ずつ電流経路を開く（網掛部分は、マットのスイッチが開いた状態を意味する）。まず、メモリアレイ群１００が開く。次にメモリアレイ群２００の１／２が開き、その後、メモリアレイ群４００の１／２だけが開き、最後は、一つのメモリアレイのみが開かれる。
【００１３】
図３は、本発明のマットのスイッチを開閉するためのデコーダの回路図である。
【００１４】
デコーダは、ローアドレスを入力とするＮＯＲゲート３０と、カラムアドレスを入力とするＮＯＲゲート４０と、２つのＮＯＲゲート３０、４０の出力をＮＡＮＤ演算するＮＡＮＤゲート５０と、を含むカラムデコーダである。このデコーダの出力信号ＰＦＵＳＥ／ＰＦＵＳＥＢを、マットに入力する電源バスに直列接続したトランジスタのゲートに入力することでマットへの電源供給を制御できる。トランジスタがオフ状態になると、該当マットには電源が供給されないので待機電流が発生しない。デコーダの選択は、アドレスの組合せによりおこなう。
【００１５】
図４は、本発明のローアドレス及びカラムアドレスの配列表であり、図２に示したようにマットのスイッチを開くため、それぞれのアドレスが取る状態を示す。このような状態でアドレスが出力されるためにはアドレスバッファを制御する。
【００１６】
図５は、図３のデコーダに入力するローアドレス及びカラムアドレスを発生させるアドレスバッファの回路図である。
【００１７】
外部からアドレス信号ＡＣｉが入力される。アドレス信号ＡＣｉは、アドレスの出力状態を制御するための信号として、論理“ロウ”の時はローアドレス信号ＸＡｉＢ及びＸＡｉを同じ状態にする。通常の動作では、ローアドレス信号ＸＡｉＢとＸＡｉは常に反対の論理である。また、信号ＳＣＡＮ／ＳＣＡＮＢは、このアドレスバッファを待機電流検出モードにするためのマスタ信号であり、この信号が論理“ハイ”のとき、待機電流検出モードになる。
【００１８】
【発明の効果】
以上のような本発明の待機電流検出回路により、不良品の補修時に異常電流の発生位置が容易に発見できるため、電流経路の遮断を容易に行うことができる。
【図面の簡単な説明】
【図１】メモリアレイの構成図。
【図２】マット制御方法の説明図。
【図３】図１に示したデコーダの回路図。
【図４】ローアドレス及びカラムアドレスの配列表。
【図５】アドレスバッファの回路図。
【符号の説明】
５ マット
１０ スイッチ
１５ ローデコーダ
３０、４０ ＮＯＲ
５０ ＮＡＮＤ
Claims (3)
- 多数のメモリセルからなるメモリアレイを分割し、その各分割メモリアレイの電流供給経路に挿入したトランジスタからなるスイッチと、待機電流検出モード時に、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出するための多数のデコーダと、からなり、前記スイッチは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択し、当該同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイの略半分を、また、発生していない場合には非選択の分割メモリアレイの略半分を同時に選択する動作を、分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする半導体メモリ装置の待機電流検出回路。
- 多数のメモリセルからなるメモリアレイと、メモリアレイを分割する分割メモリアレイと、各分割メモリアレイへの電源供給経路を開閉するスイッチを制御するためのデコーダと、デコーダを選択するためのアドレスバッファと、前記スイッチを開閉して該分割メモリアレイで待機電流が発生していることを検出する検出手段と、からなり、前記アドレスバッファは、前記メモリアレイの分割メモリアレイの内、待機電流が発生しているか否かを検査する検査対象の分割メモリアレイの略半分を同時に選択するように前記スイッチを制御するスイッチ制御と、該スイッチ制御により同時に選択された分割メモリアレイ内で待機電流が発生している場合には、当該分割メモリアレイを更に検査する対象として選定し、発生していない場合には非選択の分割メモリアレイを更に検査する対象として選定する選定制御とを、前記検出手段により分割メモリアレイのいずれか１つから待機電流が発生していることを検出するまで反復して遂行することを特徴とする半導体メモリ装置の待機電流検出回路。
- アドレスバッファは、外部アドレス入力の変化に反応する第１アドレス出力と、待機電流検出モードで状態制御信号に反応する第２アドレス出力と、を備える請求項２記載の半導体メモリ装置の待機電流検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053539A KR0184461B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리 장치의 대기전류 검출회로 |
| KR1995P53539 | 1995-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293399A JPH09293399A (ja) | 1997-11-11 |
| JP3735697B2 true JP3735697B2 (ja) | 2006-01-18 |
Family
ID=19442440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34310396A Expired - Fee Related JP3735697B2 (ja) | 1995-12-21 | 1996-12-24 | 半導体メモリ装置の待機電流検出回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5784322A (ja) |
| JP (1) | JP3735697B2 (ja) |
| KR (1) | KR0184461B1 (ja) |
| DE (1) | DE19652572A1 (ja) |
| GB (1) | GB2308477B (ja) |
| TW (1) | TW331634B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100280287B1 (ko) * | 1998-08-28 | 2001-03-02 | 윤종용 | 반도체 메모리 장치 |
| US20080198674A1 (en) * | 2007-02-21 | 2008-08-21 | Jan Keller | Method of testing an integrated circuit, method of determining defect resistivity changing cells, testing device, and computer program adapted to perform a method for testing an integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
| US5295112A (en) * | 1991-10-30 | 1994-03-15 | Nec Corporation | Semiconductor memory |
| JPH0612900A (ja) * | 1992-06-29 | 1994-01-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5313430A (en) * | 1992-12-09 | 1994-05-17 | International Business Machines Corporation | Power down circuit for testing memory arrays |
-
1995
- 1995-12-21 KR KR1019950053539A patent/KR0184461B1/ko not_active IP Right Cessation
-
1996
- 1996-12-13 TW TW085115454A patent/TW331634B/zh not_active IP Right Cessation
- 1996-12-17 DE DE19652572A patent/DE19652572A1/de not_active Withdrawn
- 1996-12-18 GB GB9626274A patent/GB2308477B/en not_active Expired - Fee Related
- 1996-12-23 US US08/772,356 patent/US5784322A/en not_active Expired - Lifetime
- 1996-12-24 JP JP34310396A patent/JP3735697B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2308477A (en) | 1997-06-25 |
| DE19652572A1 (de) | 1997-07-17 |
| GB9626274D0 (en) | 1997-02-05 |
| KR970051218A (ko) | 1997-07-29 |
| JPH09293399A (ja) | 1997-11-11 |
| GB2308477B (en) | 1998-02-25 |
| TW331634B (en) | 1998-05-11 |
| US5784322A (en) | 1998-07-21 |
| KR0184461B1 (ko) | 1999-04-15 |
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050114 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050414 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050714 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050916 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051006 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
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