CN104425443B - 使用多层结构制造的半导体逻辑电路 - Google Patents

使用多层结构制造的半导体逻辑电路 Download PDF

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Abstract

本发明提供了用于制造半导体器件结构的系统和方法。示例性半导体器件结构包括第一器件层、第二器件层和层间连接结构。第一器件层形成在衬底上并且包括第一半导体器件，第一半导体器件包括第一电极结构。第二器件层形成在第一器件层上并且包括第二半导体器件，第二半导体器件包括第二电极结构。第一层间连接结构包括一种或多种第一导电材料并且被配置为电连接至第一电极结构和第二电极结构。

Description

使用多层结构制造的半导体逻辑电路
技术领域
本发明总体涉及半导体器件结构，更具体地，涉及多层结构。
背景技术
通常传统的集成电路（IC）技术被实施为将诸如晶体管的多个半导体器件集成在单个集成电路（IC）芯片的大约同一层面上。
发明内容
根据本文所所述的教导，提供了用于制造半导体器件结构的系统和方法。示例性半导体器件结构包括第一器件层、第二器件层和层间连接结构。第一器件层形成在衬底上且包括第一半导体器件，第一半导体器件包括第一电极结构。第二器件层形成在第一器件层上且包括第二半导体器件，第二半导体器件包括第二电极结构。第一层间连接结构包括一个或多个第一半导体材料并且被配置为电连接至第一电极结构和第二电极结构。
在一个实施例中，提供了一种制造半导体器件结构的方法。例如，在衬底上形成包括第一半导体器件的第一器件层。第一半导体器件包括第一电极结构。形成包括一种或多种导电材料的层间连接结构。层间连接结构电连接至第一电极结构。在第一器件层上形成包括第二半导体器件的第二器件层。第二半导体器件包括电连接至层间连接结构的第二电极结构。
根据本发明的一个方面，提供了一种半导体器件结构，包括：第一器件层，形成在衬底上并且包括第一半导体器件，第一半导体器件包括第一电极结构；第二器件层，形成在第一器件层上并且包括第二半导体器件，第二半导体器件包括第二电极结构；以及第一层间连接结构，包括一种或多种第一导电材料并且被配置为电连接至第一电极结构和第二电极结构。
优选地，第一半导体器件包括第一晶体管，第一晶体管包括第一栅电极结构、第一源电极结构和第一漏电极结构；第二半导体器件包括第二晶体管，第二晶体管包括第二栅电极结构、第二源电极结构和第二漏电极结构；第一栅电极结构与第一电极结构相应；以及第二栅电极结构与第二电极结构相应。
优选地，第一源电极结构被配置为接收第一预设电压；第二源电极结构被配置为接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收输入信号；以及第一漏电极结构和第二漏电极结构被配置为提供输出信号。
优选地，该半导体器件结构还包括：第三器件层，形成在第二器件层上并且包括导电层。
优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至第一源电极结构和导电层；以及第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第二源电极结构和导电层。
优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至第二栅电极结构和导电层。
优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至第二漏电极结构和导电层；以及第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第一漏电极结构和第二漏电极结构。
优选地，该半导体器件结构还包括：第三半导体器件，形成在第一器件层中，并且包括第三电极结构；第四半导体器件，形成在第二器件层中，并且包括第四电极结构；以及第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至第三电极结构和第四电极结构。
优选地，第三半导体器件包括第三晶体管，第三晶体管包括第三栅电极结构、第三源电极结构和第三漏电极结构；第四半导体体器件包括第四晶体管，第四晶体管包括第四栅电极结构、第四源电极结构和第四漏电极结构；第三栅电极结构与第三电极结构相应；
第四栅电极结构与第四电极结构相应；第三漏电极结构被配置为电连接至第一漏电极结构；以及第四漏电极结构被配置为电连接至第二漏电极结构。
优选地，第一源电极结构和第三源电极结构被配置为接收第一预设电压；第二源电极结构被配置为接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收第一输入信号；第三栅电极结构和第四栅电极结构被配置为接收第二输入信号；以及第一漏电极结构和第四源电极结构被配置为提供输出信号。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第一源电极结构和导电层；以及第四层间连接结构，包括一种或多种第四导电材料，并且被配置为电连接至第二源电极结构和导电层。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第二栅电极结构和导电层。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第一漏电极结构和导电层。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第三源电极结构和导电层；以及第四层间连接结构，包括一种或多种第四导电材料，并且被配置为电连接至第四源电极结构和导电层。
优选地，第三源电极结构被配置为接收第一预设电压；第二源电极结构和第四源电极结构被配置为接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收第一输入信号；第三栅电极结构和第四栅电极结构被配置为接收第二输入信号；以及第一源电极结构、第二漏电极结构和第四漏电极结构被配置为提供输出信号。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第一源电极结构和导电层；以及第四层间连接结构，包括一种或多种第四导电材料，并且被配置为电连接至第二源电极结构和导电层。
优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至第二漏电极结构和导电层。
优选地，第三晶体管是P沟道晶体管；以及第四晶体管是N沟道晶体管。
优选地，第一晶体管是P沟道晶体管；以及第二晶体管是N沟道晶体管。
根据本发明的另一方面，提供了一种制造半导体器件结构的方法，该方法包括：在衬底上形成包括第一半导体器件的第一器件层，第一半导体器件包括第一电极结构；形成包括一种或多种导电材料的层间连接结构，层间连接结构电连接至第一电极结构；以及在第一器件层上形成包括第二半导体器件的第二器件层，第二半导体器件包括电连接至层间连接结构的第二电极结构。
附图说明
图1（A）示出了多层半导体器件结构的示例图；
图1（B）是示出了多层半导体器件结构的特定部件的示例图；
图1（C）示出了图1（B）中所示的多层半导体器件结构的截面图；
图2（A）至图2（G）（d）示出了使用多层半导体器件结构制造的反相器的示例图；
图3（A）至图3（G）（f）示出了使用多层半导体器件结构制造的NAND门的示例图；
图4（A）至图4（G）（f）示出了使用多层半导体器件结构制造的NOR门的示例图；
图5示出了用于制造半导体器件结构的示例性流程图；
图6示出了用于制造半导体器件结构的另一个示例性流程图
具体实施方式
在IC芯片上的同一层面上制造不同的半导体器件可能具有一些缺陷。例如，可能需要多个工艺步骤来制造不同的半导体器件，并且制造费用经常随着将被集成在单个芯片上的器件数量而增加。此外，各个器件的尺寸以及器件之间的间隔不断减小，光刻工艺通常变的越来越昂贵。另外，通常难以在同一时间在相同的衬底上用不同的沟道材料制造器件，诸如N沟道晶体管和P沟道晶体管。
图1（A）示出了多层半导体器件结构的示例图。如图1（A）所示，半导体器件结构100可以包括多个器件层（例如，层102和层104），其可以用于制造半导体器件，诸如平面金属氧化物半导体场效应晶体管（MOSFET）、FinFET、双极结型晶体管、二极管、电容器等。可以分别在器件层102和104中制造晶体管106和108。晶体管106可以包括栅电极结构118、源电极结构120和漏电极结构122，并且晶体管108可以包括栅电极结构124、源电极结构126和漏电极结构128。例如，栅电极结构118、源电极结构120以及漏电极结构122可以包括多晶硅或金属（例如，Al、W、Cu）。
图1（B）是示出了多层半导体器件结构的特定部件的示例图。如图1（B）所示，多层半导体器件结构300包括至少一个栅极结构301和一个或多个源极/漏极结构303。图1（C）中示出了沿着两条切割线305和307的多层半导体器件结构300的截面图。如图1（C）所示，分隔线311将视图划分成左部和右部。图1（C）的左部中示出了沿着切割线305的多层半导体器件结构300的截面图，并且图1（C）的右部中示出了沿着切割线307的多层半导体结构300的截面图。
多层半导体器件结构300包括第一器件层302和第二器件层304。可以在衬底308上形成粘合/缓冲层306作为第一器件层302中的半导体器件的基底材料，并且可以在粘合/缓冲层306的顶部上形成用于氧化和扩散的第一鳍结构310和第一层间介电（ILD）层312。第一栅极层314和第一源极/漏极层316可以被形成为分别与第一器件层302中的晶体管的栅电极和源/漏电极相连接。可以在粘合/缓冲层306上形成隔离层380。例如，粘合/缓冲层306可以包括氧化铝、氧化铪以及氧化硅。
在第二器件层304中，可以在另一个粘合/缓冲层322上形成用于氧化和扩散的第二鳍结构318和第二ILD层320。另外，第二栅极层324和第二源极/漏极层326可以被形成为分别与第二器件层304中的晶体管的栅电极和源/漏电极相连接。在粘合/缓冲层322上可以形成隔离层382。
在一些实施例中，用于氧化和扩散的第二鳍结构318可以与用于氧化和扩散的第一鳍结构310平行。第二栅极层324可以与第一栅极层314平行。第二源极/漏极层326可以与第一源极/漏极层316平行。第一栅极层314的长度可以基本上与第一源极/漏极层316的长度相同。另外，第二栅极层324的长度可以基本上比第二源极/漏极层326的长度短。
此外，可以通过一个或多个后段（BEOL）工艺在ILD层330上形成导电层328（例如，晶体多晶硅或金属）。如图1（C）所示，可以形成用于互连第一器件层302和第二器件层304中的半导体器件的多个层间连接结构332、334、336、338、340和342（例如，通孔）。例如，第一栅极层314、第一源极/漏极层316、第二源极层324以及第二源极/漏极层326包括导电层。粘合/缓冲层306和322，以及ILD层312、320和330包括介电层。层间连接结构332、334、336、338、340和342包括一种或多种导电材料（例如，W、Al、Cu）。层间连接结构332、334、336、338、340和342可以分别代表一种特定类型的层间连接。例如，层间连接结构332代表一种类型层间连接结构，其穿透第二器件层304和部分ILD层330且将导电层328与第一栅极层314连接。层间连接结构340代表另一种类型层间连接结构，其穿透部分第二器件层并且将第一栅极层314与第二栅极层324相连接。层间连接结构332、334、336、338、340和342可以分别包括一个或多个被或未被物理连接的部件。在一些实施例中，多层半导体器件结构300可以包括两个以上的器件层，并且每一个器件层均可以包括多个半导体器件，诸如晶体管、二极管和电容器。
可以基于不同的布局设计使用多层半导体器件结构300制造逻辑单元，诸如反相器（即，NOT门）、NAND门和NOR门。图2（A）至图2（G）示出了使用多层半导体器件结构300制造的反相器的示例图。图3（A）至图3（G）示出使用多层半导体器件结构300制造的NAND门的示例图。图4（A）至图4（G）描述的是使用多层半导体器件结构300制造的NOR门的示例图。
图2（A）示出了反相器的示例图。如图2（A）所示，反相器200包括P沟道晶体管202（例如，P沟道MOSFET）和N沟道晶体管204（例如，N沟道MOSFET）。P沟道晶体管202和N沟道晶体管204可以分别包括与栅电极结构相关的栅电极、与源极区域相关的源电极以及与漏极区域相关的漏电极。P沟道晶体管202的栅电极可以被配置为电连接至N沟道晶体管204的栅电极并且接收输入信号206。P沟道晶体管202的漏电极或N沟道晶体管204的漏电极可以被配置为产生响应于输入信号206的输出信号208。P沟道晶体管202的源电极可以被偏置在预定电压210（例如，VDD），而N沟道晶体管204的源电极可以被偏置在另一个预设电压212（例如，VSS）。例如，电压210可以高于电压212。
图表1示出了反相器200的真值表，其中，输出信号208与不同于输入信号206的逻辑值（例如，0、1）相应。
表格1
输入 输出
0 1
1 0
参考图1（C）和图2（A），可以在第一器件层302中制造P沟道晶体管202。例如，粘合/缓冲层306可以用作P沟道晶体管202的基底材料。第一栅极层314可以被配置为电连接至P沟道晶体管202的栅电极，而第一源极/漏极层316可以被配置为电连接至P沟道晶体管202的源/漏电极。另外，可以在第二器件层304中制造N沟道晶体管204。第二栅极层324可以被配置为电连接至N沟道晶体管204的栅电极，而第二源极/漏极层326可以被配置为电连接至N沟道晶体管204的源/漏电极。层间连接结构332、334、336、338、340和342（例如，通孔）可以用于互连N沟道晶体管204和P沟道晶体管202。
图2（B）示出了用于制造反相器200的第一器件层302的示例性布局图。如图2（B）所示，第一栅极层314可以包括三个部件，它们被第一源极/漏极层316的两个部件分离开。第一栅极层314和第一源极/漏极层316可以沿着相同的方向延伸。用于氧化和扩散的第一鳍结构310可以包括三个部件且沿着与第一栅极层314和第一源极/漏极层316的方向不同（例如，垂直于该方向）的方向延伸。
图2（C）示出了用于制造反相器200的第二器件层304的示例性布局图。如图2（C）所示，第二栅极层324的三个部件可以被第二源极/漏极层326的两个部件分离开。用于氧化和扩散的第二鳍结构318可以包括三个部件且沿着与第二栅极层324和第二源极/漏极层326的方向（例如，垂直于该方向）不同的方向延伸。层间连接结构340可以被配置为将第一栅极层314与第二栅极层324电连接在一起，并且层间连接结构342可以被配置为将第一源极/漏极层316与第二源极/漏极层326电连接在一起。
图2（D）示出了用于制造反相器200的导电层328的示例性布局图。如图2（D）所示，可以形成导电层328来互连N沟道晶体管204和P沟槽晶体管202。例如，层间连接结构334、336、338可以被配置为分别电连接至第二栅极层324、第一源极/漏极层316、和第二源极/漏极层326。层间连接结构334可以与用于接收输入信号206（例如，输入）的终端相应。此外，层间连接结构336可以与接收偏压210（例如，VDD）的终端相应，并且层间连接结构338可以与接收偏压212（例如，VSS）的终端或用于提供输出信号208（例如，输出）的终端相应。
图2（E）是示出用于制造反相器200的多层结构300的截面图的示例图。如图2（E）所示，在第一器件层302中，可以在粘合/缓冲层306上形成用于氧化和扩散的三个鳍结构（例如，鳍结构310）。例如，可以形成一个或多个隔离件360（例如，氮化硅），以便在保护第一器件层302内的晶体管的栅电极结构。另外，在第二器件层304中，可以在粘合/缓冲层322上形成用于氧化和扩散的三个鳍结构（例如，鳍结构318），并且可以形成一个或多个隔离件362来保护晶体管的栅电极结构。导电层328可以包括六个被ILD层330分离的部件。
图2（F）示出了用于制造反相器200的多层结构300内的特定部件的示例图。如图2（F）所示，可以形成三个PMOS鳍结构（例如，鳍结构310），例如，包括锗沟道。第一栅极层314和第一源极/漏极层316可以基本上在PMOS鳍结构上方延伸，从而可以在大约相同的层面上形成三个P沟道晶体管。可以在更高的层面上形成三个NMOS鳍结构（例如，鳍结构318），例如，包括砷化镓沟道。第二栅极层324和第二源极/漏极层326可以基本上在NMOS鳍结构上方延伸，从而在更高的层面上形成三个N沟道晶体管。可以形成多个层间连接结构（例如，层间连接结构334、336、338、和342）来互连不同层面上的N沟道晶体管和P沟道晶体管。
图2（G）示出了与沿着不同的线截取的截面相应的用于制造反相器200的多层结构300的截面图的示例图。图2（G）（a）示出了多层结构300的布局上的截面图的三条不同的线。例如，图2（G）（a）中所示的多层结构300的布局可以包括图2（B）、图2（C）和图2（D）中所示的布局图的组合或叠加。
图2（G）（b）中示出了与沿着线“1”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316并且与接收偏压210（例如，VDD）的终端相应。同样，层间连接结构338可以连接至第二源极/漏极层326且与接收偏压212（例如，VSS）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图2（A）所示的P沟道晶体管202的源电极。在另一个实例中，第二源极/漏极层326可以被配置为电连接至如图2（A）所示的N沟道晶体管204的源电极。
图2（G）（c）示出了与沿着线“2”截取的截面相应的截面图。层间连接结构340可以将第一栅极层314与第二栅极层324连接在一起。此外，层间连接结构334可以连接第二栅极层324且与用于接收输入信号206（例如，输入）的终端相应。例如，第一栅极层314可以被配置为电连接至如图2（A）所示的P沟道晶体管202的栅电极，并且第二栅极层324可以被配置为电连接至N沟道晶体管204的栅电极。
此外，图2（G）（d）中示出了与沿着线“3”截取的截面相应的截面图。层间连接结构342可以将第一源极/漏极层316与第二源极/漏极层326连接在一起。此外，层间连接结构338可以连接至第二源极/漏极层326且与用于提供输出信号208（例如，输出）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图2（A）所示的P沟道晶体管202的漏电极。在另一个实例中，第二源极/漏极层326可以被配置为电连接至如图2（A）所示的N沟道晶体管204的漏电极。
图3（A）示出了NAND门的示例图。如图3（A）所示，NAND门500包括两个P沟道晶体管502和504（例如，P沟道MOSFET）和两个N沟道晶体管506和508（例如，N沟道MOSFET）。P沟道晶体管502和504和N沟道晶体管506和508可以分别包括与栅电极结构相关的栅电极、与源极区域相关的源电极以及与漏极区域相关的漏电极。P沟道晶体管502的栅电极可以被配置为电连接至N沟道晶体管506的栅电极且接收输入信号510（例如，Input_1）。同样，P沟道晶体管504的栅电极可以被配置为电连接至N沟道晶体管508的栅电极且接收另一个输入信号512（例如，Input_2）。NAND门500可以响应于输入信号510和512而生成输出信号514。P沟道晶体管502和504的源电极可以被偏置在预设电压516（例如，VDD），而N沟道晶体管508的源电极可以被偏置在另一个预设电压518（例如，VSS）。例如，电压516可以高于电压518。
表格2示出了NAND门500的真值表，其中，输出信号514与根据输入信号510和512确定的逻辑值（例如，0、1）相对应。
表格2
输入1 输入2 输出
0 0 1
0 1 1
1 0 1
1 1 1
参考图1（C）和图3（A），可以在第一器件层302中制造P沟道晶体管502和504。例如，粘合/缓冲层306可以用作用于P沟道晶体管502和504的基底材料。第一栅极层314可以包括未被电连接的多个部件，其中，一个部件可以被配置为连接至P沟道晶体管502的栅电极，而另一个部件可以被配置为连接至P沟道晶体管504的栅电极。第一源极/漏极层316可以被配置为电连接至P沟道晶体管502和504的源/漏电极。此外，可以在第二器件层304中制造N沟道晶体管506和508。第二栅极层324可以包括未被电连接的多个部件，其中，一个部件可以被配置为连接至N沟道晶体管506的栅电极，而另一个部件可以被配置为连接至N沟道晶体管508的栅电极。第二源极/漏极层326可以被配置为电连接至N沟道晶体管506和508的源/漏电极。层间连接结构332、334、336、338、340和342（例如，通孔）可以用于互连N沟道晶体管506和508以及P沟道晶体管502和504。
图3（B）示出了用于制造NAND门500的第一器件层302的示例性布局图。如图3（B）所示，第一栅极层314可以包括通过三个第一源极/漏极层316的部件分离的四个部件。第一栅极层314和第一源极/漏极层316可以沿着相同的方向延伸。用于氧化和扩散的第一鳍结构310可以包括三个部件且沿着与第一栅极层314和第一源极/漏极层316的方向不同（例如，垂直于该方向）的方向延伸。
图3（C）示出了用于制造NAND门500的第二器件层304的示例性布局图。如图3（C）所示，第二栅极层324的四个部件通过第二源极/漏极层326的三个部件分离。用于氧化和扩散的第二鳍结构318可以包括三个部件且沿着与第二栅极层324和第二源极/漏极层326的方向不同（例如，垂直于该方向）的方向延伸。层间连接结构340可以被配置为将第一栅极层314和第二栅极层324电连接在一起。
图3（D）示出了用于制造NAND门500的导电层328的示例性布局图。如图3（D）所示，可以形成导电层328以互连第一器件层302和第二器件层304。例如，层间连接结构334、336和338可以被配置为分别电连接至第二栅极层324、第一源极/漏极层316和第二源极/漏极层326。例如，层间连接结构334可以与用于接收输入信号510（例如，Input_1）的终端或用于接收输入信号512（例如，Input_2）的终端相应。另外，层间连接结构336可以与用于接收偏压516（例如，VDD）的终端或用于提供输出信号514（例如，输出）的终端相应，并且层间连接结构338可以与用于接收偏压518（例如，VSS）的终端相应。
图3（E）是示出用于制造NAND门500的多层结构300的截面图的示例图。如图3（E）所示，可以在第一器件层302内的粘合/缓冲层306上形成三个用于氧化和扩散的鳍结构（例如，鳍结构310）。另外，可以在第二器件层304内的粘合/扩散层322上形成三个用于氧化和扩散的鳍结构（例如，鳍结构318）。层间连接结构340可以被配置为将第一栅极层314和第二栅极层324电连接在一起。导电层328可以包括被ILD层330分离的八个部件。
图3（F）示出了用于制造NAND门500的多层结构300内的特定部件的示例图。如图3（F）所示，可以基于三个PMOS鳍结构（例如，包括锗沟道）、第一栅极层314和第一源极/漏极层316，在大约相同的层面上形成P沟道晶体管。可以基于三个NMOS鳍结构（例如，包括砷化镓沟道）、第二栅极层324和第二源极/漏极层326，在更高的层面上形成N沟道晶体管。可以形成多个层间连接结构（例如，层间连接结构334、336和338）以用于互连不同层面上的N沟道晶体管和P沟道晶体管。
图3（G）是与沿着不同的线截取的截面图相应的用于制造NAND门500的多层结构300的截面图的示例图。图3（G）（a）示出了多层结构300的布局上的用于形成截面图的五条不同的线。例如，图3（G）（a）中所示的多层结构300的布局可以包括图3（B）、图3（C）和图3（D）中所示的布局图的组合或叠加。
图3（G）（b）中示出了与沿着线“1”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316并且与用于接收偏压516（例如，VDD）的终端相应。同样，层间连接结构338可以连接至第二源极/漏极层326并且与用于接收偏压518（例如，VSS）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图3（A）所示的P沟道晶体管502的源电极或P沟道晶体管504的源电极。在另一个示例中，第二源极/漏极层326可以被配置为电连接至如图3（A）所示的N沟道晶体管506的源电极。
图3（G）（c）示出了与沿着线“2”截取的截面相应的截面图。层间连接结构340可以将第一栅极层314与第二栅极层324连接在一起。另外，层间连接结构334可以连接至第二栅极层324且与用于接收输入信号（例如，Input_1）的终端相应。例如，第二栅极层324可以被配置为电连接至如图3（A）中所示的N沟道晶体管506的栅电极，并且第一栅极层314可以被配置为电连接至P沟道晶体管502的栅电极。
此外，图3（G）（d）中示出了与沿着线“3”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316且与用于提供输出信号514（例如，输出）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图3（A）所示的P沟道晶体管502的漏电极或P沟道晶体管504的漏电极。
图3（G）（e）示出了与沿着线“4”截取的截面相应的截面图。层间连接结构340可以将第一栅极层314与第二栅极层324连接在一起。另外，层间连接结构334可以连接至第二栅极层324且与用于接收输入信号512（例如，Input_2）的终端相应。例如，第二栅极层324可以被配置为电连接至如图3（A）所示的N沟道晶体管508的栅电极，并且第一栅极层314可以被配置为电连接至P沟道晶体管504的栅电极。
图3（G）（f）示出了与沿着线“5”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316且与用于接收偏压516（例如，VDD）的终端相应。同样，层间连接结构338可以连接至第二源极/漏极层326且与用于提供输出信号514（例如，输出）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图3（A）所示的P沟道晶体管502的源电极或P沟道晶体管504的源电极。在另一个实例中，第二源极/漏极层326可以被配置为电连接至如图3（A）所示的N沟道晶体管508的源电极。
图4（A）示出了NOR门的示例性示图。如图4（A）所示，NOR门700包括两个P沟道晶体管702和704（例如，P沟道MOSFET）和两个N沟道晶体管706和708（例如，N沟道MOSFET），P沟道晶体管702和704以及N沟道晶体管706和708分别包括与栅电极结构相关的栅电极、与源极区域相关的源电极以及与漏极区域相关的漏电极。P沟道晶体管702的栅电极可以被配置为电连接至N沟道晶体管706的栅电极且接收输入信号710（例如，Input_1）。同样，P沟道晶体管704的栅电极可以被配置为电连接至N沟道晶体管708的栅电极且接收另一个输入信号712（例如，Input_2）。NOR门700可以响应于输入信号710和712而产生输出信号714。N沟道晶体管706和708的源电极可以被偏置在预定电压718（例如，VSS），而P沟道晶体管716的源电极可以被偏置在预设电压706（例如，VDD）。例如，电压716可以高于电压718。
表格3示出了用于NOR门700的真值表，其中，输出信号714与根据输入信号710和712所确定的逻辑值（例如，0、1）相应。
表格3
输入1 输入2 输出
0 0 1
0 1 0
1 0 0
1 1 0
参考图1（C）和图4（A），与NAND门500类似，可以在第一器件层302中制造P沟道晶体管702和704，并且可以在第二器件层304中制造N沟道晶体管706和708。层间连接结构332、334、336、338、340和342（例如，通孔）可以用于互连N沟道晶体管706和708以及P沟道晶体管702和704。
图4（B）示出了用于制造NOR门700的第一器件层302的示例性布局图。如图4（B）所示，第一栅极层314可以包括被第一源极/漏极层316的三个部件分离的四个部件。第一栅极层314和第一源极/漏极层316可以沿着相同的方向延伸。用于氧化和扩散的第一鳍结构310可以包括三个部件且沿着与第一栅极层314和第一源极/漏极层316的方向（例如垂直于该方向）不同的方向延伸。
图4（C）示出了用于制造NOR门700的第二器件层304的示例性布局图。如图4（C）所示，第二栅极层324的四个部件可以被第二源极/漏极层326的三个部件分离。用于氧化和扩散的第二鳍结构318可以包括三个部件且沿着与第二栅极层314和第二源极/漏极层326的方向不同（例如垂直于该方向）的方向延伸。层间连接结构340可以被配置为将第一栅极层314与第二栅极层324电连接在一起。
图4（D）示出了用于制造NOR门700的导电层328的示例性布局图。如图4（D中所示，可以形成导电层328以将第一器件层302与第二器件层304互连。例如，层间连接结构334、336和338可以被配置为分别电连接至第二栅极层324、第一源极/漏极层316和第二源极/漏极层326。例如，层间连接结构334可以与用于接收输入信号710（例如，Input_1）的终端或用于接收输入信号712（例如，Input_2）的终端相应。另外，层间连接结构336可以与用于接收偏压716（例如，VDD）的终端相应。层间连接结构338可以与用于提供输出信号714（例如，输出）的终端相应。
图4（E）是示出用于制造NOR门700的多层结构300的截面图的示例图。如图4（E）所示，第一器件层302和第二器件层304可以分别包括用于氧化和扩散的三个鳍结构。层间连接结构340可以被配置为将第一栅极层314和第二栅极层324电连接在一起。第二导电层328可以包括被ILD层330分离的八个部件。
图4（F）是示出用于制造NOR门700的多层结构300内的特定部件的示例图。如图4（F）所示，可以在不同的层面上形成P沟道晶体管和N沟道晶体管。可以基于三个PMOS鳍结构（例如，包括锗沟道）、第一栅极层314和第一源极/漏极层316，在较低的层面上形成P沟道晶体管，并且可以基于三个NMOS鳍结构（例如，包括砷化镓沟道）、第二栅极层324和第二源极/漏极层326，在较高的层面上形成N沟道晶体管。可以形成多个层间连接结构（例如，层间连接结构334、336和338）来互连N沟道晶体管和P沟道晶体管。
图4（G）示出了与沿着不同的线截取的截面相应的用于制造NOR门700的多层结构300的截面图的示例图。图4（G）（a）示出了多层结构300的布局上的用于形成截面图的五条不同的线。例如，图4（G）（a）中所示的多层结构300的布局可以包括图4（B）、图4（C）和图4（D）中所示的布局图的组合或叠加。
图4（G）（b）中示出了与沿着线“1”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316并且与用于提供输出信号714（例如，输出）的终端相应。同样，层间连接结构338可以连接至第二源极/漏极层326且与用于接收偏压718（例如，VSS）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图4（A）中所示的P沟道晶体管702的源电极。在另一个实例中，第二源极/漏极层326可以被配置为电连接至如图4（A）中所示的N沟道晶体管706的源电极或N沟道晶体管708的源电极。
图4（G）（c）示出了与沿着线“2”截取的截面相应的截面图。层间连接结构340可以将第一栅极层314与第二栅极层324连接在一起。另外层间连接结构334可以连接至第二栅极层324且与用于接收输入信号710（例如，Input_1）的终端相应。例如，第二栅极层324可以被配置为电连接至如图4（A）所示的N沟道晶体管706的栅电极，并且第一栅极层314可以被配置为电连接至P沟道晶体管702的栅电极。
此外，图4（G）（d）中示出了与沿着线“3”截取的截面相应的截面图。层间连接结构338可以连接至第二源极/漏极层326且与用于提供输出信号714（例如，输出）的终端相应。例如，第二源极/漏极层326可以被配置为电连接至如图4（A）所示的N沟道晶体管706的漏电极或N沟道晶体管708的漏电极。
图4（G）（e）示出了与沿着线“4”截取的截面相应的截面图。层间连接结构340可以将第一栅极层314与第二栅极层324连接在一起。另外，层间连接结构334可以连接至第二栅极层324且与用于接收输入信号712（例如，Input_2）的终端相应。例如，第二栅极层324可以被配置为电连接至如图4（A）中所示的N沟道晶体管708的栅电极，并且第一栅极层314可以被配置为电连接至P沟道晶体管704的栅电极。
图4（G）（f）示出了与沿着线“5”截取的截面相应的截面图。层间连接结构336可以连接至第一源极/漏极层316且与用于接收偏压716（例如，VDD）的终端相应。同样，层间连接结构338可以连接至第二源极/漏极层326且与用于接收偏压718（例如，VSS）的终端相应。例如，第一源极/漏极层316可以被配置为电连接至如图4（A）所示的P沟道晶体管704的源电极。在另一个实例中，第二源极/漏极层326可以被配置为电连接至如图4（A）所示的N沟道晶体管706的源电极或N沟道晶体管708的源电极。
图2（B）、图2（C）、图2（D）、图3（B）、图3（C）、图3（D）、图4（B）、图4（C）和图4（D）中示出的布局图仅仅是实例，它们不应不当地限制权利要求的范围。本领域的普通技术人员将认识到可以有多种变化、改变以及修改。例如，可以通过一个或多个掩模实现图2（B）、图2（C）、图2（D）、图3（B）、图3（C）、图3（D）、图4（B）、图4（C）和图4（D）中示出的各个布局图。例如，图2（B）、图2（C）、图2（D）、图3（B）、图3（C）、图3（D）、图4（B）、图4（C）和图4（D）中示出的布局图中的不同元件以及这些元件的空间关系不必按比例绘制。
图5示出了用于制造半导体器件结构的示例性流程图。如图5所示，在802中，在衬底上形成包括第一半导体器件的第一器件层。第一半导体器件包括第一电极结构。在804中，形成包括一种或多种导电材料的层间连接结构。层间连接结构电连接至第一电极结构。在806中，在第一器件层上形成包括第二半导体器件的第二器件层。第二半导体器件包括电连接至层间连接结构的第二电极结构。
图6示出了用于制造半导体器件的另一个示例性流程图。如图6所示，在902中，在衬底上形成包括第一晶体管的第一器件层。第一晶体管包括第一栅电极结构、第一源电极结构和第一漏电极结构。在904中，形成包括一种或多种导电材料的一个或多个第一层间连接结构。在906中，在第一器件层上形成包括第二晶体管的第二器件层。第二晶体管包括第二栅电极结构、第二源电极结构和第二漏电极结构。第一层间连接结构可以将第一栅电极结构连接至第二栅电极结构，或将第一源/漏电极结构连接至第二源/漏电极结构。在908中，形成包括一种或多种导电材料的一个或多个第二层间连接结构。在910中，执行一个或多个BEOL工艺来形成导电层（例如，金属层）。第二层间连接结构可以将导电层连接至第一器件层或第二器件层内的其它层。
撰写的说明书使用实例来公开本发明，包括最优选的方式，并且还使得本领域普通技术人员能够制造和使用本发明。本发明的专利范围可以包括本领域普通技术人员可以想到的其他实例。相关领域的技术人员将以意识到可以在缺少具体细节中的一个或多个的情况下，或利用其他替代方式和/或利用额外的方法、材料或部件的情况下实现各个实施例。例如，本文中所描述的特定晶体管均作为实例，并且这些概念、结构、布局、材料或操作也可以应用于其他类型的半导体器件，诸如，双极结型晶体管、二极管、电容器等。例如，由于带有“源极”和“漏极”的晶体管是对称的器件，因此，可以对本文所描述的与“源极”和“漏极”相关的结构、布局、材料、操作、电压电平或电流电平进行互换。为了避免本发明的各个实施例的方面变得不清楚，可以不示出或详细描述公知的结构、材料或操作。图中所示的多个实施例是说明性的示例性表示且不必按比例绘制。在一个或多个实施例中，可以以任意适合的方式组合特定的部件、结构、材料或特征。在其他实施例中可以包括各种额外的层和/或结构和/或可以省略所描述的部件。例如，本文所述的特定的层可以包括不必物理或电连接的多个部件。通过最为有助于理解本发明的方法反而可以将各个操作描述为多个独立的操作。然而，描述的顺序不应该被理解成暗示这些操作必须是顺序依赖性的。具体而言，无需按照所述顺序实施这些操作。可以与所描述的实施例不同的顺序，顺序地或同时地实施本文所述的操作。可以实施和/或描述多种额外的操作。在额外的实施例中可以省略这些操作。
撰写的说明书和随后的权利要求可以包括术语，诸如左、右、顶部、底部、在...之上、在...之下、下面、第一、第二等，这些术语用于描述的目的并且不应被理解成限制性的。例如，代表了相对垂直位置的术语可以涉及一种情况，其中衬底或集成电路的一个器件面（或有源面）是该衬底的“顶”面；实际上该沉底可以位于任意方位，从而在标准地固参考框架中，衬底的“顶”面可能低于“底”面并且它可能仍然符合术语“顶部”的含义。如本文中（包括权利要求中）所使用的术语“在...上”可以并不表示：第一层直接位于第二层上并与第二层直接接触，除非另有具体说明；在第一层上、第一层和第二层之间可以存在第三层或其他结构。本文中（包括权利要求中）所使用的术语“在...下”可以并不表示：第一层直接位于第二层下方并且与第二层直接接触，除非另有具体说明；在第一层下方、第一层和第二层之间可以存在第三层或其他结构。可以在多个位置和方位上制造、使用或设置本文所述的器件或物品的实施例。本领域的技术人员将会认识到附图中所示的各个部件的各种等效的组合和替代。

Claims (10)

1.一种半导体器件结构，包括：
第一器件层，形成在衬底上并且包括第一半导体器件，所述第一半导体器件包括第一晶体管，所述第一晶体管包括第一栅电极结构、第一源电极结构和第一漏电极结构；
第二器件层，形成在所述第一器件层上并且包括第二半导体器件，所述第二半导体器件包括第二晶体管，所述第二晶体管包括第二栅电极结构、第二源电极结构和第二漏电极结构；以及
第一层间连接结构，包括一种或多种第一导电材料并且被配置为电连接至所述第一栅电极结构和所述第二栅电极结构；
第三半导体器件，形成在所述第一器件层中，并且包括第三晶体管，所述第三晶体管包括第三栅电极结构、第三源电极结构和第三漏电极结构，其中，所述第三漏电极结构被配置为电连接至所述第一漏电极结构；
第四半导体器件，形成在所述第二器件层中，并且包括第四晶体管，所述第四晶体管包括第四栅电极结构、第四源电极结构和第四漏电极结构，其中，所述第四漏电极结构被配置为电连接至所述第二漏电极结构，
第三器件层，形成在所述第二器件层上并且包括导电层；
其中：
所述第一源电极结构和所述第三源电极结构被配置为接收第一预设电压；
所述第二源电极结构被配置为接收第二预设电压；和
所述第一漏电极结构和所述第四源电极结构被配置为提供输出信号；或者
所述第三源电极结构被配置为接收第一预设电压；
所述第二源电极结构和所述第四源电极结构被配置为接收第二预设电压；和
所述第一源电极结构、所述第二漏电极结构和所述第四漏电极结构被配置为提供输出信号。
2.根据权利要求1所述的半导体器件结构，还包括：
第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第一源电极结构和所述导电层；以及
第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至所述第二源电极结构和所述导电层。
3.根据权利要求1所述的半导体器件结构，还包括：
第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第二栅电极结构和所述导电层。
4.根据权利要求1所述的半导体器件结构，还包括：
第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第三栅电极结构和所述第四栅电极结构。
5.根据权利要求1所述的半导体器件结构，其中：
所述第一栅电极结构和所述第二栅电极结构被配置为接收第一输入信号；
所述第三栅电极结构和所述第四栅电极结构被配置为接收第二输入信号。
6.根据权利要求1所述的半导体器件结构，还包括：
第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至所述第一漏电极结构和所述导电层。
7.根据权利要求1所述的半导体器件结构，还包括：
第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至所述第三源电极结构和所述导电层；以及
第四层间连接结构，包括一种或多种第四导电材料，并且被配置为电连接至所述第四源电极结构和所述导电层。
8.根据权利要求1所述的半导体器件结构，其中：
所述第三晶体管是P沟道晶体管；以及
所述第四晶体管是N沟道晶体管。
9.根据权利要求1所述的半导体器件结构，其中：
所述第一晶体管是P沟道晶体管；以及
所述第二晶体管是N沟道晶体管。
10.一种制造半导体器件结构的方法，所述方法包括：
在衬底上形成包括第一半导体器件的第一器件层，所述第一半导体器件包括具有第一栅电极结构、第一源电极结构和第一漏电极结构的第一晶体管；
形成包括一种或多种导电材料的层间连接结构，所述层间连接结构电连接至所述第一栅电极结构；以及
在所述第一器件层上形成包括第二半导体器件的第二器件层，所述第二半导体器件包括具有电连接至所述层间连接结构的第二栅电极结构、第二源电极结构和第二漏电极结构的第二晶体管；
在所述第一器件层内形成第三半导体器件，所述第三半导体器件包括具有第三栅电极结构、第三源电极结构和第三漏电极结构的第三晶体管，其中，所述第三漏电极结构被配置为电连接至所述第一漏电极结构；
在所述第二器件层内形成第四半导体器件，所述第四半导体器件包括具有第四栅电极结构、第四源电极结构和第四漏电极结构的第四晶体管，其中，所述第四漏电极结构被配置为电连接至所述第二漏电极结构，
其中：
所述第一源电极结构和所述第三源电极结构被配置为接收第一预设电压；
所述第二源电极结构被配置为接收第二预设电压；和
所述第一漏电极结构和所述第四源电极结构被配置为提供输出信号；或者
所述第三源电极结构被配置为接收第一预设电压；
所述第二源电极结构和所述第四源电极结构被配置为接收第二预设电压；和
所述第一源电极结构、所述第二漏电极结构和所述第四漏电极结构被配置为提供输出信号。
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