CN118248692A - 具有晶体管单元的电子器件 - Google Patents

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Abstract

本申请涉及具有晶体管单元的电子器件。一种电子器件，电子器件包括第一晶体管的第一有源区；第一绝缘区，形成第一有源区中的第一绝缘；第一绝缘栅极，在第一有源区上方延伸并且形成第一有源区的第二绝缘；以及第一绝缘栅极接触，被耦合到第一绝缘栅极并且定位在第一有源区和第一绝缘区域二者上方，其中第一绝缘栅极接触将第一绝缘栅极耦合到电源轨。

Description

具有晶体管单元的电子器件
相关申请的交叉引用
本申请要求于2022年12月22日提交的法国专利申请2214265的优先权，该申请的全部内容通过引用的方式并入于此。
技术领域
本公开的实施例涉及具有晶体管单元的电子器件。
背景技术
在微电子领域，存在着被称为“预表征单元(pre-characterized cell)”或“标准单元”方法论，该方法论是集成电路设计的方法，尤其是专用集成电路，或“ASIC”。
标准单元可以被定义为集成多个晶体管，具有互连电路，以提供例如，布尔逻辑功能(例如，AND、OR、XOR、XNOR或者反相器功能)、或存储功能(例如，触发器或锁存器)。
集成电路可以通过使用在库中的一个或多个标准单元被设计，例如在集成电路中，允许标准单元的重复使用。例如期望在集成电路中集成各种功能的集成电路设计者在设计阶段中可以使用已知功能的库，并且选择库中的元件、或标准单元，这包含预配置元件，诸如具有互连电路的晶体管。在设计阶段生成的布局然后可以在集成电路的制造阶段被实施，这因此可以包括多个晶体管单元。
晶体管单元可以通过CMOS制造，即“互补金属氧化物半导体”，技术，并且包括多个“MOSFET”，即“金属氧化物半导体场效应晶体管”，晶体管。这些晶体管也可以被称为MOS晶体管。通常，晶体管单元可以包括位于绝缘体上硅类型的衬底上方，或SOI衬底，以及其内部的至少一个NMOS晶体管和至少一个PMOS晶体管。NMOS晶体管是N沟道MOS晶体管，即，具有N型掺杂源极和漏极区域的晶体管。PMOS晶体管是P沟道MOS晶体管，即，具有P型掺杂源极和漏极区域的晶体管。
集成电路可以包括多个彼此绝缘的晶体管单元，例如，借助于STI(浅槽隔离)类型中的绝缘槽。
一个缺点在于，对于根据CMOS技术形成的具有相同尺寸的N型和P型的晶体管，PMOS晶体管可以具有低于NMOS晶体管的性能，这一缺点可以尝试通过增加PMOS晶体管尺寸、或者PMOS晶体管的掺杂浓度来被弥补。一种备选方案是在PMOS晶体管中形成应变沟道区域，例如，具有硅锗沟道区域(SiGe)。具有应变沟道区域的晶体管，或应变晶体管，是场效应晶体管，其中沟道形成的半导体区域受到机械应变。沟道形成的半导体区域内应力的存在、尤其通过为PMOS晶体管增加空穴迁移率使得能够增加晶体管的速度。
此外，当PMOS晶体管具有应变沟道区域，以及当多个单元被希望集成在相同的集成电路上时，优选的是不通过绝缘沟槽将这些PMOS晶体管的沟道区域彼此绝缘，这是因为这可能具有释放沟道区域中的应力的缺点。一种解决方案是在不同PMOS晶体管之间形成连续的有源区域，以及以非有源栅极或绝缘栅极(“栅极带”或“捆绑栅极”)将邻近的单元绝缘。为了履行这一绝缘功能，绝缘栅极被偏置到电源电压Vdd。然而，这些绝缘栅极引入其他缺点。
发明内容
本公开一般涉及微电子器件领域，以并且及尤其是晶体管，以及包括多个晶体管的单元。本公开还涉及包括晶体管单元的集成电路。
本公开也涉及预表征单元，优选被称作“标准单元”，诸如被用于集成电路的那些。
实施例提供晶体管单元，尤其是包括具有应变沟道区域的PMOS晶体管的单元。
在一个实施例中，电子器件包含第一晶体管的第一有源区；第一绝缘区域，形成第一有源区中的第一绝缘部；第一绝缘栅极，在第一有源区上方延伸并且形成第一有源区的第二绝缘部；以及第一绝缘栅极接触，被耦合到第一绝缘栅极。第一绝缘栅极接触被定位在第一有源区与第一绝缘区域二者上方并且横跨这二者，以及第一绝缘栅极接触将第一绝缘栅极耦合到电源轨。
在另一个实施例中，集成电路包含电子器件，电子器件包含第一晶体管的第一有源区；第一晶体管的第二有源区；第一绝缘区域；第一绝缘栅极，在第一有源区上方延伸；第一绝缘栅极接触，被耦合到第一绝缘栅极，并且第一绝缘栅极接触被定位在第一有源区与第一绝缘区域二者的上方并横跨这二者；第二绝缘栅极，在第一有源区上方延伸；第二绝缘栅极接触，被耦合到第二绝缘栅极，第二绝缘栅极接触被定位在第一有源区和第一绝缘区域二者的上方并且横跨这二者；第一晶体管栅极，包括在第一有源区上方延伸的第一部分和在第二有源区上方延伸的第二部分；以及第二晶体管栅极，包括在第一有源区上方延伸的第一部分和在第二有源区上方延伸的第二部分。第一有源区对应于P沟道MOS晶体管的有源区。第二有源区对应于N沟道MOS晶体管的有源区。第一绝缘区域形成第一有源区的第一绝缘部。第一绝缘栅极形成第一有源区的第二绝缘部。第一绝缘栅极接触被配置为将第一绝缘栅极耦合到电源轨。第二绝缘栅极形成第一有源区的第三绝缘部。第二绝缘栅极接触被配置为将第二绝缘栅极耦合到电源轨。第一晶体管栅极的第一部分被定位在第一有源区的第一源极区域与第一有源区的第一漏极区域之间，以及第一晶体管的第二部分被定位在第二有源区的第一源极区域与第二有源区的第一漏极区域之间。第二晶体管栅极的第一部分被定位在第一有源区的第一源极区域与第一有源区的第二漏极区域之间，并且第二晶体管的第二部分被定位在第二有源区的第一源极区域与第二有源区的第二漏极区域之间。第二有源区的第一源极区域被耦合到地轨。
在另一个实施例中，一种形成半导体器件的方法被提出。方法包括在衬底上形成绝缘区域；形成相邻于绝缘区域的有源区；形成在有源区之上的绝缘栅极；形成被耦合到绝缘栅极的绝缘栅极接触，绝缘栅极接触被定位在有源区和绝缘区域二者的上方并且横跨这二者；以及形成覆盖衬底的电源轨，其中绝缘栅极接触将绝缘栅极耦合到电源轨。
附图说明
前述特征和优点，以及其他特征和优点，将在以下部分通过说明性而不是限制性的方式、参考附图在给出的具体实施例的公开中被详细地描述，其中；
图1A在俯视图中示出了晶体管单元示例的布局；
图1B在俯视图中示出了图1A中晶体管单元的细节；
图2A在俯视图中示出了晶体管单元另一个示例的布局；
图2B在俯视图中示出了图2A中晶体管单元的细节；
图2C在俯视图中示出了图2A中晶体管单元细节的变型；
图3A示出了根据实施例的晶体管单元的布局；
图3B在俯视图中示出了与图3A元件相似的晶体管元件细节；以及
图3C在横截面视图中示出了图3B的晶体管单元。
具体实施方式
实施例克服了已知晶体管单元的所有或部分的缺点。
一个实施例提供了包含至少一个晶体管单元的电子器件，每个元件包括单元的晶体管中的至少一个晶体管的第一有源区；第一绝缘区域，形成第一有源区的第一绝缘部；在第一有源区上方延伸的第一绝缘栅极，形成第一有源区的第二绝缘部；以及被耦合到第一绝缘栅极的第一绝缘栅极接触，并且第一绝缘栅极接触适于将第一绝缘栅极耦合到电源轨，第一绝缘栅极接触被定位在第一有源区和第一绝缘区域二者的上方并横跨这二者。
一个实施例提供了被配置为储存单元库的非易失性存储器。每个单元被限定为包括单元的晶体管中至少一个晶体管的第一有源区；第一绝缘区域，形成第一有源区的第一绝缘部；在第一有源区上方延伸的第一绝缘栅极形成第一有源区的第二绝缘部；以及被耦合到第一绝缘栅极的第一绝缘栅极接触，并且第一绝缘栅极接触适于将第一绝缘栅极耦合到电源轨，第一绝缘栅极接触被定位在第一有源区和第一绝缘区域二者的上方并横跨这二者。
在实施例中，每个单元进一步包含在第一有源区上方延伸的第二绝缘栅极，形成第一有源区的第三绝缘部，以及被耦合到第二绝缘栅极的第二绝缘栅极接触，并且第二绝缘栅极接触适于将第二绝缘栅极耦合到电源轨，第二绝缘栅极接触被定位在第一有源区和第一绝缘区域二者的上方并横跨这二者，第二绝缘栅极例如基本平行于第一绝缘栅极。
在实施例中，第一绝缘栅极接触和/或第二绝缘栅极接触被有意定位为在第一有源区与第一绝缘区域之间的横跨位置。
在实施例中，第一绝缘栅极接触和/或第二绝缘栅极接触被相对于在第一绝缘区域与第一有源区之间的中间区的居中。
在实施例中，第一绝缘栅极接触和/或第二绝缘栅极接触具有定位在第一有源区上方的第一表面区和定位在第一隔离区域上方的第二表面区，第一表面区和第二表面区的比例(或第二表面区和第一表面区的比例)在0.2和0.8之间，例如在0.25和0.75之间，例如在0.35和0.65之间。
在实施例中，第一绝缘栅极接触和/或第二绝缘栅极接触具有定位在第一有源区上方的第一表面区和定位在第一绝缘区域上方的第二表面区，第一表面区大于第二表面区。
在实施例中，每个单元进一步包括第一晶体管栅极，第一晶体管栅极在第一有源区的第一源极区域与第一漏极区域之间的第一有源区上方延伸，第一晶体管栅极例如基本上平行于第一绝缘栅极。
在实施例中，第一有源区对应于至少一个P沟道MOS晶体管的有源区。
在实施例中，第一源极区域被耦合到电源轨和/或第一漏极区域被耦合到漏极连接轨。
在实施例中，第一有源区对应于至少两个P沟道MOS晶体管的有源区。
在实施例中，每个单元进一步包含第二晶体管栅极，第二晶体管栅极在第一有源区的第二源极区域与第二漏极区域之间的第一有源区上方延伸，第二晶体管栅极例如基本上平行于第一绝缘栅极。
在实施例中，第一源极区域和第二源极区域对应于被耦合到电源轨的相同的区域和/或被耦合到漏极连接轨的第二漏极区域。
在实施例中，每个单元进一步包含第二有源区，第二有源区对应于至少一个N沟道MOS晶体管的有源区，例如，两个N沟道MOS晶体管。
在实施例中，第一晶体管栅极也在第二有源区的第三源极区域与第三漏极区域之间的第二有源区上方延伸，和/或第二晶体管栅极也在第二有源区的第四源极区域与第四漏极区域之间的第二有源区上方延伸，第三源极区域和第四源极区域例如对应于被耦合到地轨的相同的区域。
一个实施例提供了包含以上描述的电子器件的任何的集成电路。
现在参考附图。相同特征已经被各个图中相同的标记指定。特别地，在各个实施例中具有共同的结构和/或功能特征可以具有相同的标记并且可以设置相同的结构、尺寸和材料属性。
为了清楚起见，仅对用于理解本文描述的实施例的步骤和元素进行了详细图示和描述。特别地，晶体管单元制造步骤没有被描述，其可以通过微电子学的常用方法实现。相似地，所有晶体管单元的细节没有被描述，这是在晶体管领域技术人员的能力范围内。进一步地，所描述的晶体管的可能的应用也都没有被给出。
除非另有指示，否则当参考连接在一起的两个元件时，这表示没有任何除了导体的中间元件的直接连接，以及当参考耦合在一起的两个元件时，这表示这两个元件可以被连接或者它们可以经由一个或多个其他元件被耦合。
在接下来的公开中，除非另有说明，当参考绝对位置限定词时，诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等，或参考相对位置限定词，诸如术语“上面”、“下面”、“较高”等，或参考定向限定词，诸如“水平”、“竖直”等，参考附图的定向。
在以下描述中，当参考“单元(cell)”时，除非另有说明，否则它指晶体管单元。进一步的，单元可以对应于标准单元。
当参考“有源区”时，它指晶体管的半导体区，例如，由绝缘区域界定的。有源区通常地包括至少一个源极区域、至少一个漏极区域和在两个相邻的源极区域和漏极区域之间的至少一个沟道形成的区域，或沟道区域。有源区可以被形成在衬底中或在由衬底形成的阱中。
在以下公开中，宽度对应于主平面XY的第一方向上的尺寸，对应于附图中指示的Y方向。长度对应于第二方向，正交于Y方向，对应于在主平面XY中在附图中指示的X方向。第二方向平行于晶体管导通方向。晶体管的沟道长度基本上对应于晶体管源极区域与漏极区域之间的距离。厚度或深度对应于垂直主平面方向上的尺寸，例如，竖直方向，对应于附图中指示的Z方向。术语“侧面的”指代宽度方向(Y方向)以及术语“横向的”指长度方向(X方向)。
除非另有说明，否则表达“大约”、“近似地”、“基本上”和“在……量级”表示在10％以内，且优选是5％以内。
单元可以在CMOS技术下被制造，并且包括多个MOS晶体管。通常，单元可以包括位于SOI型衬底之上的至少一个NMOS晶体管和至少一个PMOS晶体管。
图1A在俯视图中示出了晶体管单元100的示例的布局。图1B在俯视图中示出了图1A的单元100的细节。更精确地，图1B示出了单元100的PMOS晶体管。
单元100是CMOS型单元，包括了四个MOS晶体管：在第一区域110中的两个PMOS晶体管P1、P2和在第二区域120中的两个NMOS晶体管N1、N2。第一PMOS晶体管P1具有与第一NMOS晶体管N1共用的第一晶体管栅极131，以及第二PMOS晶体管P2具有与第二NMOS晶体管N2共用的第二晶体管栅极132。第一有源区111被形成在第一区域110上，PMOS晶体管位于第一区域110中，以及第二有源区121被形成在第二区域120上，NMOS晶体管位于第二区域120中。第一有源区111是P型，并且例如被形成在N型衬底上或阱上(常规阱)。第二有源区121是N型，并且例如被形成在P型衬底上或阱上(常规阱)。作为变型，P型的第一有源区可以被形成在P型衬底上或阱上(翻转阱)和/或N型的第二有源区可以被形成在N型衬底上或阱上(翻转阱)。
NMOS晶体管N1、N2例如具有硅(Si)沟道区域。PMOS晶体管P1、P2例如具有应变沟道区域，例如，具有SiGe沟道区域。作为变型，PMOS晶体管P1、P2可以具有Si沟道区域。
有源区111、121包括形成在晶体管栅极131、132附近(vicinity)的源极区域S1、S2和漏极区域D1、D2、D3、D4。
对于晶体管P1、P2，源极区域S1和漏极区域D1、D2是P型掺杂的。对于晶体管N1、N2，源极区域S2和漏极区域D3、D4是N型掺杂的。
第一有源区111的源极区域S1位于晶体管栅极131、132之间并且是晶体管P1、P2共用的。源极接触112被形成在这个源极区域S1上以经由第一连接轨151(电源轨)将源极区域S1耦合到电源电压(Vdd)。
第二有源区121的源极区域S2位于晶体管栅极131、132之间并且是晶体管N1、N2共用的。源极接触122被形成在这个源极区域S2上以经由第二连接轨152(地轨)将源极区域S2耦合到地(Gnd)。
晶体管P1的漏极区域D1位于晶体管(下文所述)的第一栅极131与第一绝缘栅极133之间。晶体管P2的漏极区域D2位于第二晶体管栅极132与第二绝缘栅极134之间(下文所述)。
晶体管N1的漏极区域D3位于晶体管的第一栅极131相对于源极区域S2的另一侧。晶体管N2的漏极区域D4位于第二晶体管栅极132相对于源极区域S2的另一侧。
漏极接触113、114、123、124被分别形成在每个漏极区域D1、D2、D3、D4上。第三连接轨153将漏极接触耦合在一起，以及将它们耦合来形成单元的内部连接。
在示出的示例中，单元100中PMOS晶体管P1、P2的有源区111沿着X方向由第一绝缘栅极和第二绝缘栅极133、134，或非有源栅极(“栅极带gate tie”或“捆绑栅极tyinggate”)与其他有源区161和/或其他单元(没有被示出)绝缘。例如，绝缘栅极133、134被置于单元100的横向限制中。绝缘栅极接触135、136被形成在每个绝缘栅极上以经由第一连接轨151，或电源轨将其偏置到电源电压Vdd，从而绝缘栅极可以将有源区111绝缘。每个绝缘栅极133、134，例如，由虚设栅极139，诸如虚设多晶硅轨，在NMOS晶体管N1、N2的第二有源区121的两侧上延长。
两个其他接触137、138被提供在每个绝缘栅极133、134另一侧的另一个有源区161上，并且经由第一连接轨151被耦合到电源电压Vdd。这些其他的接触表示来自相邻单元的连接。
绝缘区域在有源区的外部被形成，通常以浅沟槽隔离，STI型形式被形成。例如，第一绝缘区域141位于第一连接轨151之下，第二绝缘区域142位于在第一有源区与第二有源区之间以将它们相互绝缘，和/或第三绝缘区143位于第二有源区121周围。
导电互连层，其可以被术语“金属1”(M1)指定，可以被沉积并且然后成型以形成连接轨或其他迹线和/或轨(没有被示出)，广义地，形成互连电路。例如，导电层可以由铝或其合金、铜或其合金、或其他诸如掺杂多晶硅的材料形成。
单元的制造，特别在CMOS技术中，一般必须遵照设计规则，特别在接触和连接轨的定位方面、在接触和栅极之间的距离方面，例如以避免电路短路和/或泄漏电流的风险和/或以限制寄生电容的形成。
特别地，每个绝缘栅极接触135、136应该既遵守相对于绝缘栅极侧边的最小距离限制，来确保绝缘栅极接触不延伸超出绝缘栅极的侧边，考虑到制造过程中的错位风险，也优选位于有源区的外部，来避免在接触于有源区之间任何电路短路的风险，这一风险可能是在晶体管制造之间被偶然形成的。正如图1B所示，绝缘栅极接触135和绝缘栅极侧边之间的在最小限制下的距离d1，例如，等于近似2nm。因此，绝缘栅极接触135被定位在有源区111的外部，在第一绝缘区141的上方。
每个接触可以具有标准化的长度L3，在示出的示例中等于近似32nm。
设计规则也可以设定漏极接触113或源极接触112与最近绝缘栅极或晶体管栅极之间的最小距离。在示例中，在漏极接触113或源极接触112于最近绝缘栅极或晶体管栅极之间的距离L3等于近似16nm。
在第一绝缘区域141上方的绝缘栅极接触135的定位的推论是，考虑到不同设计规则和约束，以及对于固定的总单元宽度L，第一有源区111的宽度L1不能被延伸超出给定的值，例如，示出示例中近似的178nm。现在，可以期望是增加有源区的宽度，为了增加晶体管性能，特别地在晶体管单元性能方面增加标准的要求。
在图1B示出的示例中，两个栅极之间的节距d2对应于栅极长度L2加上在两个相邻栅极之间的距离，等于近似100nm，以及绝缘栅极的长度L2等于近似36nm。根据均匀的节距、方向X上的均匀长度栅极被如示出地布置，并且沿着单个方向Y延伸(单向的)。Y方向(第一方向)对应，或平行，于栅极的纵向。
图2A在俯视图中示出了另一个晶体管单元200示例的布局。图2B在俯视图中示出了图2A中单元200的细节。更精确地，图2B示出了单元200的PMOS晶体管。
与图1A中单元100相似地，单元200是CMOS型单元，包含了四个MOS晶体管：在第一区域210中的两个PMOS晶体管P1、P2和在第二区域220中的两个NMOS晶体管N1、N2，第一PMOS晶体管P1具有与第一NMOS晶体管N1共用的第一晶体管栅极231，以及第二PMOS晶体管P2具有与第二NMOS晶体管N2共用的第二晶体管栅极232。第一有源区211被形成在第一区域210上，PMOS晶体管位于第一区域210中，以及第二有源区221被形成在第二区域120上，NMOS晶体管位于第二区域120中。第二区域220与图1A中的第二区域120相似。
单元200可以被与单元100区分，这是因为如图2B示出的，两个栅极之间的节距d2相对于图1B的节距d2是增加的，在示例中从100nm增加到108nm。这可以增加栅极的长度L2，尤其是绝缘栅极233、234的长度。在示例中，栅极长度L2从36nm增加到44nm。在每个绝缘栅极接触235、236与绝缘栅极之间的距离d1因此被增加，在示例中对于相等的接触长度L3从2nm增加到6nm。这使得绝缘栅极接触235、236能够避免相对于绝缘栅极233、234错位。因此，每个绝缘栅极接触235、236可以被定位在有源区211的上方，并且不需要在绝缘区域的上方，诸如第一绝缘区域241。因此定位绝缘栅极可以使得，除了节距d2和栅极长度L2外所有尺寸是相等的，尤其对于相等的总单元宽度L，能够增加第一有源区221的宽度L1，例如在示出的示例中从178nm增加到近似的201nm。
在图1A和图2A中可以被观察到的是第一连接轨151、251具有在俯视图中的矩形的形状，其具有的横向表面(在X方向)展示出足够大的错位(jogs)CR，以将绝缘栅极接触235、236和源极接触212耦合到电源电压Vdd，而不连接漏极接触213、214，并且确保与耦合漏极接触的第三连接轨253的最小距离。
错位的形状对于制造来说是复杂的，设计者可以想增加这些错位的尺寸，或者甚至抑制这些错位的所有或部分，例如通过增加无错位(jog-less)长度的第一连接轨的宽度L4。例如，当两个栅极之间的节距d2被增加到可以定位有源区上的绝缘栅极接触，增加无错位长度的第一轨的宽度L4是可能的，例如从132nm到160nm以连接栅极绝缘接触和源极接触。对于增加这个宽度L4的事实，设计规则可以要求增加连接轨之间的间隔。
图2C在俯视图中示出了图2A中单元200的变型，其本质区别在于源极接触212已经被提高到被基本定位在在Y方向上与绝缘栅极接触235、236相同的水平。在图2C中，单元200的单个PMOS晶体管被示出。
在这个变型中，可以被观察的是第一连接轨251’，可以将绝缘栅极接触235、236和源极接触212耦合到电源电压Vdd，在俯视图中具有矩形的形状，仍然具有错位，但是其相比图2B中被较少地延伸。保留错位事实上是需要的，从而第一连接轨251’被定位在大于由设计规则所定义限制的与第三连接轨253’的平均距离d4，例如，以避免泄露电流和/或限制寄生电容。
这些示例图示了增加晶体管尺寸的更普遍的问题，尤其是尺寸，例如晶体管有源区的宽度。特别地，它们示出了在给出尺寸晶体管单元中的晶体管有源区的增加尺寸的问题，例如宽度，例如考虑到设计规则和约束给出的宽度，尤其是当希望避免给诸如制造单元的方法增添复杂性时。
发明人提供了一种晶体管单元，这个晶体管单元可以满足先前描述的改进需要，并且克服先前描述的晶体管单元的所有或部分缺点。特别地，发明人提供了一种晶体管单元，对这个晶体管单元来说，某些晶体管例如，PMOS晶体管的有源区宽度可以被增加，尤其不必增加这些晶体管连接的电路的尺寸，和/或不必给制造这些晶体管的方法增添复杂性，例如不必形成连接电路的复杂的形状。
晶体管单元的实施例将会在此后被描述。所描述的实施例是非限制性的并且基于本公开的指示本领域研究人员会想到各种变型。
图3A示出了根据实施例的晶体管单元300的布局。图3B在俯视图中示出了与图3A的晶体管单元相似的晶体管单元的细节。图3C在横截面视图中示出了图3B的晶体管单元。
更确切地，图3B和图3C示出了单元300的PMOS晶体管。
与图1A和图2A中单元100和200相似，单元300是CMOS型单元，包含了四个MOS晶体管：在第一区域310中的第一PMOS晶体管和第二PMOS晶体P1、P2以及在第二区域320中的第一NMOS晶体管和第二NMOS晶体管N1、N2。第一PMOS晶体管P1具有与第一NMOS晶体管N1共用的第一晶体管栅极331，以及第二PMOS晶体管P2具有与第二NMOS晶体管N2共用的第二晶体管栅极332。第一有源区311被形成在第一区域310上，PMOS晶体管位于其中，以及第二有源区321被形成在第二区域320上，NMOS晶体管位于其中。第一有源区311是P型，并且例如被形成在N型衬底上或阱上(常规阱)。第二有源区321是N型，并且例如被形成在P型衬底上或阱上(常规阱)。作为变型，P型的第一有源区可以被形成在P型衬底上或阱上(翻转阱)和/或N型的第二有源区可以被形成在N型衬底上或阱上(翻转阱)。
NMOS晶体管N1、N2例如具有Si沟道区域。PMOS晶体管P1、P2例如具有应变沟道区域，例如，具有SiGe沟道区域。作为变型，PMOS晶体管P1、P2可以具有Si沟道区域。
与图1A和图2A中单元100和200相似，第一有源区311的源极区域S1位于晶体管栅极331、332之间并且通用于PMOS晶体管P1、P2。源极接触312被形成在这个源极区域S1上以经由第一连接轨351(电源轨)将源极区域S1耦合到电源电压Vdd。第二有源区321的源极区域S2也位于晶体管栅极331、332之间并且通用于NMOS晶体管N1、N2。源极接触322被形成在这个源极区域S2上以将源极区域S2经由第二连接轨352(地轨)耦合到地Gnd。晶体管P1的漏极区域D1位于第一晶体管栅极331与第一绝缘栅极333之间。晶体管P2的漏极区域D2位于第二晶体管栅极332与第二绝缘栅极334之间。晶体管N1的漏极区域D3位于第一晶体管栅极331的相对于源极区域S2的另一侧。晶体管N2的漏极区域D4位于第二晶体管栅极332的相对于源极区域S2的另一侧。漏极接触313、314、323、324被形成在每个漏极区域D1、D2、D3、D4中。第三连接轨153(或漏极连接轨)将漏极接触耦合在一起，以便形成单元的内部连接。
单元300的PMOS晶体管P1、P2的第一有源区311，或有源区通过第一绝缘栅极和第二绝缘栅极333、334沿着第二方向X与其他有源区361和/或其他单元(没有被示出)绝缘。换句话说，在X方向上绝缘栅极333、334形成第一有源区331的绝缘部。例如，每个绝缘栅极333、334被置于单元300的侧面，即，在单元宽度方向的一侧延伸。换句话说，绝缘栅极333、334横向界定了第一有源区311。
绝缘栅极接触335、336被耦合到，例如形成在每个绝缘栅极上，以通过第一连接轨351将绝缘栅极偏置到电源电压Vdd并且这使得绝缘栅极可以有效地将有源区311绝缘。换句话说，每个绝缘栅极经由绝缘栅极接触被耦合到电源轨。
例如，第一有源区311和另一有源区361形成了在X方向上连续的区域，并且被绝缘栅极分离。
晶体管和/或绝缘栅极在有源区上方延伸。
例如，晶体管和/或绝缘栅极包括多晶硅，例如基本上由多晶硅制成。
绝缘区域在有源区的外部被形成，例如通常被形成为浅沟槽隔离STI型。例如，第一绝缘区域341位于第一连接轨351之下，第二绝缘区域342位于第一有源区与第二有源区之间以将它们彼此绝缘，和/或第三绝缘区343位于第二有源区321周围。
例如，第一绝缘区域和第二绝缘区域341、342在第一方向Y上形成第一有源区311的其他绝缘部。
导电互连层，或金属层1(M1)，可以被沉积然后成型以形成连接轨，或其他迹线和/或轨(没有被示出)，更广义地互连电路。导电互连层可以被形成在绝缘层上和/或内部，例如绝缘层大部分由SiO2制成。因此，连接轨可以被形成在绝缘层330的上或之中，正如图3C示出的。例如，导电层可以由铝或其合金、铜或其合金、诸如掺杂多晶硅的其他材料形成。
在图3C中示出了有源区下方的绝缘层301，例如，掩埋绝缘层(BOX，指“掩埋氧化层”)。为了避免使附图过载，图3C没有示出阱或衬底，每个有源区形成在阱或衬底中，在绝缘层301上方。
与图2A和图2B中单元200相似，两个栅极之间的节距d2等于近似108nm，以及栅极的长度L2，特别地绝缘栅极333、334的长度等于近似44nm。绝缘栅极接触335、336和与接触所耦合的绝缘栅极之间的距离d1因此等于近似6nm，绝缘栅极接触位于X方向上绝缘栅极的中心，并且具有等于近似32nm的长度L3。第一有源区311的宽度L1等于近似的201nm。
单元300与图2A、图2B和图2C的单元200本质上的不同在于，如在图3B和图3C的进一步细节所示的，每个绝缘栅极接触335、336有意地被定为于，在Y方向上，在第一绝缘区域341和第一有源区311上方并且横跨这二者之间。正如上面指示的，Y方向(第一方向)，对应或平行于栅极的纵向方向，并且因此与绝缘栅极的纵向方向对应或平行。
在图3A中，每个绝缘栅极接触335、336如被示出地定位在第一绝缘区域341上方的大约其宽度的三分之一处和在第一有源区311上方的大约其宽度的三分之二处。其他定位是可能的。例如在图3B和图3C中，绝缘栅极接触335如被示出地定位在第一绝缘区域341上方的大约其宽度的一半处和在第一有源区311上方的大约其宽度的一半处。换句话说，在图3B和图3C中，栅极接触335的中心被基本上布置在第一绝缘区域341与第一有源区311之间的中间区的上方。
作为变型，相对于在第一绝缘区域与第一有源区之间的中间区，绝缘栅极接触的中心可以被布置在Y方向上不同的层级。
例如，每个绝缘栅极接触具有定位在第一有源区上方的第一表面区和定位在第一隔离区域上方的第二表面区，第一表面区与第二表面区之间的比例，或第二表面区与第一表面区之间的比例，在0.2和0.8之间，例如在0.25和0.75之间，例如在0.35和0.65之间。作为示例，比例等于大约0.35或大约0.65。
在图3A、图3B、图3C中示出了，所有的绝缘栅极接触在Y方向上横跨在第一绝缘区域341和第一有源区311之间。作为变型，绝缘栅极接触不需要都处于在第一绝缘区域341与第一有源区311之间的横跨定位。
作为变型，一个或多个绝缘栅极接触可以处于在第一绝缘区域341和第一有源区311之间的另一个方向上的横跨定位。进一步的，绝缘栅极接触可以进一步地在其他有源区之上延伸。
图3A示出了第一连接轨351，可以耦合绝缘栅极接触335、336和源极接触312到电源电压Vdd，总是具有在俯视图中的矩形形状，但是具有有与在图2A和2C中相比较少的错位。单个错位CR被保持以耦合源极接触312，其整个被定位于第一有源区311的上方。作为变型，如果第一轨351与另一个连接轨，诸如第三轨353，之间的距离足以在不包括错位的情况下增加第一轨的宽度，则这一错位可以被抑制。
因此，将绝缘栅极接触横跨在第一绝缘区域与第一有源区之间定位的事实使得能够增加PMOS晶体管有源区的宽度，而不需要增加连接轨的尺寸，和/或形成连接轨的复杂图形。
实施例可以找到多个应用。例如，实施例可以应用于相变存储器(PCM)，实施例能与集成电路中一个或多个晶体管单元相关联。
各种实施例和变型已经被描述了。本领域技术人员将理解这些不同实施例和变型的某些特征可以被组合，并且本领域技术人员会想到其他变型。特别地，单个晶体管单元以已经被示出，其具有四个晶体管：两个PMOS晶体管和两个NMOS晶体管。作为变型，单元可以包括多于四个的晶体管或少于四个的晶体管，具有不同数目的PMOS晶体管和NMOS晶体管，和/或具有不同于附图和所描述的配置。进一步地，单个单元已经被示出了，一般已知多于两个单元被包含在电子器件中，或集成电路中。
最后，所描述的实施例和变型的实际的实现是在本领域技术人员的能力范围内，基于以上给出的功能指示。

Claims (23)

1.一种电子器件，包括：
第一晶体管的第一有源区；
第一绝缘区域，所述第一绝缘区域形成所述第一有源区的第一绝缘部；
第一绝缘栅极，所述第一绝缘栅极在所述第一有源区上方延伸，并且形成所述第一有源区的第二绝缘部；以及
第一绝缘栅极接触，被耦合到所述第一绝缘栅极，所述第一绝缘栅极接触被定位在所述第一有源区和所述第一绝缘区域二者的上方并且横跨所述第一有源区和所述第一绝缘区域二者，其中所述第一绝缘栅极接触将所述第一绝缘栅极耦合到电源轨。
2.根据权利要求1所述的器件，进一步包括：
第二绝缘栅极，所述第二绝缘栅极在所述第一有源区上方延伸并且形成所述第一有源区的第三绝缘部；以及
第二绝缘栅极接触，被耦合到所述第二绝缘栅极，所述第二绝缘栅极接触被定位在所述第一有源区和所述第一绝缘区域二者的上方，其中所述第二绝缘栅极接触将所述第二绝缘栅极耦合到所述电源轨。
3.根据权利要求2所述的器件，其中所述第二绝缘栅极基本与所述第一绝缘栅极平行。
4.根据权利要求1所述的器件，其中所述第一绝缘栅极接触相对于中间区被居中，所述中间区在所述第一绝缘区域与所述第一有源区之间。
5.根据权利要求1所述的器件，其中所述第一绝缘栅极接触包括：
第一表面区，被定位在所述第一有源区上方；以及
第二表面区，被定位在所述第一绝缘区域上方，其中所述第一表面区与所述第二表面区的比例在0.2和0.8之间。
6.根据权利要求5所述的器件，其中所述第一表面区与所述第二表面区的比例在0.35和0.65之间。
7.根据权利要求1所述的器件，其中所述第一绝缘栅极接触包括：
第一表面区，被定位在所述第一有源区上方；以及
第二表面区，被定位在所述第一绝缘区域上方，其中所述第一表面区大于所述第二表面区。
8.根据权利要求1所述的器件，进一步包括在所述第一有源区上方延伸的第一晶体管栅极，其中所述第一晶体管栅极被定位在所述第一有源区的第一源极区域与所述第一有源区的第一漏极区域之间，并且其中所述第一晶体管栅极基本平行于所述第一绝缘栅极。
9.根据权利要求8所述的器件，其中所述第一有源区对应于P沟道MOS晶体管的有源区。
10.根据权利要求9所述的器件，其中所述第一有源区的所述第一源极区域被耦合到所述电源轨。
11.根据权利要求9所述的器件，其中所述第一漏极区域被耦合到漏极连接轨。
12.根据权利要求1所述的器件，其中所述第一有源区对应于多个P沟道MOS晶体管的有源区。
13.根据权利要求12所述的器件，进一步包括：
第一晶体管栅极，所述第一晶体管栅极在所述第一有源区上方延伸，其中所述第一晶体管栅极被定位在所述第一有源区的第一源极区域与所述第一有源区的第一漏极区域之间，并且其中所述第一晶体管栅极基本平行于所述第一绝缘栅极；以及
第二晶体管栅极，所述第二晶体管栅极在所述第一有源区上方延伸，其中所述第二晶体管栅极被定位在所述第一有源区的所述第一源极区域与所述第一有源区的所述第二漏极区域之间，并且其中所述第二晶体管栅极基本平行于所述第一绝缘栅极。
14.根据权利要求13所述的器件，其中所述第一有源区的所述第一源极区域被耦合到所述电源轨。
15.根据权利要求13所述的器件，其中所述第一有源区的所述第二漏极区域被耦合到漏极连接轨。
16.根据权利要求13所述的器件，进一步包括对应于N沟道MOS晶体管的有源区的第二有源区。
17.根据权利要求16所述的器件，其中所述第一晶体管栅极在所述第二有源区上方、在所述第二有源区的第一源极区域与所述第二有源区的第一漏极区域之间延伸，其中所述第二晶体管栅极在所述第二有源区上方、在所述第二有源区的所述第一源极区域与所述第二有源区的所述第二漏极区域之间延伸，并且其中所述第二有源区的所述第一源极区域被耦合到地轨。
18.根据权利要求1所述的器件，其中所述第一绝缘区域在第一方向上沿着所述第一有源区延伸，并且其中所述第一绝缘栅极接触在所述第一方向上在所述第一有源区与所述第一绝缘区域之间横跨。
19.一种集成电路，所述集成电路包括电子器件，所述电子器件包括：
第一晶体管的第一有源区，其中所述第一有源区对应于P沟道MOS晶体管的有源区；
第一晶体管的第二有源区，其中所述第二有源区对应于N沟道MOS晶体管的有源区；
第一绝缘区域，所述第一绝缘区域形成所述第一有源区的第一绝缘部；
第一绝缘栅极，所述第一绝缘栅极在所述第一有源区上方延伸，并且形成所述第一有源区的第二绝缘部；
第一绝缘栅极接触，被耦合到所述第一绝缘栅极，所述第一绝缘栅极接触被定位在所述第一有源区和所述第一绝缘区域二者的上方、并且横跨所述第一有源区和所述第一绝缘区域二者，其中所述第一绝缘栅极接触被配置为将所述第一绝缘栅极耦合到电源轨；
第二绝缘栅极，所述第二绝缘栅极在所述第一有源区上方延伸，并且形成所述第一有源区的第三绝缘部；
第二绝缘栅极接触，被耦合到所述第二绝缘栅极，所述第二绝缘栅极接触被定位在所述第一有源区和所述第一绝缘区域二者的上方、并且横跨所述第一有源区和所述第一绝缘区域二者，其中所述第二绝缘栅极接触被配置为将所述第二绝缘栅极耦合到所述电源轨；
第一晶体管栅极，所述第一晶体管栅极包括在所述第一有源区上方延伸的第一部分和在所述第二有源区上方延伸的第二部分；
其中所述第一晶体管栅极的所述第一部分被定位在所述第一有源区的第一源极区域与所述第一有源区的第一漏极区域之间；以及
其中所述第一晶体管栅极的所述第二部分被定位在所述第二有源区的第一源极区域与所述第二有源区的第一漏极区域之间；以及
第二晶体管栅极，所述第二晶体管栅极包括在所述第一有源区上方延伸的第一部分和在所述第二有源区上方延伸的第二部分；
其中所述第二晶体管栅极的所述第一部分被定位在所述第一有源区的所述第一源极区域与所述第一有源区的第二漏极区域之间；以及
其中所述第二晶体管栅极的所述第二部分被定位在所述第二有源区的所述第一源极区域与所述第二有源区的第二漏极区域之间；以及
其中所述第二有源区的所述第一源极区域被耦合到地轨。
20.根据权利要求19所述的集成电路，其中所述第一绝缘栅极接触包括：
第一表面区，被定位在所述第一有源区上方；以及
第二表面区，被定位在所述第一绝缘区域上方，其中所述第一表面区和所述第二表面区的比例在0.2和0.8之间。
21.根据权利要求19所述的集成电路，其中所述第一绝缘栅极接触包括：
第一表面区，被定位在所述第一有源区上方；以及
第二表面区，被定位在所述第一绝缘区域上方，其中所述第一表面区大于所述第二表面区。
22.一种形成半导体器件的方法，所述方法包括：
在衬底中形成绝缘区域；
在形成相邻于所述绝缘区域的有源区；
形成在所述有源区之上的绝缘栅极；
形成被耦合到所述绝缘栅极的绝缘栅极接触，所述绝缘栅极接触被定位在所述有源区和所述绝缘区域二者的上方、并且横跨所述有源区和所述绝缘区域二者；以及
形成覆盖所述衬底的电源轨，其中所述绝缘栅极接触将所述绝缘栅极耦合到所述电源轨。
23.根据权利要求22所述的方法，进一步包括在所述有源区中形成晶体管。
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