TWI635574B - 使用佈局最佳化的開關改良 - Google Patents

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巴拉 史瓦納斯
史瑞庫瑪 高德努
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Abstract

本發明揭露一種晶片結構及製造此類晶片結構的方法，該晶片結構具有與高頻開關的裝置結構耦合的配線。形成包括第一源極/漏極區、第二源極/漏極區、及第一柵極電極的電晶體，該第一柵極電極具有順著第一方向對準的第一寬度。形成包括與該第一源極/漏極區耦合的電線的配線階。該電線具有順著與該第一方向不同的第二方向對準的長度。

Description

使用佈局最佳化的開關改良
本發明大體上是關於半導體裝置及積體電路製造，而且尤其是有關於具有與高頻開關的裝置結構耦合的配線的晶片結構及製造此類晶片結構的方法。
移動通訊裝置(例如：筆記型電腦、行動電話、平板電腦等)可利用BiCMOS電路處理被傳送至該等移動通訊裝置並由該等移動通訊裝置接收的無線高頻信號。該BiCMOS電路可包括一或多個開關，其用於將典型為射頻(RF)波段內由天線接收的高頻信號自低噪聲放大器選擇性路由(route)安排至其它晶片電路，還用於將高頻信號自功率放大器選擇性路由安排至該天線。這些高頻開關可包括藉由互補式金屬氧化物半導體(CMOS)程序來形成的場效電晶體的堆疊(stack)或排組(bank)。開關可由各種優值(figures of merit；FOM)來特徵化，諸如導通電阻(Ron)、斷開電容(Coff)、以及其乘法乘積。
後段制程(BEOL)互連結構可用於將這些高頻信號路由安排至及自開關的主動裝置。此BEOL互連結構 可包括嵌埋於介電層的堆疊中的配線，用以建立就信號界定互連網絡的金屬化階的堆疊。此BEOL互連結構可使用鑲嵌程序來製造，堆疊中的不同金屬化階個別形成。
需要具有與高頻開關耦合的配線的晶片結構及此類晶片結構的製造方法以便改善一或多個FOM。
在本發明的具體實施例中，所提供一種晶片結構及晶片結構製造方法。形成包括第一源極/漏極區、第二源極/漏極區、及第一柵極電極的電晶體，該第一柵極電極具有順著第一方向對準的第一寬度。形成包括與該第一源極/漏極區耦合的電線的配線階(level)。該電線具有順著與該第一方向不同的第二方向對準的長度。
在本發明的一具體實施例中，配線結構包括第一配線階、以及包括與該第一電線耦合的第二電線的第二配線階。該第二電線具有順著與對準該第一電線的長度所依順的方向不同的方向對準的長度。
10‧‧‧襯底
12‧‧‧開關
14‧‧‧柵極電極
16‧‧‧裝置結構
18‧‧‧裝置結構
20‧‧‧裝置結構
26‧‧‧柵極介電層
28‧‧‧源極/漏極區
30‧‧‧源極/漏極區
32‧‧‧通道區
34‧‧‧矽化物層
36‧‧‧互連結構
38‧‧‧接觸階
40‧‧‧配線階
42‧‧‧貫孔階
44‧‧‧配線階
46‧‧‧貫孔階
48‧‧‧配線階
50‧‧‧介電層
52‧‧‧接觸部
54‧‧‧接觸部
56‧‧‧電線
58‧‧‧電線
60‧‧‧介電層
62‧‧‧接觸部
64‧‧‧接觸部
66‧‧‧電線
68‧‧‧電線
70‧‧‧介電層
72‧‧‧接觸部
74‧‧‧接觸部
76‧‧‧電線
78‧‧‧電線
80‧‧‧天線
82‧‧‧放大器
D1‧‧‧方向
D2‧‧‧方向
附圖是合併於本說明書的一部分並構成該部分，繪示本發明的各項具體實施例，並且連同上述對本發明的一般性說明、及下文對具體實施例提供的詳細說明，目的是為了闡釋本發明的具體實施例。
第1圖是根據本發明的一具體實施例的晶片結構的俯視圖，以及其中為求清楚說明，將互連結構的介電層省略。
第1A圖是基本上沿著第1圖所示線條1A-1A取看的截面圖。
第1B圖是基本上沿著第1圖所示線條1B-1B取看的截面圖。
第2圖是根據本發明的一替代具體實施例的晶片結構的俯視圖，以及其中為求清楚說明，將互連結構的介電層省略。
第2A圖是基本上沿著第2圖所示線條2A-2A取看的截面圖。
第2B圖是基本上沿著第2圖所示線條2B-2B取看的截面圖。
第3圖是根據本發明的一替代具體實施例的晶片結構的俯視圖，以及其中為求清楚說明，將互連結構的介電層省略。
第3A圖是基本上沿著第3圖所示線條3A-3A取看的截面圖。
第3B圖是基本上沿著第3圖所示線條3B-3B取看的截面圖。
第4圖就第1、1A、1B圖所示根據本發明的具體實施例所製造的晶片結構，繪出斷開電容與導通電阻的乘積的圖解。
第5圖就根據現有技術所製造全部配線都與柵極電極平行定向對準的晶片結構，繪出斷開電容與導通電阻的乘積的圖解。
第6圖就第2、2A、2B圖所示根據本發明的具體實施例所製造的晶片結構，繪出斷開電容與導通電阻的乘積的圖解。
第7圖就第3、3A、3B圖所示根據本發明的具體實施例所製造的晶片結構，繪出斷開電容與導通電阻的乘積的圖解。
請參閱第1、1A、1B圖，並且根據本發明的一具體實施例，襯底10包含可用於形成積體電路的裝置的單晶半導體材料。襯底10可以是主體晶圓、其頂面處包括磊晶層的主體晶圓、或矽絕緣體晶圓的裝置層。開關12使用襯底10當作晶片的積體電路的某部分，並藉由前段制程(FEOL)處理所形成。開關12包括多個柵極電極14，其配置為平行突指(finger)，並且參與形成裝置結構，諸如基本上由參考元件符號16、18、20所指出的代表性裝置結構。
在一項具體實施例中，裝置結構16、18、20可以是場效電晶體的排組或堆疊，其串聯配線在一起，並且沿著裝置結構16、18、20所共用的柵極電極14的寬度順著方向D1配置。除了與柵極電極14其中一者相關聯，裝置結構16、18、20的各者還包括其它組件，諸如襯底10在柵極電極14側翼並與其相鄰的半導體材料中形成的重度摻雜源極/漏極擴散或區域28、30。在一具體實施例中，源極/漏極區28可充當漏極，而源極/漏極區30充當源極，或反過來指定也可適用。
柵極電極14是柵極堆疊的組件，該組件也包括安置於柵極電極14與襯底10的頂面之間的柵極介電層26。柵極電極14相對於襯底10的平面具有厚度或高度，還在正交於此高度的平面中具有長度及寬度。柵極電極14的寬度(即長軸)順著方向D1對準，而柵極電極14的長度(即短軸)順著方向D2對準。柵極長度代表從源極/漏極區28至源極/漏極區30的距離。不同裝置結構16、18、20在其共用柵極電極14的一側上的源極/漏極區28順著與共用柵極電極14的寬度平行的方向D1對準。不同裝置結構16、18、20在其共用柵極電極14的對立側的源極/漏極區30亦順著與共用柵極電極14的寬度平行的方向D1對準。
在襯底10的半導體材料中，位於各柵極電極14下方的位置處界定通道區32。通道區32位於與特定柵極電極14相關的源極/漏極區28與源極/漏極區30之間。可摻雜構成源極/漏極區28、30的襯底10的半導體材料，以與構成通道區32的半導體材料具有相反的導電性類型。
可藉由沉積層堆疊、以及用光刻與蝕刻來圖案化此層堆疊，以提供柵極電極14的平行突指，來形成柵極電極14及柵極介電層26。柵極電極14由導體所組成，諸如金屬、摻雜多晶矽、金屬矽化物、或這些與其它傳導材料的分層組合。柵極介電層26由介電質或絕緣材料所組成，包括例如：二氧化矽(SiO2)、諸如氧化鉿(HfO2)的高k介電質、或這些與其它介電材料的分層組合。源極/漏極區 28、30可藉由將合適的摻質佈植或擴散到襯底10的半導體材料內，按照自對準方式來形成，此摻質就n型導電性例如為像是砷(As)或磷(P)的第五族摻質，就p型導電性例如為像是硼(B)的第三族摻質。
裝置結構16、18、20可包括諸如光暈區、輕度摻雜漏極(LDD)延展部等其它組件。非導電性間隔物(圖未示)可在柵極電極14的垂直側壁上形成。可在襯底10中形成就裝置結構16、18、20供應電隔離的淺溝槽隔離區(圖未示)。
柵極電極14及源極/漏極區28、30與互連結構中含有的金屬特徵耦合，此互連結構基本上是以參考元件符號36來表示，其藉由中段(MOL)及後段制程(BEOL)處理來製造。在中段處理期間，矽化物層34於源極/漏極區28、30的頂面上形成，並且藉由柵極電極側壁上的非導電性間隔物而與柵極電極14分開。互連結構36包括分佈於接觸階38、多個貫孔階42、46、以及多個配線階40、44、48中的多金屬化階。
接觸階38及配線階40於一或多個介電層50中形成。接觸階38包括穿過一或多個介電層50延展至源極/漏極區28上的矽化物層34的多個接觸部(contact)52、以及穿過一或多個介電層50延展至源極/漏極區30上的矽化物層34的多個接觸部54。配線階40包括藉由接觸部52而與源極/漏極區28耦合的電線56、以及藉由接觸部54而與源極/漏極區30耦合的電線58。電線56、58相對於襯 底10的平面具有厚度或高度，還在正交於此高度的平面中具有長度及寬度。電線56、58的長度在尺寸單元方面顯著大於其相應寬度，並且順著方向D2對準。電線56、58順著方向D1彼此交替，並且以一給定間距順著方向D1具有相隔關係，此給定間距的選擇是為了允許電線56接觸源極/漏極區28，並允許電線58接觸源極/漏極區30。舉例而言，交替的圖案及間距允許電線56其中一者藉由接觸部52而與裝置結構16、18、20的相應源極/漏極區28耦合(第1A圖)，並且允許電線58其中一者藉由接觸部54而與裝置結構16、18、20的相應源極/漏極區30耦合(第1B圖)。
配線階40中的電線56、58彼此相對平行順著方向D2對準，但未相對於柵極電極14的寬度(即相對於方向D1)平行對準。反而，配線階40中電線56、58的長度相對於柵極電極14的寬度非平行對準。在代表性具體實施例中，配線階40中電線56、58的長度橫切於或垂直於柵極電極14順著方向D1延展的寬度對準。在配線佈局中，此對準的差異在穿過及跨佈柵極電極14的正交或橫向路徑中路由安排電線56、58。
貫孔階42及配線階44於一或多個介電層60中形成。貫孔階42包括穿過一或多個介電層60延展至電線56的多個接觸部62、以及穿過一或多個介電層60延展至電線58的多個接觸部64。配線階40包括藉由接觸部62而與電線56耦合的電線66、以及藉由接觸部64而與電線58耦合的電線68。配線階40位於配線階44與裝置結構 16、18、20之間，電線66與電線56堆疊，而電線68與電線58堆疊。電線66、68相對於襯底10的平面具有厚度或高度，還在正交於此高度的平面中具有長度及寬度。電線66、68的長度在尺寸單元方面顯著大於其相應寬度，並且順著方向D2對準。
配線階44中的電線66、68順著方向D2彼此平行對準且與配線階40中的電線56、58平行對準，但未相對於柵極電極14的寬度(即相對於方向D1)平行對準。反而，配線階44中電線66、68的長度相對於柵極電極14順著方向D1延展的寬度非平行對準。在代表性具體實施例中，配線階44中電線66、68的長度橫切於或垂直於柵極電極14的寬度對準。在配線佈局中，此對準的差異在穿過及跨佈柵極電極14的正交或橫向路徑中路由安排電線66、68。
貫孔階46及配線階48於一或多個介電層70中形成。貫孔階46包括穿過一或多個介電層70延展至電線66的多個接觸部72、以及穿過一或多個介電層70延展至電線68的多個接觸部74。配線階48包括藉由接觸部72而與電線66耦合的電線76、以及藉由接觸部74而與電線68耦合的電線78。配線階44位於配線階48與配線階40之間。配線階48中的電線76、78彼此且相對於柵極電極14平行對準。特別的是，電線76、78相對於襯底10的平面具有厚度或高度，還在正交於此高度的平面中具有長度及寬度。此等長度顯著大於電線76、78的相應寬度，順著 與柵極電極14順著方向D1延展的寬度平行的方向D1對準，並且相對於電線56、58的長度及電線66、68的長度垂直對準，各該電線順著方向D2延展。
在一具體實施例中，電線76、78可包括於互連結構36的最頂端的配線階中，此互連結構在外部用於與襯底10上的晶片電路建立外部連接。電線76可包含將開關12與天線80耦合的埠口(port)，此天線例如為用於移動電子產品的天線。電線78可包含將開關12與放大器82耦合的另一埠口，此放大器例如為當作襯底10上的電路而形成的低噪聲放大器或功率放大器。
互連結構36的層階38、40、42、44、46、48可例如藉由鑲嵌程序的沉積、研磨、光刻、以及蝕刻技巧特性來形成。在一代表性具體實施例中，對於各該層階38、40、42、44、46、48，可沉積一或多個介電層，並且可使用光刻與蝕刻於其中界定貫孔開口及/或溝槽的圖案。尤其是，可在光遮罩的特徵中選擇用於在配線階40、44、48中形成電線的溝槽的對準，此光遮罩是在光刻期間用於形成光阻遮罩。所產生的貫孔開口及/或溝槽可與襯墊(例如：雙層鉭與鉭氮化物)排齊，並且填充有用以界定接觸部及電線的導體。在後者方面，可沉積一層厚導體，其過量填充貫孔及/或溝槽。此導體層例如用化學機械研磨(CMP)來平坦化，以將導體從一或多個介電層移除而維持傳導特徵的嵌埋狀態。
接觸部52、54可由諸如鎢(W)的導體所構 成。電線58、58、66、68、76、78及接觸部62、64、72、74可由諸如銅(Cu)、鋁(Al)、銅鋁合金(AlCu)、或另一金屬的導體所構成，並且可藉由諸如鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、及/或氮化鈦(TiN)的耐火金屬來包覆。這些類型的金屬可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或像是電鍍或無電式鍍覆的電化學程序來沉積。介電層50、60、70可由諸如硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、氮化矽、氫化的碳氧化矽(SiCOH)、或二氧化矽等的電絕緣介電材料所構成，並且可藉由化學氣相沉積來沉積。
使用時，可供電給開關12的柵極電極14以接通開關12的裝置結構16、18、20。為達此目的，開關12在構成的裝置結構16、18、20的柵極電極14接收電氣輸入以“接通(on)”或“斷開(off)”。舉例而言，作為對柵極電極14的電氣輸入而施加的正電壓可將開關12的裝置結構16、18、20接通，而作為對柵極電極14的電氣輸入而施加的負電壓可將開關12的裝置結構16、18、20斷開。可經由電線76在開關12接收電流(例如：來自天線藉由低噪聲放大器所放大的信號，或自功率放大器轉移至天線的信號)。此電流將會穿過電線66及接觸部72、62流動至電線56，並且自電線56穿過接觸部52流動至源極/漏極區28及其上的矽化物層34，接著穿過柵極電極14下方的通道區32流動至源極/漏極區30及其上的矽化物層34，然後流動至接觸部54，再流動至電線58。此電流穿過 接觸部64、74及電線68流動至電線78，接著在行經串列耦合的裝置結構16、18、20的全部後離開開關12。
包括開關12的裝置結構16、18、20及互連結構36的晶片結構提供某些技術改良。順著與柵極電極14的方向不同的方向對準電線56、58會使諸相鄰對的電線56、58間的配線佈局增大間距。類似的是，順著與柵極電極14的方向不同的方向對準電線66、68會使相鄰電線56、58間的配線佈局增大間距。增大電線56、58的間距、及增大互連結構36的配線佈局中電線66、68的間距可有效降低配線電容對總電容的貢獻度，此與以全都平行並且彼此鄰近具有更高層階的不同配線階中的電線為特徵的習知設計相對照。增大電線56、58的間距、及增大互連結構36的配線佈局中電線66、68的間距亦可促進配線佈局中電線56、58及電線66、68增大寬度的能力，這可有效降低電阻。
根據本發明的具體實施例，配線階40、44、48其中至少一者未順著與柵極電極14的方向平行的方向取向或配置。反而，配線階40、44、48其中至少一者順著與柵極電極14的方向非平行(例如：橫切或垂直)的方向對準。在替代具體實施例中，可在配線佈局中配置配線階40、44、48，使得配線階40、44、48的不同組合未平行於柵極電極14配置。在一具體實施例中，配線階40中與裝置結構16、18、20的平面最接近的電線56、58相對於方向D1可一直非平行，不受上配線階44、48中離裝置結構 16、18、20的平面較遠的電線66、68、76、78所影響。
請參閱第2、2A、2B圖，其中相似的參考元件符號是指第1、1A、1B圖中相似的特徵，而且根據本發明的一替代具體實施例，可修改配線佈局中配線階40、44、48的配置，使得配線階40的電線56、58的長度順著方向D2對準，並且未與對準柵極電極14的寬度所依順的方向D1平行對準。在本具體實施例中，配線階44中電線66、68的長度、及配線階48中電線76、78的長度相對於柵極電極14的寬度平行對準。結果是，電線56、58未與電線66、68堆疊，也未與電線76、78堆疊。可調整層階38、42、46中接觸部的位置以符合配線階40、44、48的重新配置。在配線佈局中，此對準的差異在穿過及跨佈柵極電極14的正交或橫向路徑中路由安排配線階40中的電線56、58。
請參閱第3、3A、3B圖，其中相似的參考元件符號是指第2、2A、2B圖中相似的特徵，而且根據本發明的一替代具體實施例，可修改配線佈局中配線階40、44、48的配置，使得配線階40的電線56、58、配線階44的電線66、68、及配線階48的電線76、78的相應長度全都順著方向D2對準。因此，不同配線階40、44、48中的電線56、58、66、68、76、78未相對於柵極電極14順著方向D1延展的寬度平行對準。可調整層階38、42、46中接觸部的位置以符合配線階40、44、48的重新配置。在配線佈局中，此對準的差異在穿過及跨佈柵極電極14的正交 或橫向路徑中路由安排配線階40中的電線56、58、配線階44的電線66、68、及配線階48的電線76、78。
在設計示意圖中，開關12的“接通”狀態可表示為電阻器，而開關12的“斷開”狀態可表示為電容器。開關12的導通電阻(Ron)包括來自互連結構的配線的貢獻度。降低Ron容許更多信號在開關12接通時自一個埠口行進至另一埠口。場效電晶體的斷開電容(Coff)可與開關12的諸埠口間的隔離相關聯。降低Coff將會使更多信號在開關12斷開時停止自一個埠口行進至另一者，並且將會增強隔離。Coff包括來自互連電容的貢獻度。根據本發明的具體實施例，修改配線階40、44、48其中至少一者中配線的對準，允許工程處理及操縱開關12的Ron及Coff的值以改善優值(FOM)，諸如Ron與Coff的乘積(即Ron*Coff)，用於將RF開關的效能分級。
請參閱第4圖，根據第1、1A、1B圖所示本發明的具體實施例，就與配線佈局耦合的不同裝置幾何形態的開關，展示繪出斷開電容與導通電阻的乘積的圖解。開關包括各具有29個柵極電極突指的一或多個電晶體，此等柵極電極突指為36μm的寬度，以及導致柵極長度為0.32μm、0.30μm及0.28μm的一連串不同寬度。對各組柵極電極參數及堆疊，形成與1、2及4個堆疊耦合的互連結構，其中堆疊的數目表示串聯耦合的電晶體的數目。斷開電容及導通電阻提取自使用網絡分析儀施作的S參數測量。測量Ron與Coff期間的操作頻率為1GHz。
基本上，觀測到Ron*Coff的值在第4圖中隨著柵極長度縮減而降低。可就具有相同裝置幾何形態且互連結構中的電線全都與柵極電極突指平行定向對準的裝置結構，將第4圖所示Ron*Coff的值與第5圖所示Ron*Coff的值作比較。對於柵極長度的所有值及堆疊的數目，根據本發明的具體實施例所製造的裝置結構的Ron*Coff的值(第4圖)小於現有技術的裝置結構的Ron*Coff的值(第5圖)。Ron*Coff的改善主要源自於降低配線佈局中非平行配線階中的電線對總電容的貢獻度，經觀測，此大部分與裝置幾何形態無關。
請參閱第6圖，根據第2、2A、2B圖所示本發明的具體實施例，就與配線佈局耦合的不同裝置幾何形態的開關，展示繪出斷開電容與導通電阻的乘積的圖解。開關包括各具有29個柵極電極突指的一或多個電晶體，此等柵極電極突指為36μm的寬度，以及導致柵極長度為0.32μm、0.30μm及0.28μm的一連串不同寬度。對各組柵極電極參數及堆疊，形成與1、2及4個堆疊耦合的互連結構，其中堆疊的數目表示串聯耦合的電晶體的數目。斷開電容及導通電阻提取自使用網絡分析儀施作的S參數測量。測量Ron與Coff期間的操作頻率為1GHz。
基本上，觀測到Ron*Coff的值在第6圖中隨著柵極長度縮減而降低。可將第6圖所示Ron*Coff的值與第5圖所示現有技術的裝置結構的Ron*Coff的值作比較。對於柵極長度的所有值及堆疊的數目，根據本發明的具體 實施例所製造的裝置結構的Ron*Coff的值(第6圖)小於現有技術的裝置結構的Ron*Coff的值(第5圖)。Ron*Coff的改善主要源自於降低配線佈局中非平行配線階中的電線對總電容的貢獻度，經觀測，此大部分與裝置幾何形態無關。
請參閱第7圖，根據第3、3A、3B圖所示本發明的具體實施例，就與配線佈局耦合的不同裝置幾何形態的開關，展示繪出斷開電容與導通電阻的乘積的圖解。開關包括各具有29個柵極電極突指的一或多個電晶體，此等柵極電極突指為36μm的寬度，以及導致柵極長度為0.32μm、0.30μm及0.28μm的一連串不同寬度。對各組柵極電極參數及堆疊，形成與1、2及4個堆疊耦合的互連結構，其中堆疊的數目表示串聯耦合的電晶體的數目。斷開電容及導通電阻提取自使用網絡分析儀施作的S參數測量。測量Ron與Coff期間的操作頻率為1GHz。
基本上，觀測到Ron*Coff的值在第7圖中隨著柵極長度縮減而降低。可將第7圖所示Ron*Coff的值與第5圖所示現有技術的裝置結構的Ron*Coff的值作比較。對於柵極長度的所有值及堆疊的數目，根據本發明的具體實施例所製造的裝置結構的Ron*Coff的值(第7圖)小於現有技術的裝置結構的Ron*Coff的值(第5圖)。Ron*Coff的改善主要源自於降低配線佈局中非平行配線階中的電線對總電容的貢獻度，經觀測，此大部分與裝置幾何形態無關。
本方法如以上所述，是用於製造積體電路晶片。產生的積體電路晶片可由製造商以空白晶圓形式(例如：作為具有多個未封裝晶片的單一晶圓)、當作裸晶粒、或以封裝形式來配送。在後例中，晶片嵌裝於單晶片封裝(例如：塑膠載體，有導線黏貼至主機板或其它更高層階載體)中、或多晶片封裝(例如：具有表面互連或埋置型互連任一者或兩者的陶瓷載體)中。無論如何，晶片可與其它晶片、離散電路元件、及/或其它信號處理裝置整合，作為中間產品或或最終產品的部分。
本文中對“垂直”、“水平”等用語的參照屬於舉例，並非限制，用來建立參考架構。“水平”一詞於本文中使用時，定義為與半導體襯底的習知平面平行的平面，與其實際三維空間方位無關。“垂直”與“正交”等詞是指垂直於水平的方向，如剛才的定義。“橫向”一詞是指水平平面內的維度。諸如“上面”及“下面”等詞用於指出元件或結構彼此的相對位置，與相對高度截然不同。
一特徵可連至或與另一元件進行“連接”或“耦合”，其可直接連接或耦合至其它元件，或取而代之，可存在一或多個中介元件。如無中介元件，一特徵可“直接連接”或“直接耦合”至另一元件。如有至少一個中介元件，一特徵可“間接連接”或“間接耦合”至另一元件。
本發明的各項具體實施例的描述已為了說明目的而介紹，但用意不在於窮舉或受限於所揭示的具體實 施例。許多修改及變例對於所屬技術領域中具有通常知識者將會顯而易知，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例的原理、對市場出現的技術所作的實務應用或技術改良、或讓本領域技術人員能夠理解本文中所揭示的具體實施例而選擇。

Claims (16)

  1. 一種晶片結構，其包含：第一電晶體，其包括第一源極/漏極區、第二源極/漏極區、及柵極電極，該柵極電極具有順著第一方向對準的長軸和順著垂直於該第一方向的第二方向對準的短軸；第二電晶體，其包括第一源極/漏極區、第二源極/漏極區、及柵極電極，該柵極電極具有順著該第一方向對準的長軸和順著該第二方向對準的短軸；第一接觸階，其包括與該第一電晶體的該第一源極/漏極區直接和實體連接的第一接觸部及與該第二電晶體的該第一源極/漏極區直接和實體連接的第二接觸部；以及第一配線階，其包括與該第一接觸部直接和實體連接及與該第二接觸部直接和實體連接的第一電線，該第一電線具有順著該第二方向對準的寬度和長度，使得該第一電線穿過該第一電晶體的該柵極電極的該長軸和該第二電晶體的該柵極電極的該長軸。
  2. 如申請專利範圍第1項所述的晶片結構，其中，該第一配線階包括與該第二源極/漏極區耦合的第二電線，該第二電線具有順著該第二方向對準的長度，並且該第二電線與該第一電線具有相隔關係。
  3. 如申請專利範圍第1項所述的晶片結構，其復包含：第二配線階，其包括與該第一電線耦合的第二電 線，該第二電線具有順著該第二方向對準的長度。
  4. 如申請專利範圍第3項所述的晶片結構，其復包含：第三配線階，其包括與該第二電線耦合的第三電線，該第三電線具有順著該第一方向對準的長度，該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  5. 如申請專利範圍第3項所述的晶片結構，其復包含：第三配線階，其包括與該第二電線耦合的第三電線，該第三電線具有順著該第二方向對準的長度，以及該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  6. 如申請專利範圍第1項所述的晶片結構，其復包含：第二配線階，其包括與該第一電線耦合的第二電線，該第二電線具有順著該第一方向對準的長度。
  7. 如申請專利範圍第6項所述的晶片結構，其復包含：第三配線階，其包括與該第二電線耦合的第三電線，該第三電線具有順著該第一方向對準的長度，並且該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  8. 如申請專利範圍第1項所述的晶片結構，其復包含：天線；以及放大器，其藉由該電晶體及該第一配線階而與該天線耦合。
  9. 一種製造晶片結構的方法，該方法包含： 形成包括第一源極/漏極區、第二源極/漏極區、及柵極電極的電晶體，該柵極電極具有順著第一方向對準的長軸和順著垂直於該第一方向的第二方向對準的短軸；形成包括第一源極/漏極區、第二源極/漏極區、及柵極電極的第二電晶體，該柵極電極具有順著該第一方向對準的長軸和順著該第二方向對準的短軸；形成第一接觸階，其包括與該第一電晶體的該第一源極/漏極區直接和實體連接的第一接觸部及與該第二電晶體的該第一源極/漏極區直接和實體連接的第二接觸部；以及形成第一配線階，其包括與該第一接觸部直接和實體連接及與該第二接觸部直接和實體連接的第一電線，其中，該第一電線具有順著該第二方向對準的長度和寬度，使得該第一電線穿過該第一電晶體的該柵極電極的該長軸和該第二電晶體的該柵極電極的該長軸。
  10. 如申請專利範圍第9項所述的方法，其中，該第一配線階包括與該第二源極/漏極區耦合的第二電線，該第二電線具有順著該第二方向對準的長度，並且該第二電線與該第一電線具有相隔關係。
  11. 如申請專利範圍第9項所述的方法，其復包含：形成包括與該第一電線耦合的第二電線的第二配線階，其中，該第二電線具有順著該第二方向對準的長 度。
  12. 如申請專利範圍第11項所述的方法，其復包含：形成包括與該第二電線耦合的第三電線的第三配線階，其中，該第三電線具有順著該第一方向對準的長度，並且該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  13. 如申請專利範圍第11項所述的方法，其復包含：形成包括與該第二電線耦合的第三電線的第三配線階，其中，該第三電線具有順著該第二方向對準的長度，並且該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  14. 如申請專利範圍第9項所述的方法，其復包含：形成包括與該第一電線耦合的第二電線的第二配線階，其中，該第二電線具有順著該第一方向對準的長度。
  15. 如申請專利範圍第14項所述的方法，其復包含：形成包括與該第二電線耦合的第三電線的第三配線階，其中，該第三電線具有順著該第一方向對準的長度，並且該第三配線階藉由該第一配線階及該第二配線階而與該第一源極/漏極區分開。
  16. 如申請專利範圍第9項所述的方法，其中，該電晶體及該第一配線階耦合放大器及天線。
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