KR20160136579A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은 게이트 전극과, 게이트 전극의 양측에 소오스/드레인을 형성하고, 게이트 전극 및 소오스/드레인을 덮는 층간 절연막을 형성하고, 층간 절연막 내에, 소오스/드레인을 노출시키는 컨택홀을 형성하고, 컨택홀의 바닥면에, 실리사이드층을 형성하고, 컨택홀의 측벽 및 상기 실리사이드층 상에, 스페이서를 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법 {Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 고집적화가 요구되면서 반도체 장치의 디자인 룰(design rule)이 급격하게 감소되고 있으며, 이에 따라 저전력 및 고속화를 요구하는 반도체 장치들이 사용되고 있다. 반도체 장치의 선폭이 미세화됨에 따라 생기는 저항 증가 문제를 해결하기 위해, 실리사이드(silicide)를 게이트와 소오스 또는 드레인과 같은 콘택이 형성되는 영역에 형성하여 면저항과 접촉저항을 낮춰주는 방법이 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 소오스/드레인 영역의 면저항 또는 접촉 저항을 감소시키는 실리사이드를 형성할 수 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 컨택 내에 스페이서를 형성하여 게이트 전국과 컨택 사이의 쇼트를 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 게이트 전극과, 상기 게이트 전극의 양측에 소오스/드레인을 형성하고, 상기 게이트 전극 및 상기 소오스/드레인을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에, 상기 소오스/드레인을 노출시키는 컨택홀을 형성하고, 상기 컨택홀의 바닥면에, 실리사이드층을 형성하고, 상기 컨택홀의 측벽 및 상기 실리사이드층 상에, 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서에 의해, 상기 실리사이드층의 적어도 일부는 노출될 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서의 하단면은 상기 실리사이드층의 상면과 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는 상기 실리사이드층의 상면으로부터 상기 컨택홀의 측벽을 따라 상기 컨택홀의 상단 영역으로 연장될 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서가 이격된 폭은 상기 실리사이드 상면의 폭보다 좁을 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서의 하단부는 상기 실리사이드층과 전체적으로 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서를 형성하는 것은, 상기 실리사이드층의 상면과 상기 컨택홀 내의 측벽을 컨포말하게 덮는 스페이서 절연막을 형성하고, 상기 실리사이드층의 상면 상에 형성된 상기 스페이서 절연막의 일부를 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 실리사이드층을 형성하는 것은, 상기 컨택홀의 바닥면과 상기 컨택홀의 측벽을 컨포말하게 덮는 금속층을 형성하고, 상기 컨택홀의 측벽을 덮는 상기 금속층을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 실리사이드층의 측면의 적어도 일부는 상기 층간 절연막의 측벽과 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서 상에, 상기 컨택홀을 채우는 컨택을 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 서로 간에 인접하는 제1 게이트 전극 및 제2 게이트 전극과, 상기 제1 게이트 전극과 상기 제2 게이트 사이에 소오스/드레인을 형성하고, 상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽 상에, 상기 소오스/드레인을 노출시키는 컨택홀을 정의하는 제1 스페이서를 각각 형성하고, 상기 컨택홀의 바닥면에, 실리사이드층을 형성하고, 상기 컨택홀의 측벽 및 상기 실리사이드층 상에, 제2 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서에 의해, 상기 실리사이드층의 적어도 일부는 노출될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서의 하단면은 상기 실리사이드층의 상면과 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서가 이격된 폭은 상기 실리사이드 상면의 폭보다 좁을 수 있다.
본 발명의 몇몇 실시예에서, 상기 실리사이드층의 측면의 적어도 일부는 상기 제1 스페이서의 측벽과 접촉할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 13 및 도 14은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 16은 도 15의 A-A를 절단한 단면도이다.
도 17은 도 15의 B-B를 절단한 단면도이다.
도 18 내지 20은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 및 이에 대한 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(100), 제1 게이트 전극(TR1), 제2 게이트 전극(TR2), 층간 절연막(185), 컨택 메탈 패턴(150), 컨택 배리어 막(151), 실리사이드층(170)및 스페이서(160)를 포함한다. 또한, 컨택 메탈 패턴(150)과 컨택 배리어막(151)은 컨택(150, 151)을 형성할 수 있다. 한편, 본 발명의 몇몇 실시예들에서, 층간 절연막(185)는 제1 스페이서로, 스페이서(160)은 제2 스페이서로 설명될 수 있다.
기판(100)은, 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator) 일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또한, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
기판(100)은 소오스/드레인(105)을 포함할 수 있다. 구체적으로, 소오스/드레인(105)은 인접하는 제1 및 제2 게이트 전극(TR1, TR2) 사이의 기판(100) 내에 형성될 수 있다. 소오스/드레인(105)은 도면에는 명확히 도시하지는 않았으나, 액티브층 내에 형성될 수 있다. 소오스/드레인(105)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스/드레인(105)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 도면으로 도시하지는 않았으나, 소오스/드레인(105)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)은 기판(100) 상에, 서로 이격되어 형성될 수 있다. 여기에서는, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)은 실질적으로 동일한 구성을 포함할 수 있다.
제1 게이트 전극(TR1)은, 제1 게이트 스페이서(116), 제1 절연막 패턴(120), 제1 게이트 전극 패턴(130), 제1 캡핑 패턴(140)을 포함할 수 있다.
제1 게이트 스페이서(116)는, 예를 들어, 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(116)는, 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 제1 게이트 스페이서(116)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수도 있다.
또한, 제1 게이트 스페이서(116)는 일 측면을 I자형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제1 게이트 스페이서(116)의 형상은 이와 다를 수 있다. 예를 들어, 제1 게이트 스페이서(116)의 형상은, 도시된 것과 달리, 곡면형 또는 L자형으로 형성될 수도 있다.
제1 절연막 패턴(120)은 제1 인터페이스막(122)과 제1 게이트 절연막(123)을 포함할 수 있다.
제1 인터페이스막(122)은 기판(100)과 제1 게이트 절연막(123) 사이의 불량 계면을 방지하는 역할을 할 수 있다.
제1 인터페이스막(122)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 제1 인터페이스막(122)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
제1 인터페이스막(122)은, 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
제1 게이트 절연막(123)은 제1 인터페이스막(122) 상에 형성될 수 있다. 다만, 제1 인터페이스막(122)이 존재하지 않는 경우에, 제1 게이트 절연막(123)은 기판(100) 상에 형성될 수 있다.
제1 게이트 절연막(123)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 제1 게이트 절연막(123)은, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 게이트 절연막(123)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(123)이 HfO2인 경우에, 제1 게이트 절연막(123)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 제1 게이트 절연막(123)은 제1 게이트 스페이서(116)의 측벽을 따라 상부로 연장될 수 있다.
제1 게이트 전극 패턴(130)은 제1 일함수 조절막(132)과 제1 게이트 메탈(137)을 포함할 수 있다.
제1 일함수 조절막(132)은 제1 게이트 절연막(123) 상에 형성될 수 있다. 제1 일함수 조절막(132)은 제1 게이트 절연막(123)과 접촉되어 형성될 수 있다. 제1 일함수 조절막(132)은 일함수 조절을 위해 이용된다.
제1 일함수 조절막(132)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 제1 일함수 조절막(132)은 반도체 장치(1)의 타입에 따라 다른 물질을 포함할 수 있다. 예를 들어, p형 일함수 조절막은, 예를 들어, TiN, WN, TaN, Ru 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 그리고, n형 일함수 조절막은, 예를 들어, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, p형 일함수 조절막은, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 제1 일함수 조절막(132)도 제1 게이트 스페이서(116)의 측벽을 따라 상부로 연장될 수 있다.
제1 게이트 메탈(137)은 제1 일함수 조절막(132) 상에 형성될 수 있다. 제1 게이트 메탈(137)은, 도시된 것과 같이, 제1 일함수 조절막(132)과 접촉하여 형성될 수 있다. 즉, 제1 게이트 메탈(137)은 제1 일함수 조절막(132)에 의해 생성된 공간을 채우도록 형성될 수 있다. 제1 게이트 메탈(137)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 캡핑 패턴(140)은 제1 게이트 메탈(137) 상에 형성될 수 있다. 제1 캡핑 패턴(140)은, 도시된 것과 같이 제1 게이트 메탈(137)과 접촉하여 형성될 수 있다. 제1 캡핑 패턴(140)은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 제1 및 제2 게이트 전극(TR1, TR2)은 게이트 라스트(Gate Last) 공정에 의하여 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 게이트 전극(TR1, TR2)은 게이트 퍼스트(gate first) 공정에 의하여 형성될 수 있다.
층간 절연막(185)은, 기판(100) 상에 형성되고, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)을 감싸도록 형성될 수 있다. 층간 절연막(185)은, 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(185)은 예를 들어, TEOS (tetraethylortho silicate)로 형성할 수 있다.
실리사이드층(170)은 소오소/드레인(105) 상에 형성될 수 있다. 실리사이드층(170)은 NiPtSi, NiSi, CoSi, TiSi 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실리사이드층(170)과 제1 및 제2 게이트 전극(TR1, TR2)는 제1 게이트 스페이서(116) 및 층간 절연막(185)에 의해 절연될 수 있다.
실리사이드층(170)은 후술할 컨택 배리어 막(151) 및 컨택 메탈 패턴(150)이 형성되기 전에, 외부로 노출된 소오스/드레인(105) 상에 실리사이드 공정을 이용하여 형성될 수 있다.
본 실시예에 있어서, 실리사이드층(170)의 상단 영역의 폭이 하단 영역의 폭보다 넓은 것으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 실리사이드층(170)은 공정 조건에 따라 다양한 형상을 가질 수 있다. 또한, 본 실시예에 있어서, 실리사이드층(170)의 하단 영역의 돌출부가 소오스/드레인(105)이 포함하는 오목부와 맞물려 있는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
컨택 배리어 막(151)은, 기판(100)의 액티브 영역 상에, 층간 절연막(185)의 일부를 식각하여 형성된 컨택 홀의 측벽 및 바닥면을 덮도록 형성될 수 있다. 컨택 배리어 막(151)은, 예를 들어, Ti 또는 TiN을 포함할 수 있으며, 이들의 적층막일 수 있다. 컨택 배리어 막(151)은, ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 공정을 이용하여 형성될 수 있다.
컨택 메탈 패턴(150)은 컨택 배리어 막(151) 상에 형성될 수 있다. 컨택 메탈 패턴(150)은 메탈 물질을 포함할 수 있다. 예를 들어, 컨택 메탈 패턴(150)은 텅스텐(W), 알루미늄(Al), 코발트(Co) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 컨택 메탈 패턴(150)은 상부 반도체 패턴과 하부 반도체 패턴을 전기적으로 연결하는 도전성 패턴일 수 있다.
스페이서(160)는 층간 절연막(185)의 일부를 식각하여 형성된 컨택홀(T) 내의 측벽의 일부에 접촉하여 형성될 수 있다. 컨택홀(T)는, 층간 절연막(185) 내에, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이의 기판(100)이 포함하는 소오스/드레인(105)을 노출시키도록 형성될 수 있다. 즉, 컨택홀(T)의 바닥면은 소오소/드레인(105)일 수 있다. 스페이서(160)는 제1 게이트 전극(TR1) 및 제2 게이트 전극(TR2)과 이격되어 형성될 수 있다.
즉, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이의 층간 절연막(185)의 일부를 제거하면서, 컨택홀(T)과 제1 게이트 전극(TR1) 사이, 컨택홀(T)와 제2 게이트 전극(TR2) 사이에는 층간 절연막(185)의 일부가 남겨질 수 있으며, 이에 따라, 컨택홀(T) 내에 형성된 스페이서(160)와 제1 게이트 전극(TR1) 및 제2 게이트 전극(TR2)은 서로 이격되어 형성될 수 있다.
본 발명에 따르면, 스페이서(160)은 실리사이드층(170)의 상면에서부터 컨택홀(T) 내의 측벽을 따라 상부로 연장될 수 있다. 비록, 스페이서(160)가 층간 절연막(185)의 상면까지 연장되는 것으로 도시되었지만, 이에 본 발명의 기술적 사상이 제한되는 것은 아니다.
다만, 스페이서(160)가 컨택홀(T) 내의 측벽을 따라 상부로 연장되는 것은, 제1 게이트 전극(TR1)의 높이와 제2 게이트 전극(TR2)의 높이보다 높도록 연장될 수 있다.
본 발명에서, 스페이서(160)는 제1 및 제2 게이트 전극(TR1, TR2)과 컨택 메탈 패턴(150) 사이의 쇼트를 방지하는 역할을 하기 때문에, 컨택 메탈 패턴(150)과 제1 및 제2 게이트 전극(TR1, TR2)이 접촉하는 것을 방지하기 위해, 스페이서(160)는 제1 및 제2 게이트 전극(TR1, TR2)의 높이보다 높도록 상부로 연장될 수 있다.
스페이서(160)의 상단부는 기울기를 가질 수 있고, 스페이서(160)의 하단부는 마주보는 스페이서와 서로 평행할 수 있다. 이는 컨택홀(T)의 형성 시에, 확장(enlarge) 공정을 수행하기 때문이다. 상세한 내용은 후술한다.
그리고, 스페이서(160)의 하단면은 실리사이드층(170)과 접촉하도록 형성될 수 있다. 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이의 기판(100)을 노출시키도록 층간 절연막(185)의 일부를 제거한 후, 기판(100) 상에 실리사이드층(170)을 스페이서(160)보다 먼저 형성하기 때문에, 스페이서(160)의 형성 과정에서 스페이서(160)의 하면은 실리사이드층(170)의 상면에 접촉하도록 스페이서(160) 물질이 컨택홀(T) 내에 컨포말하게 형성될 수 있다. 스페이서(160) 물질의 일부(즉, 스페이서(160) 물질의 바닥면)를 제거하여 스페이서(160)를 완성하기 때문에, 스페이서(160)의 하단면은 실리사이드층(170)의 상면과 접촉할 수 있다.
스페이서(160)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 스페이서(160)는, 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 또한, 스페이서(160)는, 층간 절연막(185)에 포함된 물질과 서로 다른 물질로 이루어질 수 있다.
컨택 배리어 막(151)과 컨택 메탈 패턴(150)은 컨택홀(T) 내의 측벽 상에 형성된 스페이서(160) 내부에 형성되기 때문에, 컨택 배리어 막(151)과 컨택 메탈 패턴(150)은 제1 게이트 전극(TR1) 및 제2 게이트 전극(TR2)과 이격되어 형성될 수 있다. 또한, 스페이서(160) 상에 컨택 배리어 막(151)을 증착하고, 컨택 메탈 패턴(150)을 채우기 때문에, 스페이서(160)는 컨택 배리어 막(151)과 직접 접촉하여 형성될 수 있다.
본 발명에 있어서, 형성된 컨택홀(T)을 확장(enlarge)하는 공정을 추가로 수행하므로, 도시된 바와 같이, 컨택 메탈 패턴(150)의 상부 패턴의 폭은 하부 패턴의 폭보다 넓은 형상을 가질 수 있다.
이하에서는, 도 2 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 2을 참조하면, 서로 이격된 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)이 형성되고, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)을 덮는 층간 절연막 (185)이 형성된 기판(100)을 준비한다. 기판(100)은 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이에 소오스/드레인(105)를 포함할 수 있다.
소오스/드레인(105)는 리세스를 형성하고, 형성된 리세스에 에피택셜 성장(epitaxial growth)을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이의 기판(100)이 포함하는 소오스/드레인(105)을 노출하도록 층간 절연막(185) 내에 컨택홀(T)를 형성한다.
층간 절연막(185) 내에 컨택홀(T)를 형성하는 것은, 예를 들어, 건식 식각 공정, 습식 식각 공정 또는 이들의 조합으로 층간 절연막(185)의 일부를 제거하여 완성할 수 있다.
구체적으로, 컨택홀(T)은 컨택홀 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 층간 절연막(185) 상에 형성하고, 포토 레지스트 패턴(미도시)에 의해 노출된 컨택홀 형성 영역을 식각하여 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
컨택홀(T)은 테이퍼진(tapered) 형상으로 형성될 수 있다. 즉, 컨택홀(T)은 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 컨택홀(T)은 직사각형 형상으로 형성될 수 있다. 컨택홀(T)은 소오스/드레인(105)의 일부를 식각하도록 형성될 수 있다. 예를 들어, 도시된 바와 같이, 컨택홀(T)은 소오스/드레인(105)의 상면으로부터 일정한 깊이를 갖도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 컨택홀(T)을 추가적으로 확장(enlarge)시킬 수 있다. 구체적으로, 컨택홀(T)의 하단 영역에, 건식 식각 공정을 이용한 방향성 식각을 수행할 수 있다. 이를 통해, 컨택홀(T)은 폭이 일정한 영역을 포함할 수 있다.
또한, 도시된 바와 같이, 추가적인 확장 공정을 통하여, 소오스/드레인(105) 상에 오목부가 형성될 수 있다. 따라서, 소오스/드레인(15)은 다단 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 컨택홀(T) 내의 바닥면은 평평한 면일 수 있다.
도 5를 참조하면, 컨택홀(T) 내에 금속층(171)을 컨포말하게 형성한다. 컨택홀(T) 내에 금속층(171)을 형성하는 것은, 예를 들어, 화학 기상 증착법을 이용할 수 있으나, 이에 제한되는 것은 아니다. 상기 금속층(171)은 예를 들어, Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd 및 이들의 합금을 적어도 하나 포함할 수 있다.
도 6을 참조하면, 컨택홀(T) 내의 측벽 상에 형성된 금속층(171)을 제거한다. 컨택홀(T) 내의 측벽 상에 형성된 금속층(171)은 SC1 세정 용액을 이용한 습식 세정 공정을 통해 제거될 수 있으나, 이에 제한되는 것은 아니다. 습식 세정 공정을 통해 금속층(171)의 일부를 제거하는 경우, 컨택홀(T)의 바닥면과 층간 절연막(185) 상면 상에 형성된 금속층(171)은, 컨택홀(T)의 측벽 상에 형성된 금속층(171)과 비교하여, 상대적으로 두꺼울 수 있다.
도 7 및 도 8을 참조하면, 소오스/드레인(105) 상에 배치된 금속층(171)을 열처리하여, 실리사이드층(170)을 형성한다. 실리사이드층(170)은 소오스/드레인(105)의 상면과 금속층(171)이 반응하여 형성될 수 있다. 따라서, 도 7의 소오스/드레인(105) 상의 금속층(171)과 도 8의 소오스/드레인(105) 상의 실리사이드층(170)은 서로 부피가 다를 수 있다.
상기 열처리는 다이나믹 표면 열처리(dynamic surface annealing)일 수 있으나 이에 제한되는 것은 아니다.
도 9를 참조하면, 실리사이드층(170)을 덮도록, 컨택홀(T) 내에 스페이서 절연막(161)을 컨포멀하게 형성한다. 컨택홀(T)의 측벽 및 실리사이드층(170) 상에 스페이서 절연막(161)을 형성하는 것은, 예를 들어, 화학 기상 증착법을 이용할 수 있으나, 이에 제한되는 것은 아니다.
도 10을 참조하면, 층간 절연막(185) 상면 상에 배치된 스페이서 절연막(161)과 실리사이드층(170)을 제거하여 스페이서(160)을 형성한다. 이를 통해, 스페이서(160)은 컨택홀(T)의 측벽 상에만 배치될 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 있어서, 실리사이드층(170)의 형성 후에 스페이서(160)을 형성한다. 따라서, 본 발명에 따른 실리사이드층(170)은, 스페이서(160)를 먼저 형성한 후에 실리사이드층(170)을 형성하는 경우와 비교하여 상대적으로 넓은 면적을 가지고 소오스/드레인(105) 상에 형성될 수 있다.
또한, 실리사이드층(170)의 상면과 스페이서(160)의 하단면은 접촉할 수 있다. 스페이서(160)은 실리사이드층(170)의 상면에서 컨택홀(T)의 측벽을 따라 층간 절연막(185)이 상면까지 연장될 수 있다. 또한, 도시된 바와 같이, 스페이서(160)가 좌우로 이격된 폭은 스페이서(160)의 하부에 배치된 실리사이드층(170)의 상면의 폭보다 좁을 수 있다. 따라서, 스페이스(160)의 하단부는 실리사이드층(170)과 전체적으로 오버랩될 수 있다.
도 11을 참조하면, 컨택홀(T) 내에 컨택 배리어 막(151)과 컨택 메탈 패턴(150)을 형성하여, 컨택(150, 151)을 완성한다.
이상에서는 컨택(150, 151)이 소오스/드레인(105)에 전기적으로 연결되는 것을 기준으로 설명을 하였으나, 본 발명이 이에 한정되는 것은 아니고, 컨택(150, 151)은 제1 및/또는 제2 게이트 전극(TR1, TR2) 상에도 동일한 형상 및 방식으로 형성될 수 있다. 이를 통해, 컨택(150, 151)은 제1 및/또는 제2 게이트 전극(TR1, TR2)와 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 컨택(150, 151)의 상단 부분만 선택적으로 크게 형성될 수 있다. 따라서, 컨택(150, 151)의 상단 부분의 폭이 증가함에 따라, 컨택(150, 151)와 연결되는 비아(via)와의 접촉면적은 증가될 수 있고, 이를 통해 컨택(150, 151)와 비아 사이의 계면 저항을 낮출 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법의 중간 단계를 도시한 도면이며, 상술한 일 실시예에 따른 반도체 장치 제조 방법의 중간 단계의 공정 중에서 도 5에서 설명한 중단 단계와 대응된다. 따라서, 이를 제외하고, 본 실시예에 따른 반도체 장치 제조 방법은 상술한 일 실시예에 따른 반도체 장치 제조 방법과 실질적으로 동일하다. 따라서, 차이점을 중심으로 설명한다.
도 12를 참조하면, 컨택홀(T)은 추가적인 확장(enlarge) 공정을 거치지 않고, 연속적인 기울기를 가지는 측벽을 가진다. 따라서, 컨택홀(T)의 최하단 영역에서의 폭은 최상단 영역까지 연속적으로 증가할 수 있다.
도 13 및 도 14은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법의 중간 단계를 도시한 도면들이며, 상술한 일 실시예에 따른 반도체 장치 제조 방법의 중간 단계의 공정 중에서 도 10 및 도 11에서 설명한 중단 단계들과 각각 대응된다. 따라서, 이를 제외하고, 본 실시예에 따른 반도체 장치 제조 방법은 상술한 일 실시예에 따른 반도체 장치 제조 방법과 실질적으로 동일하다. 따라서, 차이점을 중심으로 설명한다.
도 13 및 도 14를 참조하면, 스페이서(160)는 컨택홀(T) 내의 측벽 일부에만 형성될 수 있다. 따라서, 스페이서(160)는 층간 절연막(185)의 상면에서 노출되지 않는다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다. 도 16은 도 15의 A-A를 절단한 단면도이다. 도 17은 도 15의 B-B를 절단한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 부분과 실질적으로 동일한 것은 생략하기로 한다.
도 15 내지 도 17을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는, 핀 타입 반도체 장치를 도시하고 있다.
즉, 상기 반도체 장치에서 기판(200)은 핀형 액티브 패턴을 포함할 수 있다. 기판(200)이 핀형 액티브 패턴을 포함할 경우, 핀형 액티브 패턴은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
구체적으로 설명하면, 본 실시예에 따른 반도체 장치는, 기판(200), 필드 절연막(210), 핀(F), 제1 게이트 전극(TR1), 제2 게이트 전극(TR2), 층간 절연막(280), 소오스/드레인(300), 실리사이드층(301), 컨택 메탈 패턴(310), 컨택 배리어 막(311), 스페이서(320) 등을 포함한다.
기판(200)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
필드 절연막(210)은 기판(200) 상에 형성되어, 소자 분리를 위해 이용된다. 필드 절연막(210)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
핀(F)은 기판(200)에 형성된다. 특히, 핀(F)은 기판(200) 상에 돌출되어 형성될 수 있다. 특히, 핀(F)은 기판(100)으로부터 제3 방향(Z)으로 돌출되어 형성될 수 있다. 핀(F)은 기판(200)의 일부일 수도 있고, 기판(200)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 핀(F)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(210)은 기판(100)의 상면과 핀(F)의 측면의 일부를 덮을 수 있다.
제1 게이트 전극(TR1)은 핀(F) 상에, 핀(F)과 교차하는 방향으로 형성될 수 있다. 즉, 제1 게이트 전극(TR1)은 제2 방향(Y)을 따라서 길게 연장될 수 있다.
제1 게이트 전극(TR1)은 핀(F) 상에 순차적으로 형성된 제2 인터페이스막(220), 제2 게이트 절연막(230), 제2 일함수 조절막(240), 제2 게이트 메탈(250), 제2 게이트 스페이서(260), 제2 캡핑 패턴(270) 등을 포함할 수 있다. 이러한 구조로 인해 핀(F)의 양 측면과 상면에 채널이 형성될 수 있다.
제2 인터페이스막(220)은 필드 절연막(210)과 핀(F) 상에 형성될 수 있다. 제2 인터페이스막(220)은, 필드 절연막(210)과 제2 게이트 절연막(230) 사이의 불량 계면을 방지하는 역할을 할 수 있다.
제2 인터페이스막(220)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 제2 인터페이스막(220)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
제2 게이트 절연막(230)은 제2 인터페이스막(220) 상에 형성될 수 있다. 다만, 제2 인터페이스막(220)이 존재하지 않는 경우, 제2 게이트 절연막(230)은 필드 절연막(210)과 핀(F) 상에 형성될 수 있다.
제2 게이트 절연막(230)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 제2 게이트 절연막(230)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다.
한편, 제2 게이트 절연막(230)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제2 게이트 절연막(230)이 HfO2인 경우에, 제2 게이트 절연막(230)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제2 게이트 절연막(230)은 후술할 제2 게이트 스페이서(260)의 측벽을 따라 상부로 연장될 수 있다.
제2 일함수 조절막(240)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 일함수 조절막(240)은 제2 게이트 절연막(230)과 접촉되어 형성될 수 있다. 제2 일함수 조절막(240)은 일함수 조절을 위해 이용된다.
제2 일함수 조절막(240)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 제2 일함수 조절막(240)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 제2 일함수 조절막(240)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 일함수 조절막(240)도 후술할 제2 게이트 스페이서(260)의 측벽을 따라 상부로 연장될 수 있다.
제2 게이트 메탈(250)은 제2 일함수 조절막(240) 상에 형성될 수 있다. 제2 게이트 메탈(250)은, 도시된 것과 같이, 제2 일함수 조절막(240)과 접촉하여 형성될 수 있다. 즉, 제2 게이트 메탈(250)은 제2 일함수 조절막(240)에 의해 생성된 공간을 채우도록 형성될 수 있다. 제2 게이트 메탈(250)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 스페이서(260)는 제1 게이트 전극(TR1)의 측면 중 적어도 일 측에 형성될 수 있다. 제2 게이트 스페이서(260)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다.
또한, 제2 게이트 스페이서(260)는 일 측면을 I자형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제2 게이트 스페이서(260)의 형상은 이와 다를 수 있다. 예를 들어, 제2 게이트 스페이서(260)의 형상은, 도시된 것과 달리, 곡면형 또는 L자형으로 형성될 수 있다.
또한, 도면에서는 제2 게이트 스페이서(260)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
제2 캡핑 패턴(270)은 제2 게이트 메탈(250) 상에 형성될 수 있다. 제2 캡핑 패턴(270)은, 도시된 것과 같이, 제2 게이트 메탈(250)과 접촉하여 형성될 수 있다. 즉, 제2 캡핑 패턴(270)은 제1 게이트 전극(TR1) 내에, 제2 게이트 메탈(250) 상에 형성된 공간을 채우도록 형성될 수 있다. 제2 캡핑 패턴(270)은, 예를 들어, 실리콘 나이트라이드(SiN)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 전극(TR2)은 핀(F) 상에, 핀(F)과 교차하는 방향으로 형성될 수 있다. 제2 게이트 전극(TR2)은 제2 방향(Y)을 따라서 길게 연장될 수 있다.
제2 게이트 전극(TR2)은 위에서 설명한 제1 게이트 전극(TR1)과 실질적으로 동일한 구성을 포함할 수 있다. 즉, 제2 게이트 전극(TR2)은 제3 인터페이스막(221), 제3 게이트 절연막(231), 제3 일함수 조절막(241), 제3 게이트 메탈(251), 제3 게이트 스페이서(261), 제3 캡핑 패턴(271) 등을 포함할 수 있다.
제3 인터페이스막(221), 제3 게이트 절연막(231), 제3 일함수 조절막(241), 제3 게이트 메탈(251), 제3 게이트 스페이서(261), 제3 캡핑 패턴(271)에 대해서는 위에서 설명한 제2 인터페이스막(220), 제2 게이트 절연막(230), 제2 일함수 조절막(240), 제2 게이트 메탈(250), 제2 게이트 스페이서(260), 제2 캡핑 패턴(270)과 실질적으로 동일하다.
층간 절연막(280)은 기판(200) 상에 형성되고, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2)을 감싸도록 형성될 수 있다. 층간 절연막(280)은, 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 소오스/드레인(300)은 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이에 형성되고, 핀(F) 내에 형성될 수 있다. 소오스/드레인(300)과 제1 및 제2 게이트 패턴(TR1, TR2)은 각각 제2 게이트 스페이서(260), 제3 게이트 스페이서(261)에 의하여 절연될 수 있다.
본 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인(300)은 기판(200)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(200)이 Si일 때, 소오스/드레인(300)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다. 인장 스트레스 물질은 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 본 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인(300)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
본 발명의 몇몇 실시예에서, 이러한 소오스/드레인(300)은 에피택셜 성장(epitaxial growth)을 통해 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
실리사이드층(301)는 소오스/드레인(300) 상에 형성될 수 있다. 실리사이드층(301)는 NiPtSi, NiSi, CoSi, TiSi 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실리사이드층(301)과 제1 및 제2 게이트 패턴(TR1, TR2)은 각각 제2 게이트 스페이서(260), 제3 게이트 스페이서(261) 및 층간 절연막(280)에 의하여 절연될 수 있다.
실리사이드층(301)은 후술할 컨택 메탈 패턴(310) 및 컨택 배리어막(311)이 형성되기 전에, 외부로 노출된 소오스/드레인(300) 상에 실리사이드 공정을 이용하여 형성될 수 있다. 즉, 실리사이드층(301)상술한 일 실시예에 따른 반도체 장치 제조 방법에서 서술한 것과 실질적으로 동일한 방법을 이용하여 형성될 수 있다.
컨택 배리어막(311)은 소오스 또는 드레인(300) 상에 형성된 컨택홀의 측벽 및 바닥면을 덮도록 형성될 수 있다. 컨택 배리어막(311)은, 예를 들어, Ti 또는 TiN을 포함할 수 있으며, 이들의 적층막일 수 있다.
컨택 배리어막(311)은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 공정을 이용하여 형성될 수 있다.
컨택 메탈 패턴(310)은 컨택 배리어막(311) 상에 형성될 수 있다. 컨택 메탈 패턴(310)은 메탈 물질을 포함할 수 있다. 예를 들어, 컨택 메탈 패턴(310)은 텅스텐(W), 알루미늄(Al), 코발트(Co) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 컨택 메탈 패턴(310)은 상부 반도체 패턴과 하부 반도체 패턴을 전기적으로 연결하는 도전성 패턴일 수 있다.
스페이서(320)는 층간 절연막(280)의 일부를 식각하여 형성된 컨택홀(T) 내의 측벽의 일부에 접촉하여 형성될 수 있다. 컨택홀(T)는, 층간 절연막(280) 내에, 제1 게이트 전극(TR1)과 제2 게이트 전극(TR2) 사이의 실리사이드층(301)를 노출시키도록 형성될 수 있다. 스페이서(320)는 제1 게이트 전극(TR1) 및 제2 게이트 전극(TR2)과 이격되어 형성될 수 있다.
도 18 내지 20은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 18 및 도 19은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 20은 도 19의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 18 내지 도 20은 예시적으로 SRAM을 도시한다.
우선, 도 18를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 18 내지 도 20을 참조하면, 서로 이격된 제1 핀(F1), 제2 핀(F2), 제3 핀(F3), 제4 핀(F4)은 일 방향(예를 들어, 도 16의 상하 방향)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3)은 제1 핀(F1), 제4 핀(F4)보다 연장된 길이가 짧을 수 있다.
또한, 제1 게이트 구조물(351), 제2 게이트 구조물(352), 제3 게이트 구조물(353), 제4 게이트 구조물(354)은 타 방향(예를 들어, 도 19의 좌우 방향)으로 길게 연장되고, 제1 핀(F1) 내지 제4 핀(F4)과 교차하는 방향으로 형성된다.
구체적으로, 제1 게이트 구조물(351)은 제1 핀(F1)과 제2 핀(F2)을 완전히 교차하고, 제3 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(353)은 제4 핀(F4)과 제3 핀(F3)을 완전히 교차하고, 제2 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(352), 제4 게이트 구조물(354)은 각각 제1 핀(F1), 제4 핀(F4)과 교차하도록 형성될 수 있다.
도 19에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(353)과 제3 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(353)과 제4 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(354)과 제4 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(351~354)과, 제1 내지 제4 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스 또는 드레인이 형성될 수 있으며, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 핀(F2), 제3 게이트 구조물(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 핀(F3), 제1 게이트 구조물(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)로는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 채용될 수 있다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 22는 태블릿 PC이고, 도 23은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 소오스/드레인
TR1: 제1 게이트 전극
TR2: 제2 게이트 전극
150: 컨택 메탈 패턴
151: 컨택 배리어 막
185: 층간 절연막
160: 스페이서
170: 실리사이드층

Claims (10)

  1. 게이트 전극과, 상기 게이트 전극의 양측에 소오스/드레인을 형성하고,
    상기 게이트 전극 및 상기 소오스/드레인을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에, 상기 소오스/드레인을 노출시키는 컨택홀을 형성하고,
    상기 컨택홀의 바닥면에, 실리사이드층을 형성하고,
    상기 컨택홀의 측벽 및 상기 실리사이드층 상에, 스페이서를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 스페이서에 의해, 상기 실리사이드층의 적어도 일부는 노출되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 스페이서의 하단면은 상기 실리사이드층의 상면과 접촉하는 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 스페이서가 이격된 폭은 상기 실리사이드 상면의 폭보다 좁은 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 스페이서를 형성하는 것은, 상기 실리사이드층의 상면과 상기 컨택홀 내의 측벽을 컨포말하게 덮는 스페이서 절연막을 형성하고, 상기 실리사이드층의 상면 상에 형성된 상기 스페이서 절연막의 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 실리사이드층을 형성하는 것은, 상기 컨택홀의 바닥면과 상기 컨택홀의 측벽을 컨포말하게 덮는 금속층을 형성하고, 상기 컨택홀의 측벽을 덮는 상기 금속층을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 실리사이드층의 측면의 적어도 일부는 상기 층간 절연막의 측벽과 접촉하는 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 스페이서 상에, 상기 컨택홀을 채우는 컨택을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 서로 간에 인접하는 제1 게이트 전극 및 제2 게이트 전극과, 상기 제1 게이트 전극과 상기 제2 게이트 사이에 소오스/드레인을 형성하고,
    상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽 상에, 상기 소오스/드레인을 노출시키는 컨택홀을 정의하는 제1 스페이서를 각각 형성하고,
    상기 컨택홀의 바닥면에, 실리사이드층을 형성하고,
    상기 컨택홀의 측벽 및 상기 실리사이드층 상에, 제2 스페이서를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 스페이서가 이격된 폭은 상기 실리사이드 상면의 폭보다 좁은 반도체 장치 제조 방법.
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