DE112017008272T5 - Reduzieren von Aus-Zustand-Lecken in Halbleiterbauelementen - Google Patents

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Dipanjan Basu
Cory E. Weber
Justin Weber
Sean T. Ma
Harold W. Kennel
Seung Hoon Sung
Glenn A. Glass
Jack T. Kavalieros
Tahir Ghani
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Abstract

Materialsysteme für Source-Region, Drain-Region und einen Halbleiterkörper von Transistorbauelementen, bei denen der Halbleiterkörper elektrisch von einem darunterliegenden Substrat isoliert ist, sind ausgewählt, um einen Band-zu-Band-Tunnel („BTBT“) -Effekt zwischen unterschiedlichen energetischen Bändern des Halbleiterkörpers und einer oder beiden der Source-Region und der Drain-Region zu reduzieren oder zu eliminieren. Dies kann durch Auswählen eines Materials für den Halbleiterkörper mit einem Bandabstand, der größer ist als ein Bandabstand für ein oder mehrere Materialien, die für die Source-Region und/oder die Drain-Region ausgewählt wurden, erreicht werden.

Description

  • HINTERGRUND
  • Halbleiterbauelemente sind elektronische Komponenten, die die elektronischen Eigenschaften von Halbleitermaterialien, wie beispielsweise Silizium (Si), Germanium (Ge) und Siliziumgermanium (SiGe), ausnutzen. Ein Feldeffekttransistor (FET; Field Effect Transistor) ist ein Halbleiterbauelement, das drei Anschlüsse umfasst: ein Gate, eine Source und einen Drain. Ein FET verwendet ein durch das Gate angelegtes elektrisches Feld, um die elektrische Leitfähigkeit eines Kanals zu steuern, durch den Ladungsträger (z. B. Elektronen oder Löcher) von der Source zu dem Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als ein n-Kanal-Bauelement bezeichnet, und in Fällen, in denen die Ladungsträger Löcher sind, wird der FET als ein p-Kanal-Bauelement bezeichnet. Standard-Dotierstoffe, die für Si, Ge und SiGe verwendet werden, umfassen Bor (B) als p-Typ (Akzeptor) -Dotierstoff und Phosphor (P) oder Arsen (As) als n-Typ (Donator) -Dotierstoff. Zusätzlich umfassen MetallOxid-Halbleiter-FETs (MOSFETs; metal-oxide-semiconductor FETs) ein Gate-Dielektrikum zwischen dem Gate und dem Kanal. MOSFETs sind möglicherweise auch als Metall-Isolator-Halbleiter-FETs (MISFETs; metal-insulator-semiconductor FETs) oder FETs mit isoliertem Gate (IGFETs; insulated-gate FETs) bekannt. Komplementäre MOS- (CMOS-; complementary MOS) Strukturen verwenden eine Kombination aus p-Kanal-MOSFET (PMOS) und n-Kanal-MOSFET (NMOS), um Logik-Gates und andere digitale Schaltungen zu implementieren.
  • Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen aus Halbleitermaterial (im Allgemeinen als eine Finne bezeichnet) herum aufgebaut ist. Der leitfähige Kanal des FinFET-Bauelements liegt auf den Außenabschnitten der Finne benachbart zu dem Gate-Dielektrikum vor. Insbesondere fließt Strom entlang/innerhalb beider Seitenwände der Finne (Seiten senkrecht zu der Substratoberfläche) sowie entlang der Oberseite der Finne (Seite, die parallel zu der Substratoberfläche ist). Da der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei unterschiedlichen äußeren, planaren Regionen der Finne vorliegt, wird ein solcher FinFET-Entwurf manchmal als ein Tri-Gate-Transistor bezeichnet. Andere Typen von FinFET-Konfigurationen sind auch verfügbar, wie beispielsweise sogenannte Doppel-Gate-FinFets, bei denen der leitfähige Kanal hauptsächlich nur entlang der zwei Seitenwände der Finne (und nicht entlang der Oberseite der Finne) vorliegt.
  • Band-zu-Band-Tunneln von Ladungsträgern von, zum Beispiel, einer Kanalregion zu einer Drain-Region eines Halbleiterbauelements wenn das Bauelement in einen Aus-Zustand vorgespannt ist, kann bei einigen Konfigurationen von MOSFET-Bauelementen auftreten. Zum Beispiel, wenn eine niedrige Spannung an einen Halbleiterkörper in einem NMOS-Bauelement angelegt wird und eine hohe Spannung an eine entsprechende Drain-Region angelegt wird, kann ein elektrisches Feld mit hohem Gradienten Ladungsträger (z.B. Elektronen in diesem NMOS-Beispiel, aber allgemeiner Majoritätsladungsträger) dazu veranlassen, von dem Valenzband des Halbleiterkörpers (bei diesem NMOS-Halbleiterbauelement-Beispiel) zu dem Leitungsband der Drain-Region tunneln, für Fälle, in denen das Valenzband und das Leitungsband eine Überlappung bei zulässigen Energieniveaus aufweisen. Dies wiederum kann gegensätzlich geladene Träger (z.B. Löcher in diesem NMOS-Beispiel) innerhalb des Halbleiterkörpers erzeugen. Das Band-zu-Band-Tunneln von Elektronen erzeugt bei diesem Beispiel einen Aus-Zustand-Leckstrom („Gate-induziertes Drain-Lecken“), der eine Performance des Bauelements herabsetzt. Die Löcher, die innerhalb des Halbleiterkörpers bei diesem Beispiel (allgemeiner Minoritätsladungsträger) ansprechend auf das vorangehend beschriebene Tunneln erzeugt werden, können bei einigen Bauelementkonfigurationen in ein elektrisch verbundenes Substrat oder Kontakt fließen. Ein effektives Mindern solches Band-zu-Band-Tunnelns ist nicht trivial.
  • Figurenliste
    • 1A ist ein Graph von Spannung versus Strom für zwei unterschiedliche PMOS-Transistorbauelemente: ein PMOS-Transistorbauelement, dessen Performance nicht durch den Floating-Body-Effekt beeinflusst wird, und ein PMOS-Transistorbauelement, dessen Betrieb durch den Floating-Body-Effekt beeinflusst wird.
    • 1B ist ein Graph von Bandenergieniveaus für eine Source-Region, eine Drain-Region und einen Halbleiterkörper dazwischen, wenn die Energieniveaus sowohl durch den Floating-Body-Effekt beeinflusst als auch nicht beeinflusst werden.
    • 2A-2L stellen beispielhafte Integrierte-Schaltungs (IC; integrated circuit) -Strukturen dar, die aus einem Verfahren resultieren, das ausgebildet ist, um Nanodraht-Transistoren zu bilden, die kohlenstoffbasierte Schichten verwenden, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 3 ist eine Graph von Bandenergieniveaus für eine Source-Region, eine Drain-Region und einen Halbleiterkörper dazwischen, wobei Materialien für die Source-Region, die Drain-Region und den Halbleiterkörper ausgewählt sind, um Band-zu-Band-Tunneln trotz des Auftretens des Floating-Body-Effekts zu verhindern, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3B ist ein Graph, der eine alternative Ansicht der Beziehungen der Bandenergien und der Bandabstände für Silizium, Germanium und Aluminiumantimonid darstellt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4 stellt gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung ein Rechensystem dar, das mit Integrierte-Schaltungs-Strukturen und/oder Transistorbauelementen implementiert ist, die unter Verwendung der hierin offenbarten Techniken gebildet werden.
  • Die Figuren stellen verschiedene Ausführungsbeispiele der vorliegenden Offenbarung ausschließlich zu Veranschaulichungszwecken dar. Zahlreiche Variationen, Konfigurationen und andere Ausführungsbeispiele sind aus der nachfolgenden detaillierten Erörterung ersichtlich. Wie erkennbar ist, sind die Figuren ferner weder zwingend maßstabsgetreu gezeichnet noch sollen sie die beschriebenen Ausführungsbeispiele auf die gezeigten, speziellen Konfigurationen beschränken. Während einige Figuren im Allgemeinen gerade Linien, rechte Winkel und glatte Oberflächen anzeigen, kann zum Beispiel eine tatsächliche Implementierung der offenbarten Techniken angesichts der Echtwelt-Beschränkungen der Fertigungsprozesse weniger als perfekte gerade Linien und rechte Winkel aufweisen, und einige Merkmale können eine Oberflächentopographie aufweisen oder anderweitig nicht-glatt sein. Kurz gesagt, sind die Figuren lediglich bereitgestellt, um beispielhafte Strukturen zu zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Die hierin beschriebenen beispielhaften Ausführungsbeispiele umfassen eine koordinierte Auswahl von Materialien für Source-Region, Drain-Region und einen Halbleiterkörper (umfassend eine Kanalregion) von Transistorbauelementen, bei denen der Halbleiterkörper von einem darunter liegenden Substrat elektrisch isoliert ist. Beispielhafte Konfigurationen von Transistorbauelementen, bei denen der Halbleiterkörper von einem darunter liegenden Substrat elektrisch isoliert ist, umfassen unter anderem, sind aber nicht beschränkt auf Nanodraht-Transistoren, Nanoband-Transistoren, Halbleiter-auf-Isolator- (SOI- (semiconductor-oninsulator) oder XOI) -Bauelemente.
  • Bei koordinierter Auswahl von, bei einigen Ausführungsbeispielen, Source-Region-Material, Drain-Region-Material und Halbleiterkörpermaterial, wie hierin beschrieben, wird ein Band-zu-Band-Tunneln („BTBT“; band to band tunneling) -Effekt zwischen unterschiedlichen Energiebändern des Halbleiterkörpers und einer oder beiden der Source-Region und der Drain-Region reduziert oder eliminiert. Eine Reduzierung des Band-zu-Band-Tunneln-Effekts für Bauelemente, bei denen der Halbleiterkörper von dem darunter liegenden Substrat isoliert ist, reduziert oder eliminiert wiederum einen „Floating-Body-Effekt“, bei dem der Strom, der verwendet wird, um den Transistor in einen Aus-Zustand (IOFF) zu schalten, bei einem Wert „gepinnt“ wird, der eine Funktion eines Fermi-Niveaus des Drain-Region-Materials ist, gemäß einigen Ausführungsbeispielen. Ein Verringern dieses Effekts reduziert wiederum ein Aus-Zustands-Lecken (genauer als Gate-induziertes Drain-Lecken bezeichnet).
  • Wie angesichts dieser Offenbarung ersichtlich ist, können solche vorteilhaften Effekte durch ein Auswählen eines Materials für den Halbleiterkörper mit einem Bandabstand, der größer ist als ein Bandabstand für ein oder mehrere Materialien, die für die Source-Region und/oder die Drain-Region ausgewählt wurden, erreicht werden. Alternativ und äquivalent kann der Bandabstand, zugeordnet zu den Source-Region- und Drain-Region-Materialien, geringer sein als der Bandabstand, der dem Halbleiterkörpermaterial zugeordnet ist. Zu diesem Zweck können die Bandabstände und Bandenergien des Halbleiterkörpers, der Source-Region und der Drain-Region so gewählt sein, dass ein Energieband, das den Energien der Majoritätsladungsträger entspricht, zwischen den drei Regionen überlappt und ein Energieband, das den Energien der Minoritätsladungsträger entspricht, nicht überlappt. Bei einem solchen Ausführungsbeispiel weißt ein Leitungsband eines Halbleiterkörpers, aufweisend einen Majoritätsladungsträger von Elektronen, eine energetische Überlappung mit Leitungsbändern in der Source-Region und Drain-Region auf, und weißt keine energetische Überlappung mit einem Valenzband der Source-Region und der Drain-Region auf, worin Minoritätsträgerlöcher vorliegen. Diese Energiemerkmale, entweder allein oder in Kombination, können Band-zu-Band-Tunneln zwischen dem Halbleiterkörper und einer oder mehreren der Source-Region und der Drain-Region verhindern. Dies kann wiederum IOFF-Pinnen und Aus-Zustands-Stromlecken aufgrund von BTBT reduzieren oder eliminieren.
  • Bei einigen beispielhaften Ausführungsbeispielen ist das Halbleiterkörpermaterial derart ausgewählt, dass ein großer Abschnitt des Bandabstands auf einer Seite des Fermi-Niveaus einem Energieband des Majoritätsladungsträgers zugeordnet ist. Diese Verteilung eines Bandabstands relativ zu dem Fermi-Niveau innerhalb des Halbleiterkörpers kann dazu beitragen, eine Ladungsträgermobilität zu erhalten, die für einen Bauelementbetrieb innerhalb des Halbleiterkörpers ausreichend ist. Ferner kann ein Source-Region-Material derart gewählt sein, dass eine hohe Ladungsträgergeschwindigkeit gefördert wird, wenn die Ladungsträger in den Halbleiterkörper injiziert werden, wodurch ein hoher Strom (d.h. Ladungsträgerdichte pro Einheitzeit und Einheit von Kontaktbereich mit dem Halbleiterkörper) geliefert wird. Dies kann einige oder alle der Effekte einer niedrigeren Ladungsträgermobilität in dem Halbleiterkörper reduzieren, die bei einem Auswählen eines Halbleiterkörpermaterials, das einen großen Bandabstand aufweist, auftreten können.
  • Allgemeiner Überblick
  • Vor einem Beschreiben von Ausführungsbeispielen der vorliegenden Offenbarung wird es hilfreich sein, die zugrunde liegenden Fragen tiefer zu verstehen, wie nun in den nächsten vier Absätzen und Bezug nehmend auf die 1A-B kurz dargelegt wird.
  • Wie vorangehend, angemerkt ist ein effektives Mindern von Band-zu-Band-Tunneln nicht trivial. Zum Beispiel umfasst ein möglicher Ansatz, den Fluss von Minoritätsladungsträgern in das Substrat zu hindern, Transistorkonfigurationen, bei denen der Halbleiterkörper elektrisch von dem Substrat (z.B. Halbleiter auf Isolator („SOI“ oder „XOI“, Nanodraht, Nanoband, unter anderen Konfigurationen)) isoliert ist. Als ein Resultat einer solchen Isolation sammeln sich jedoch diese Minoritätsladungsträger innerhalb des Halbleiterkörpers an, was zu Folgendem führt: (1) eine Akkumulation von Löchern in dem Halbleiterkörper eines NMOS-Bauelements, die den Unterschied bei Halbleiterkörper-Leitungsband- und -Valenzband-Energieniveaus relativ zu diesen Energieniveaus in einer entsprechenden Drain-Region reduziert; oder (2) eine Akkumulation von Elektronen in einem Halbleiterkörper in einem PMOS-Bauelement, die den Unterschied in Halbleiterkörper-Leitungsband- und -Valenzband-Energieniveaus relativ zu einem entsprechenden Drain reduziert. In jedem Fall reduzieren diese Minoritätsträger die Gate-Steuerung, wodurch das Bauelement schwieriger in einen Aus-Zustand vorzuspannen ist (z.B. weniger oder kein Stromfluss durch das Bauelement). Diese Akkumulation von Minoritätsladungsträgern und die daraus resultierende Verringerung der Differenz zwischen entsprechenden Energieniveaus wird manchmal als der „Floating-Body-Effekt“ bezeichnet. Der Floating-Body-Effekt (d.h. die Akkumulation von Minoritätsladungsträgern, wenn ein Bauelement innerhalb eines Halbleiterkörpers, der von einem darunter liegenden Substrat isoliert ist, in einen Aus-Zustand vorgespannt ist) bezieht sich auf eine Erhöhung der Bandenergieniveaus, die dem Halbleiterkörper zugeordnet sind, in eine Richtung in Richtung des (und in einigen Fällen bis zu dem) Fermi-Niveau des Materials, das in der Drain-Region verwendet wird. Zum Beispiel kann bei einem PMOS-Bauelement ein dem Halbleiterkörper zugeordnetes Leitungsband bis zu einem Fermi-Niveau der Drain-Region ansteigen (oder „floaten“). Dies führt dazu, dass der Strom des Bauelements, der ausreichend sein sollte, um das Bauelement in einem Aus-Zustand, IOFF, vorzuspannen, an oder nahe einem Stromwert „gepinnt“ wird, der eine Funktion des Fermi-Niveaus (EF) der Drain-Region ist. Dieser gepinnte Wert ist auf einem höheren Strompegel als normalerweise für den Aus-Zustand des Bauelements erwünscht, wodurch die durch das Bauelement verschwendete Leistung erhöht wird. Der Floating-Body-Effekt ist in 1A und 1B auf verschiedene Arten dargestellt.
  • Zunächst ist in 1A ein Graph von Spannung versus Strom zum Vorspannen eines Halbleiters in einen Aus-Zustand für drei unterschiedliche Konditionen eines PMOS-Bauelements gezeigt. Ein PMOS-Transistorbauelement, dessen Performance nicht durch den Floating-Body-Effekt oder den Band-zu-Band-Tunneln-Effekt beeinflusst wird, ist als Linie 100 dargestellt. Die Linie 100 zeigt eine lineare Beziehung zwischen Spannung und Strom, der durch das Transistorbauelement fließt. Wie bei diesem Beispiel gezeigt ist, ist bei einer Spannung von -0,3 eV das beispielhafte PMOS-Transistorbauelement mit einem Stromfluss von 1 × 10-5 Ampere vorgespannt. Bei Erhöhung der Spannung schreitet die Linie 100 linear zu immer niedrigeren Strömen fort, bis der PMOS-Transistor in einem Aus-Zustand einen vernachlässigbaren Stromfluss (1 × 10-14 Ampere) aufweist. Dies steht im Gegensatz zu einem beispielhaften PMOS-Transistor, der den „Floating Body-Effekt“ aufweist (z.B. aufweisend einen Halbleiterkörper, der von einem darunter liegenden Substrat isoliert ist), wie durch die Linie 102 dargestellt ist. In diesem Fall steigt der IOFF-Strom aufgrund der Akkumulation von Ladungsträgern innerhalb des Halbleiterkörpers auf ein Niveau, das eine Funktion des EF der Drain-Region ist. Da eine Elektronen-Loch-Rekombinationszeit lang ist und die Minoritätsladungsträger (Elektronen, bei diesem PMOS-Beispiel) innerhalb eines Halbleiterkörpers gefangen sind, der von dem Substrat elektrisch isoliert ist, wird der IOFF an einen Stromwert gepinnt, der eine Funktion des EF ist, wie vorangehend beschrieben ist. Die Linie 104 weist einen Halbleiterkörper auf, der elektrisch mit dem Substrat verbunden ist, und es somit den Minoritätsladungsträgern, die in dem Halbleiterkörper durch den BTBT-Effekt erzeugt werden, erlaubt, aus dem Halbleiterkörper zu diffundieren. Der Strom durch den Halbleiterkörper nimmt zu, obwohl die Spannung auf ein Niveau erhöht wird, das in einer unterschiedlichen Konfiguration das Bauelement in einen Aus-Zustand mit vernachlässigbarem Stromfluss (z.B. wie durch Linie 100 gezeigt) vorspannen würde.
  • 1B ist eine alternative schematische Darstellung dieses Effekts für einen beispielhaften Transistor, der elektrisch von einem darunter liegenden Substrat isoliert ist und der den „Floating Body-Effekt“ aufweist. 1B stellt schematisch verschiedene Energieniveaus und Bandabstände dar, die einer Source-Region, einer Drain-Region und einem Halbleiterkörper, angeordnet zwischen der Source-Region und der Drain-Region, entsprechen, wobei der Halbleiterkörper von einem darunter liegenden Substrat elektrisch isoliert ist. Wie bei einer Inspektion von 1B ersichtlich wird, sind die Energieniveaus jeder Region des Transistors (z.B. Source-Region, Drain-Region und zwischen der Source-Region und der Drain-Region angeordneter Halbleiterkörper) als ihren jeweiligen Regionen entsprechend in einem Querschnitt senkrecht zu einem Gate des Transistorbauelements gezeigt. Wie bei diesem beispielhaften PMOS-Bauelement gezeigt ist, umfasst die Source-Region ein Valenzband-Energieniveau 108 und ein Leitungsband-Energieniveau 112. Unter Bedingungen, bei denen der „Floating Body-Effekt“ nicht beobachtet wird (z.B. ein MOSFET in elektrischem Kontakt mit einem darunterliegenden Substrat), sind die Valenzbandenergie 116 und die Leitungsbandenergie 120 des Halbleiterkörpers neben der Source-Region niedriger als ihre entsprechenden Werte in der Source-Region, steigen dann aber so an, dass sie mit den Energiebändern der Drain-Region durchgehend sind. Die Drain-Regionen umfassen eine Valenzband-Energie 124 und eine Leitungsband-Energie 128. Ein Valenzband-Energieniveau 132 und ein Leitungsband-Energieniveau 136 für einen Halbleiterkörper, der den „Floating Body-Effekt“ aufweist, sind ebenfalls in 1B dargestellt. Wie gezeigt ist, sind die Valenzband-Energie 132 und die Leitungsband-Energie 136 für einen Halbleiterkörper, der den „Floating-Body-Effekt“ nicht aufweist, bei höheren Energien als ihre analoge Valenzband-Energie 116 und Leitungsbandenergie 120. Wie vorangehend erörtert, liegt dies daran, dass die Akkumulation von Minoritätsladungsträgern in einem Halbleiterkörper den Effekt hat, dass die Energiebänder erhöht werden, und somit die Spannung erhöht wird, die notwendig ist, um den Transistor in einen Aus-Zustand vorzuspannen. Ferner kann dieser Anstieg der Bandenergiewerte für das Valenzband-Energieniveau 132 und das Leitungsband-Energieniveau 136 des Halbleiterkörpers, wie vorangehend erörtert, eine Verringerung bei der Differenz zwischen Energieniveaus des Halbleiterkörpers mit denen, die der Source-Region und der Drain-Region zugeordnet sind, verursachen.
  • Andere Techniken, die verwendet wurden, um den Band-zu-Band-Tunneln (BTBT) -Effekt zu überwinden, umfassen ein Abstufen von Dotierstoffniveaus in der Source-Region und der Drain-Region, um die zugeordneten Fermi-Niveaus (und somit den IOFF) auf wünschenswertere Werte zu ändern, oder durch ein Einführen einer Heterostruktur mit breitem Bandabstand zwischen dem Halbleiterkörper und der Drain-Region, um das Energieniveau, bei dem IOFF gepinnt wird, wieder anzupassen. Obwohl diese Techniken jedoch den BTBT-Effekt bis zu einem gewissen Grad reduzieren können, verursacht die Erzeugung von Minoritätsträgern in dem Halbleiterkörper immer noch IOFF-Pinnen und Aus-Zustands-Lecken und einen Floating-Body-Effekt, wie vorangehen beschrieben. Daher ist es eine Herausforderung, sowohl den Band-zu-Band Tunneln-Effekt als auch den Floating-Body-Effekt erfolgreich zu managen.
  • Somit, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, um den Floating-Body-Effekt zu überwinden und Band-zu-Band-Tunneln zu reduzieren, um Aus-Zustands-Leckstrom drastisch zu verringern und somit die Performance von Bauelementen zu verbessern, die einen Halbleiterkörper aufweisen, der elektrisch von einem darunter liegenden Substrat (unter anderen Ausführungsbeispielen) isoliert ist, ist das Material, das für den Halbleiterkörper verwendet wird, so ausgewählt, dass es einen großen Bandabstand aufweist, so dass es ein Überlappen bei den Energien (oder, anders ausgedrückt, keinen Energieversatz) zwischen BandEnergieniveaus der Source-Region, Drain-Region und des Halbleiterkörpers für den Majoritätsladungsträger gibt, aber das einen energetischen Abstand mit dem Band des Minoritätsladungsträgers in der Drain-Region und der Source-Region aufweist. Bei einem Ausführungsbeispiel ist ein Material mit breitem Bandabstand für den Halbleiterkörper ausgewählt, anstatt für eine der Source-Region oder der Drain-Region, wobei letzteres aufgrund der hohen Ladungsträgermobilitäten, die oft bei Materialien mit breitem Bandabstand auftreten, geläufiger ist. Für PFET-Bauelemente verhindert diese Konfiguration Band-zu-Band-Tunneln von Minoritätsladungsträgern (d.h. Elektronen) in dem Leitungsband, während sie gleichzeitig Majoritätsladungsträger (d.h. Löcher) -Bewegung in dem Valenzband erlaubt. Bei NFET-Bauelementen verhindert diese Konfiguration Band-zu-Band-Tunneln von Minoritätsladungsträgern (d.h. Löchern) in dem Valenzband, während sie gleichzeitig eine Majoritätsladungsträger (d.h. Elektronen) -Bewegung in dem Leitungsband erlaubt. Dies verhindert effektiv Band-zu-Band-Tunneln zwischen dem Halbleiterkörper und der Drain-Region über das Leitungsband und eliminiert somit Aus-Zustands-Lecken, selbst für Bauelementkonfigurationen, bei denen der „Floating-Body-Effekt“ wahrscheinlicher und/oder ausgeprägter (z.B. XOI, Nanodraht) ist. Dies kann bei einigen Ausführungsbeispielen eine bis zu 1000-malige Verringerung des Aus-Zustands-Strom-Leckens verursachen.
  • Verfahren und Architektur
  • Es wird darauf hingewiesen, dass einige Ausführungsbeispiele der vorliegenden Offenbarung auf Konfigurationen anwendbar sind, bei denen ein Halbleiterkörper eines Transistorbauelements (umfassend eine Kanalregion) von einem darunter liegenden Substrat elektrisch isoliert ist. Bei einigen Ausführungsbeispielen umfasst die Konfiguration eine Isolatorschicht (z.B. aus einem dielektrischen Material wie beispielsweise einem Oxid, Nitrid oder Carbid), die zwischen dem Halbleiterkörper und einem darunter liegenden Substrat angeordnet ist. Wie vorangehend erwähnt, umfassen Bauelemente, die eine solche Konfiguration aufweisen, Halbleiter-auf-Isolator- („SOI“ oder „XOI“), Nanodraht- und Nanoband-Bauelemente. Der Einfachheit der Darstellung und der Erörterung halber sind nachfolgend eine Fertigungsmethodik und ein Architekturbeispiel vorgestellt, die ein Nanodraht (oder „Gate-Ringsum-“ („Gate all around“) oder „GAA“) -Bauelement umfassen. Es wird darauf hingewiesen, dass dieses Beispiel nicht die hierin umfassten Ausführungsbeispiele einschränken soll, sondern lediglich bereitgestellt ist, um ein Beispiel eines Halbleiterbauelements darzustellen, das einen von einem darunterliegenden Substrat isolierten Halbleiterkörper aufweist.
  • 2A-L stellen beispielhafte Integrierte-Schaltungs (IC) -Strukturen dar, die aus einem Verfahren resultieren, das ausgebildet ist, um Nanodraht-Transistoren zu bilden, die elektrisch von einem darunterliegenden Substrat isoliert sind, und das ein Halbleiterkörpermaterial und ein Source-Region-Material umfasst, die ausgewählt sind, um den „Floating Body-Effekt“ zu überwinden, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Die Strukturen von 2A-L sind der Einfachheit der Darstellung halber in dem Zusammenhang eines Bildens von Nanodraht- (oder Nanoband- oder Gate-Ringsum (GAA)) -Transistoren, umfassend zwei Nanodrähte/Nanobänder, dargestellt. Die Techniken können jedoch verwendet werden, um Nanodraht-Transistoren, die irgendeine Anzahl von Nanodrähten/Nanobändern umfassen, wie beispielsweise 1-10 oder mehr, zu bilden, gemäß einigen Ausführungsbeispielen. Wie aus dieser Offenbarung ersichtlich wird, umfasst das Verfahren bei einigen Ausführungsbeispielen ein Bilden einer Mehrschicht-Finnenstruktur aus abwechselnden Schichten von Opfer- und Nichtopfer-Material, wobei die eine oder die mehreren Nichtopfer-Materialschichten zu Nanodrähten/Nanobändern geformt werden sollen, indem die dazwischen liegenden Opfermaterialschichten durch selektive Ätzverarbeitung entfernt werden, gemäß einigen Ausführungsbeispielen. Bei einigen Ausführungsbeispielen sind die Nanodrähte/Nanobänder möglicherweise nur in der Kanalregion des finalen Transistorbauelements vorhanden, während bei anderen Ausführungsbeispielen einige oder alle der Nanodraht-/Nanobandschichten auch in einer oder beiden der Source/Drain (S/D)-Regionen vorliegen können, wie angesichts dieser Offenbarung ersichtlich wird. Verschiedene beispielhafte Transistortypen, die von den hierin beschriebenen Techniken profitieren können, umfassen, sind aber nicht beschränkt auf Feldeffekttransistoren (FETs), Metalloxid-Halbleiter-FETs (MOSFETs) und Tunnel-FETs (TFETs; tunnel FETs). Zusätzlich können die Techniken verwendet werden, um p-Typ-Bauelementen (z.B. PMOS) und/oder n-Typ-Bauelementen (z.B. NMOS) einen Vorteil zu verschaffen. Ferner können die Techniken zum Nutzen verschiedener transistorbasierter Bauelemente verwendet werden, wie beispielsweise Quantumbauelemente (Wenig- bis Einzel-Elektronen) oder komplementäre MOS (CMOS) -Bauelemente/Schaltungen, wobei entweder einer oder beide der umfassten p-Typ- und n-Typ-Transistoren unter Verwendung der hierin beschriebenen Techniken (z.B. umfassend Materialauswahlen, die den Floating Body-Effekt überwinden) gebildet werden können. Bei einigen Ausführungsbeispielen können die Techniken zum Nutzen von Bauelementen unterschiedlicher Skalen eingesetzt werden, wie beispielsweise IC-Bauelemente mit kritischen Abmessungen in dem Mikrometer- (Mikron-) Bereich und/oder in dem Nanometer- (nm-) Bereich (z.B. gebildet an den 22-, 14-, 10-, 7-, 5- oder 3-nm-Prozessknoten oder darüber hinaus).
  • 2A stellt eine beispielhafte IC-Struktur, umfassend das Substrat 210 mit einem Stapel 220 aus abwechselnden Materialschichten 222/224, die darauf gebildet sind, gemäß einem Ausführungsbeispiel dar. Bei einigen Ausführungsbeispielen kann das Substrat 210 Folgendes umfassen: ein Bulksubstrat, umfassend Gruppe-IV-Halbleitermaterial, wie beispielsweise Silizium (Si), Germanium (Ge) oder Silizium-Germanium (SiGe), und/oder irgendein oder irgendwelche mehreren anderen geeigneten Halbleitermaterialien; eine X-auf-Isolator (XOI; X on insulator) -Struktur, wobei X Gruppe-IV-Material (und/oder anderes geeignetes Halbleitermaterial) umfasst und das Isolatormaterial ein Oxidmaterial oder dielektrisches Material oder irgendein anderes elektrisch isolierendes Material ist; oder eine andere geeignete Mehrschichtstruktur, wobei die obere Schicht Gruppe-IV-Material und/oder anderes geeignetes Halbleitermaterial umfasst. Es wird erneut darauf hingewiesen, dass die Verwendung von „Gruppe-IV-Halbleitermaterial“ (oder „Gruppe IV-Material“ oder allgemein „IV“) hierin zumindest ein Gruppe-IV-Element (z.B. Silizium, Germanium, Kohlenstoff, Zinn, Blei), wie beispielsweise Si, Ge, SiGe und so weiter umfasst. Es wird darauf hingewiesen, dass Gruppe IV zum Beispiel auch als die Kohlenstoffgruppe oder IUPAC-Gruppe 14 bekannt sein kann. Bei einigen Ausführungsbeispielen kann das Substrat 210 eine oberflächen-kristalline Orientierung aufweisen, die zum Beispiel durch eine Miller-Index-Ebene von (001), (011) oder (111) beschrieben sein kann, wie angesichts dieser Offenbarung ersichtlich wird. Obwohl das Substrat 210 bei diesem beispielhaften Ausführungsbeispiel als eine Dicke (Abmessung in Richtung der Z-Achse) aufweisend gezeigt ist, die der Einfachheit der Darstellung halber ähnlich zu Schichten 222 und 224 ist, kann das Substrat 210 in einigen Fällen viel dicker als die anderen Schichten sein, wie beispielsweise aufweisend eine Dicke in dem Bereich von 50 bis 950 Mikrometer, zum Beispiel, was zumindest 100 Mal dicker als Schichten 222 und 224 sein kann, oder irgendeine andere geeignete Dicke, wie angesichts dieser Offenbarung ersichtlich wird. Bei Ausführungsbeispielen, bei denen das Substrat 210 nur die oberste Schicht einer Mehrschicht-Substratstruktur ist (und somit das Substrat 210 im Wesentlichen ein Pseudo-Substrat ist), muss diese oberste Schicht jedoch nicht so dick sein und kann relativ dünner sein, wie beispielsweise aufweisend eine Dicke in dem Bereich von 20 nm bis 10 Mikrometer, zum Beispiel. In einigen Fällen kann die ursprüngliche Dicke des Substrats 210 als ein Ergebnis eines Verarbeitens in, auf und/oder über dem Substrat 210 reduziert werden. Bei einigen Ausführungsbeispielen kann das Substrat 210 für ein oder mehrere andere Integrierte-Schaltungs (IC) -Bauelemente verwendet werden, wie beispielsweise verschiedene Dioden (z. B. Leuchtdioden (LEDs; lightemitting diodes) oder Laserdioden), verschiedene Transistoren (z.B. MOSFETs oder TFETs), verschiedene Kondensatoren (z.B. MOSCAPs), verschiedene mikroelektromechanische Systeme (MEMS; microelectromechanical systems), verschiedene nanoelektromechanische Systeme (NEMS; nanoelectromechanical systems), verschiedene Sensoren und/oder irgendwelche anderen geeigneten Halbleiter- oder IC-Bauelemente, abhängig von der Endnutzung oder Zielanwendung. Dementsprechend können die hierin beschriebenen Transistor-Strukturen bei einigen Ausführungsbeispielen in einer System-auf-einem-Chip (SoC; System-on-Chip) - Anwendung umfasst sein, wie aus dieser Offenbarung ersichtlich wird.
  • Bei einigen Ausführungsbeispielen können die abwechselnden Schichten 222 und 224 in einem Mehrschichtstapel 220 unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise Abscheiden/Aufwachsen der Schichten, eine nach der anderen, unter Verwendung von Molekularstrahlepitaxie (MBE; molecular-beam epitaxy), chemischer Gasphasenabscheidung (CVD; chemical vapor deposition), Atomlagenabscheidung (ALD; atomic layer deposition), physikalischer Gasphasenabscheidung (PVD; physical vapor deposition) und/oder irgendeinem anderen geeigneten Prozess, wie angesichts dieser Offenbarung ersichtlich wird. Es wird erneut darauf hingewiesen, dass der Mehrschichtstapel 220 bei diesem beispielhaften Ausführungsbeispiel später zu Nanodrähten für eine Verwendung in der Kanalregion eines oder mehrerer Transistoren gebildet werden soll. Ferner sind in bei diesem beispielhaften Ausführungsbeispiel die Schichten 222 als Opfer vorgesehen und die Schichten 224 sind dafür vorgesehen, zu Nanodrähten/Nanobändern gebildet zu werden, und dafür verwendet zu werden, wie angesichts dieser Offenbarung ersichtlich wird. Daher ist, wie in 2A gezeigt ist, die unterste Schicht des Stapels 220 die Opferschicht 222 und die oberste Schicht ist die Nicht-Opferschicht 224. Die vorliegende Offenbarung soll jedoch nicht derart eingeschränkt sein. Zum Beispiel kann der Stapel 220 alternativ eine zuerst gebildete/unterste Schicht von Nicht-Opfermaterial und/oder eine zuletzt gebildete/oberste Schicht von Opfermaterial aufweisen, gemäß einigen Ausführungsbeispielen. Bei einem Ausführungsbeispiel, das die zuletzt gebildete/oberste Schicht als Opfermaterial verwendet, kann diese Opferschicht gebildet sein, um die oberste Nicht-Opferschicht in dem Stapel zu schützen, vor einer selektiven Ätzverarbeitung, die verwendet wird, um den einen oder die mehreren Nanodrähte in der Kanalregion zu bilden, zum Beispiel. Bei einigen Ausführungsbeispielen kann der Stapel 220 mehr als zwei Materialschichten, wie beispielsweise zumindest drei unterschiedliche Materialschichten, in irgendeiner gewünschten Konfiguration umfassen, um eine Nanodraht-Konfiguration für eine Verwendung in der Kanalregion eines Transistors zu erreichen, wie basierend auf dieser Offenbarung ersichtlich ist. Bei einigen solchen Ausführungsbeispielen kann die Verwendung von zumindest drei unterschiedlichen Materialschichten unterschiedliche Beabstandung zwischen den finalen Nanodrähten (z.B. durch mehrere selektive Ätzprozesse) erlauben und/oder finale Nanodrähte aus verschiedenen Materialien in der Kanalregion erlauben, zum Beispiel. Wie basierend auf dieser Offenbarung ersichtlich ist, kann die gewünschte Anzahl von Nanodrähten die Anzahl von ursprünglich gebildeten abwechselnden Opferschicht 222/Nicht-Opferschicht 224-Sätzen (z.B. falls 3 Nanodrähte erwünscht sind, können 3 Sätze von 222/224 Schichten ursprünglich gebildet werden, falls 5 Nanodrähte erwünscht sind, können 5 Sätze von 222/224 Schichten gebildet werden, und so weiter) diktieren.
  • Bei einigen Ausführungsbeispielen können die Opferschichten 222 und die Nicht-Opferschichten 224 irgendwelche geeigneten Dicken (Abmessung in die Richtung der Z-Achse) aufweisen, wie beispielsweise Dicken in dem Bereich von 1-100 nm (z.B. 2-10 nm), oder irgendeine andere geeignete Dicke, wie angesichts dieser Offenbarung ersichtlich wird. Wie basierend auf dieser Offenbarung ersichtlich ist, bestimmen die Dicken der Schichten 222 und 224 weitgehend die finalen Dicken des einen oder der mehreren Nanodrähte, die in der Kanalregion eines Transistors und den dazwischen liegenden Räumen (sowie dem Raum zwischen dem untersten Nanodraht und dem Substrat 100) gebildet werden. Obwohl die Schichten 222 und 224 alle in dem beispielhaften Ausführungsbeispiel von 2A als die gleichen Dicken aufweisend gezeigt sind, soll die vorliegende Offenlegung nicht so eingeschränkt sein. Zum Beispiel können bei in einigen Ausführungsbeispielen die Opferschichten 222 alle ähnliche Dicken (z.B. plus/minus 1, 2 oder 3 nm von ihrer durchschnittlichen Dicke) aufweisen und die Nicht-Opferschichten 224 können alle ähnliche Dicken (z.B, plus/minus 1, 2 oder 3 nm von ihrer durchschnittlichen Dicke) aufweisen, aber die Opferschichten 222 und die Nicht-Opferschichten 224 können unterschiedliche relative Dicken aufweisen, so dass die Opferschichten 222 dicker oder dünner relativ zu den Nicht-Opferschichten 224 sind (z.B. relativ zumindest 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10 nm dicker oder dünner oder eine andere geeignete Minimum-Schwellen-Relativdifferenz).
  • Bei einigen solchen Ausführungsbeispielen kann der Dickenunterschied zwischen den Opferschichten 222 und den Nicht-Opferschichten 224 verwendet werden, um eine erwünschte Endkonfiguration zu erreichen, umfassend erwünschte Nanodrahtdicken und eine erwünschte Beabstandungsdistanz zwischen Nanodrähten, zum Beispiel. Bei einigen Ausführungsbeispielen können die Opferschichten 222 und/oder die Nicht-Opferschichten 224 variierende Dicken aufweisen, so dass nicht alle Opferschichten 222 relativ ähnliche Dicken aufweisen müssen (z.B. können zwei Opferschichten 222 relative Dickenunterschiede von mehr als 1, 2, 3, 4 oder 5 nm aufweisen) und/oder nicht alle Nicht-Opferschichten 224 relativ ähnliche Dicken aufweisen müssen (z.B. können zwei Nicht-Opferschichten 224 relative Dickenunterschiede von mehr als 1, 2, 3, 4 oder 5 nm aufweisen). Zum Beispiel kann bei einigen solchen Ausführungsbeispielen die unterste Opferschicht 222 relativ dicker als andere Opferschichten 222 in dem Stapel 220 (nur eine andere Opferschicht bei diesem beispielhaften Ausführungsbeispiel, aber könnten bei anderen Ausführungsbeispielen mehrere andere Opferschichten sein) sein, um einen erhöhten Puffer zwischen dem untersten gebildeten Nanodraht und dem Substrat 210 bereitzustellen, nachdem das Opfermaterial entfernt wird, zum Beispiel. Bei einigen Ausführungsbeispielen kann die Dicke von zumindest einer Schicht in einem Mehrschichtstapel 220 so gewählt sein, dass die Dicke dieser zumindest einen Schicht unter der kritischen Materialdicke der zumindest einen Schicht ist, um dazu beizutragen, zu verhindern, dass sich Versetzungen bilden. Bei einigen solchen Ausführungsbeispielen, bei denen die zumindest eine Schicht pseudomorphisch (unterhalb der kritischen Dicke des umfassten Materials, über die hinaus sich Versetzungen bilden) gewachsen sein kann, können zusätzliche Materialschemata verwendet werden, wie beispielsweise ein Verwenden von Materialien, die gitterfehlanpasst sind, zum Beispiel. Bei einigen Ausführungsbeispielen kann es gewünscht sein, Versetzungen in zumindest einer Schicht des Mehrschichtstapels 220 zu bilden, wie beispielsweise in den Opferschichten 222 (z.B. um bei deren späterer Entfernung während des selektiven Ätzverarbeitens in der Kanalregion zu helfen). Zahlreiche unterschiedliche Dickenschemata für die Opfer- und Nicht-Opfer-Schichten in dem Mehrschichtstapel 220 werden angesichts dieser Offenbarung offensichtlich werden.
  • Bei einigen Ausführungsbeispielen können die Opferschichten 222 irgendein geeignetes Material umfassen, wie beispielsweise Gruppe-IV-Halbleitermaterial, zum Beispiel. Bei einigen Ausführungsbeispielen können beispielsweise die Opferschichten 222 zumindest eines von Si und Ge umfassen. Bei Ausführungsbeispielen, bei denen SiGe-Material in einer oder mehreren Opferschichten des Stapels 220 umfasst ist, kann irgendeine Ge-Konzentration in der SiGe-Verbindung verwendet werden, so dass das SiGe als Si1-xGex dargestellt sein kann, wobei 0 < x < 1, zum Beispiel. Bei einigen Ausführungsbeispielen kann einer oder beide der Sätze von Schichten (Opferschichten 222 und/oder Nicht-Opferschichten 224) ungleiches Material innerhalb von Schichten in einem einzigen Satz umfassen.
  • Beispielhafte Materialien, die bei verschiedenen Ausführungsbeispielen in den Nicht-Opferschichten 224 umfasst sein können, sodass der Floating-Body-Effekt überwunden werden kann, sind nachfolgend beschrieben. Zum Beispiel können bei einigen Ausführungsbeispielen die Nicht-Opferschichten 224 ungleiche Materialien in dem Satz umfassen, wie beispielsweise eine der Schichten, die Si umfasst, und eine andere, die Ge umfasst, so dass Nanodrähte aus verschiedenen Materialien in demselben Transistor verwendet werden können, um ein Beispiel bereitzustellen.
  • Bei einigen Ausführungsbeispielen können eine oder mehrere der Schichten, die in dem Mehrschichtstapel 220 umfasst sind, Verunreinigungsdotierstoffe umfassen, unter Verwendung irgendeines geeigneten Dotierungsschemas, wie beispielsweise ein Dotieren einer oder mehrerer der Schichten unter Verwendung von geeigneten n-Typ-Dotierstoffen und/oder ein Dotieren einer oder mehrerer der Schichten unter Verwendung von geeigneten p-Typ-Dotierstoffen, zum Beispiel. Bei einigen solchen Ausführungsbeispielen können Verunreinigungsdotierstoffe zum Beispiel durch Diffusion und/oder Ionenimplantation und/oder durch andere geeignete Techniken eingeführt werden. Bei einigen Ausführungsbeispielen müssen die Schichten in dem Stapel 220 jedoch keine Dotierung umfassen (z.B. weder n-Typ- noch p-Typ-Dotierstoffe), so dass das Material in den Schichten intrinsisch ist oder schließlich nur nominell undotiert ist (z.B. mit Dotierstoffkonzentrationen von weniger als 1E18 Atomen pro Kubikzentimeter oder einer anderen Maximal-Schwellen-Dotierstoffkonzentration). Bei einigen solchen Ausführungsbeispielen kann es wünschenswert sein, dass die Schichten in dem Stapel 220 (der Schichten umfasst, die in der finalen Kanalregion des Transistorbauelements sein sollen) für die Verwendung in einem TFET-Bauelement intrinsisch sind, da TFET-Bauelemente im Allgemeinen ein Source-Kanal-Drain-Dotierungsschema von p-i-n oder n-i-p aufweisen, wobei „p“ für p-Typ-dotiertes Material, „n“ für n-Typ Material und „i“ für intrinsisches Material steht. Bei einigen Ausführungsbeispielen können eine oder mehrere der Opferschichten, die in dem Mehrschichtstapel 220 umfasst sind (z.B. eine oder mehrere der Opferschichten 222 und/oder Nicht-Opferschichten 224) ein Abstufen (z.B. erhöhen und/oder vermindern) des Gehalts eines oder mehrerer Materialien in der Schicht umfassen. Ferner können bei einigen Ausführungsbeispielen eine oder mehrere der Schichten, die in dem Mehrschichtstapel 220 umfasst sind, eine Mehrschichtstruktur aufweisen, die zumindest zwei Materialschichten umfasst, abhängig von der Endverwendung oder Zielanwendung. Nochmals ferner können in dem Mehrschichtstapel 220 zusätzliche Schichten vorliegen, wie beispielsweise eine oder mehrere Isolationsschichten (z.B. umfassend Dielektrikums-/Isoliermaterial), die zum Beispiel verwendet werden können, um dabei zu helfen, Abschnitte der finalen Nanodraht-Konfiguration zu isolieren. Zahlreiche unterschiedliche Material- und Schichtkonfigurationen für Mehrschichtstapel 220 sind angesichts dieser Offenbarung ersichtlich.
  • 2B stellt gemäß einem Ausführungsbeispiel eine beispielhafte, resultierende IC-Struktur dar, nachdem der Mehrschichtstapel 220 in der Struktur von 2A in eine oder mehrere Finnen gebildet wird. Wie bei diesem beispielhaften Ausführungsbeispiel gezeigt ist, wurde der Stapel 220 zu zwei finnenförmigen Stapeln 221 gebildet. Bei einigen Ausführungsbeispielen kann irgendeine geeignete Verarbeitung verwendet werden, um Finnenstapel 221 zu bilden, wie beispielsweise ein Strukturieren (unter Verwendung von Lithographie und Ätzen) des Stapels 220 in die gezeigten Finnenstapel 221, zum Beispiel. Ein solcher Strukturierungsprozess kann ähnlich zu einem Flache-Graben-Aussparungs (STR; shallow trench recess) -Prozess sein, der verwendet wird, um gefinnte (z.B. Tri-Gate- oder FinFET-) Transistoren zu bilden. Irgendeine Anzahl von Lithographie- und Ätzprozessen kann die Finnenstapel 221 gemäß einigen Ausführungsbeispielen strukturieren. Obwohl der Einfachheit der Darstellung halber nur zwei Finnenstapel 221 in 2B gezeigt sind, kann die IC-Struktur irgendeine Anzahl von Finnenstapeln umfassen, die aus dem Mehrschichtstapel 220 gebildet sind, wie beispielsweise 1-100, hunderte, tausende, mehrere Millionen oder mehr, da die Bauelemente, die gebildet werden sollen, in der nanotechnologischen Größenordnung sein können, wie basierend auf dieser Offenbarung ersichtlich ist. Wie in 2B gezeigt ist, umfassen der linke und der rechte Finnenstapel 221 ähnliche Höhen (Abmessung in Richtung der Z-Achse) und Breiten (Abmessung in Richtung der X-Achse). Die vorliegende Offenbarung soll jedoch nicht derart eingeschränkt sein. Zum Beispiel können bei einigen Ausführungsbeispielen die Finnenstapel 221 (wenn mehrere Finnenstapel umfasst sind) so gebildet sein, dass sie variierende Höhen und/oder variierende Breiten aufweisen. Wie auch in 2B gezeigt ist, umfasst die Struktur optional eine Flache-Graben-Isolations (STI) -Schicht 212, die unter Verwendung irgendwelcher geeigneten Techniken gebildet werden kann. Zum Beispiel kann die STI-Schicht 212, falls vorhanden, gemäß einigen Ausführungsbeispielen durch Ätzen in das Substrat 210, um Finnen aus nativem Material zu bilden, und durch Abscheiden der STI-Schicht 212, wie gezeigt ist, gebildet werden. Bei anderen Ausführungsbeispielen kann die STI-Schicht 212 zwischen den Finnenstapeln 221 abgeschieden und dann ausgespart werden, und bei einigen solchen Ausführungsbeispielen kann die STI-Schicht 212 zum Beispiel mit zumindest einem Abschnitt der unteren Opferschicht 222 bündig sein, im Gegensatz zu mit nativen Abschnitten des Substrats 210 bündig zu sein, zum Beispiel. Bei einigen Ausführungsbeispielen (z.B. bei Ausführungsbeispielen, bei denen das Substrat 210 ein XOI-Substrat ist) kann jedoch die STI-Schicht 212 fehlen, wie basierend auf dieser Offenbarung ersichtlich ist. Bei noch anderen Ausführungsbeispielen kann der Abschnitt des Substrats 210 direkt unter den Finnenstapeln 221 durch Ätzen entfernt werden, so dass sich die STI-Schicht 212 unter die Finnenstapel 221 erstreckt, so dass eine Isolationsschicht zwischen dem Substrat 210 und den Stapeln 221 angeordnet ist. Dieses vorangehende Beispiel ist nicht auf Nanodraht-Bauelemente beschränkt, sondern kann vielmehr auf FinFET-Konfigurationen angewendet werden, bei denen die Finne aus einem Source-Region-Material, einem Drain-Region-Material und einem Halbleiterkörpermaterial (umfassend eine Kanalregion) dazwischen hergestellt wird.
  • Bei einigen Ausführungsbeispielen können die Finnenstapel 221 unter Verwendung anderer geeigneter Verarbeitung gebildet werden. Zum Beispiel können bei einem beispielhaften Ausführungsbeispiel die Finnen durch ein Bilden von Finnen in dem Substrat 210 (Finnen, die nativ zu dem Substrat sind), ein Bilden von STI-Material zwischen den nativen Finnen (und optional unter den nativen Finnen), ein Entfernen von zumindest einem Abschnitt der nativen Finnen, um Finnengräben zu bilden, und ein Abscheiden des Mehrschichtstapels in die Finnengräben und ein Aussparen (oder Entfernen) des STI-Materials (z.B. um Finnenstapel zu bilden, wie in 2B gezeigt ist) gebildet werden. Bei einem solchen beispielhaften Ausführungsbeispiel kann STI-Material zwischen den Finnenstapeln (und/oder unter den Finnenstapeln) vorliegen und ein solches STI-Material kann irgendein geeignetes Dielektrikum, Oxid (z.B. Siliziumdioxid), Nitrid (z.B. Siliziumnitrid) und oder ein anderes elektrisch isolierendes Material umfassen, zum Beispiel. Ferner kann ein solches beispielhaftes Ausführungsbeispiel ein Aspektverhältnis-Einfang (ART; aspect ratio trapping) -Schema verwenden, wobei die nativen Finnen so gebildet sind, dass sie ein bestimmtes Höhe-zu-Breite-Verhältnis (z.B. größer als 1,5, 2, 3, 4, 5, 10 oder ein anderes geeignetes Verhältnis) aufweisen, so dass, wenn sie später entfernt oder ausgespart werden, die resultierenden Finnengräben, die gebildet werden, irgendwelche Defekte erlauben, die ansonsten in dem Austausch-Mehrschichtfinnenstapel vorliegen würden, um auf einer Seitenoberfläche (z.B. einer Oberfläche des STI-Materials) zu enden, da das Material vertikal wächst. Unabhängig von der Verarbeitung, die verwendet wird, um die Finnenstapel 221 zu bilden, kann bei einigen Ausführungsbeispielen STI-Material zwischen zwei solchen Finnenstapeln 121 vorliegen, um eine elektrische Isolation dazwischen bereitzustellen, zum Beispiel. Ferner kann, wie vorangehend angezeigt, STI-Material zwischen einem Finnenstapel 221 und dem darunter liegenden Substrat 210 angeordnet sein. Das in 2B gezeigte Ausführungsbeispiel umfasst jedoch kein solches STI-Material und muss daher bei einigen Ausführungsbeispielen nicht vorliegen. Es wird darauf hingewiesen, dass, obwohl die Finnenstapel 221 als im Allgemeinen eine rechteckige Form mit 90-Grad-Winkeln aufweisend dargestellt sind, eine solche Form der Einfachheit der Darstellung halber verwendet wird und die vorliegende Offenbarung nicht so eingeschränkt sein soll.
  • 2C stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, nachdem ein Dummy-Gate-Stapel auf der Struktur von 2B gebildet wird. Bei diesem beispielhaften Ausführungsbeispiel umfassen die Dummy-Gate-Dielektrikum-Schicht 232 und das Dummy-Gate 234 Opfermaterial (z.B. Dummy-Poly-Silizium für das Gate 234), das später in einem Austausch-Gate-Prozess entfernt und ersetzt werden soll. Ein solcher Gate-Zuletzt-Prozessablauf wird bei diesem beispielhaften Ausführungsbeispiel verwendet, um eine Verarbeitung der Kanalregion in einen oder mehrere Nanodrähte zu ermöglichen, wenn die Kanalregion nach einem Entfernen des Dummy-Gate-Stapels und vor der Bildung des finalen Gate-Stapels freigelegt wird, wie angesichts dieser Offenbarung ersichtlich wird. Bei einigen Ausführungsbeispielen kann eine Bildung des Dummy-Gate-Stapels unter Verwendung irgendwelcher geeigneten Techniken durchgeführt werden, wie beispielsweise eines Abscheidens der Dummy-Gate-Dielektrikum-Schicht 232 und der Dummy-Gate (auch als Dummy-Gate-Elektroden-) -Schicht 234, eines Strukturierens der Dummy-Schichten 232 und 234 zu einem Dummy-Gate-Stapel, eines Abscheidens von Gate-Abstandhaltermaterial und eines Durchführens einer Abstandhalterätzung, um Abstandhalter 236 auf jeder Seite des Dummy-Gate-Stapels zu bilden, wie zum Beispiel in 2F gezeigt ist. Die Abstandhalter 236 (auch als Gate-Abstandhalter oder Seitenwand-Abstandhalter bezeichnet) können dabei helfen, die Kanallänge zu bestimmen, und können auch bei Austausch-Gate-Prozessen helfen, zum Beispiel. Wie basierend auf dieser Offenbarung ersichtlich ist, hilft der Dummy-Gate-Stapel (und die Abstandhalter 236) dabei, die Kanalregion und Source/Drain (S/D) -Regionen jedes Finnenstapels 221 zu definieren, wobei die Nanodrähte, umfassend einen Halbleiterkörper (und umfassend eine oder mehrere Kanalregionen), unterhalb des Dummy-Gate-Stapels sind (da er sich unter dem finalen Gate-Stapel befinden wird) und die S/D-Regionen benachbart zu und auf beiden Seiten der Kanalregion sind. Die Abstandhalter 236 können irgendein geeignetes Material umfassen, wie beispielsweise irgendein geeignetes elektrisches Isolator-, Dielektrikums-, Oxid- (z.B. Siliziumoxid) und/oder Nitrid- (z.B. Siliziumnitrid) Material, wie aus dieser Offenbarung ersichtlich wird. Bei einigen Ausführungsbeispielen kann eine Hartmaske auf dem Dummy-Gate 234 und/oder auf Abstandhaltern 236 gebildet werden, die zum Beispiel umfasst sein können, um diese Merkmale während einer nachfolgenden Verarbeitung zu schützen, zum Beispiel.
  • 2D stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, nachdem Source/Drain (S/D) -Verarbeitung auf der Struktur von 2C durchgeführt wurde. Bei der beispielhaften Struktur von 2D wurden unterschiedliche S/D-Regionen gebildet, um unterschiedliche S/D-Ansätze darzustellen, die verwendet werden können. Zum Beispiel wurde für die hinteren Finnenstapel das Material in den S/D-Regionen entfernt und mit dem Austauschmaterial 242 ausgetauscht, wie gezeigt ist. Es wird darauf hingewiesen, dass die rechteckige Blockform der S/D-Regionen 242 der Einfachheit der Darstellung halber verwendet wird; jedoch können solche erneut gewachsenen S/D-Regionen andere Formen und Größen aufweisen, wie basierend auf dieser Offenbarung ersichtlich ist. Die Austausch-S/D-Regionen können unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise einem Entfernen von zumindest einem Abschnitt (oder allem) des Finnenstapels 221 und einem Abscheiden/Wachsen der Austausch-S/D-Regionen 242. Für die vorderen Finnenstapel wurde S/D-Material 244 über die Finnenstapel in den S/D-Regionen gebildet, wie gezeigt ist. Ein solches überlagerndes S/D-Merkmal 244 kann zum Beispiel als eine Umhüllungsschicht betrachtet werden. Somit kann bei solchen beispielhaften S/D-Regionen, umfassend Schicht 244, alles oder ein Abschnitt des Finnenstapels 221 in den S/D-Regionen verbleiben, wie basierend auf dieser Offenbarung ersichtlich ist.
  • Unabhängig von dem verwendeten S/D-Schema umfassen die S/D-Regionen möglicherweise irgendein geeignetes Material, wie beispielsweise Gruppe-IV-Halbleitermaterial, zum Beispiel. Zum Beispiel können die beiden Merkmale 242 und 244 gemäß einigen Ausführungsbeispielen unten beschriebene Materialien umfassen, die, wenn sie in Zusammenarbeit mit den für den Halbleiterkörper (oder -Körpern in dem Fall von mehreren Nanodrähten/Nanobändern) verwendeten Materialien ausgewählt werden, den Floating-Body-Effekt überwinden. Ferner können die S/D-Regionen irgendein geeignetes Dotierungsschema umfassen, das mit den nachfolgend beschriebenen Materialauswahlen kompatibel ist, so dass eine oder beide der S/D-Regionen in einem gegebenen S/D-Satz abhängig von der gewünschten Konfiguration geeignete n-Typ- und/oder p-Typ-Verunreinigungsdotierstoffe umfassen können. Zum Beispiel können in dem Fall eines Herstellens eines NMOS-Bauelements beide der S/D-Regionen in einem gegebenen Satz geeignete n-Typ-Dotierstoffe umfassen, und in dem Fall eines Herstellens eines PMOS-Bauelements können beide der S/D-Regionen in einem gegebenen Satz geeignete p-Typ-Dotierstoffe umfassen, gemäß einigen Ausführungsbeispielen. Es wird erneut darauf hingewiesen, dass bei TFET-Bauelementen die S/D-Regionen in einem gegebenen Satz im Allgemeinen entgegengesetzt dotiert sind, so dass eine der S/D-Regionen n-Typ-dotiert und die andere p-Typ-dotiert ist. Bei einigen Ausführungsbeispielen können eine oder beide der S/D-Regionen in einem gegebenen Satz eine Mehrschichtstruktur von zwei oder mehreren Materialschichten umfassen, zum Beispiel. Bei einigen Ausführungsbeispielen können eine oder beide der S/D-Regionen in einem gegebenen Satz ein Abstufen (z.B. Erhöhen und/oder Vermindern) des Gehalts/der Konzentration eines oder mehrerer Materialien in zumindest einem Abschnitt der Region(en) umfassen. Bei einigen Ausführungsbeispielen können zusätzliche Schichten in den S/D-Regionen umfasst sein, wie beispielsweise eine Abdeckschicht, die verwendet wird, um eine Widerstandsreduzierung zwischen den S/D-Regionen und den S/D-Kontakten zu reduzieren, zum Beispiel. Eine solche Abdeckungs-/Widerstandreduzierungsschicht kann unterschiedliches Material als das Haupt-S/D-Material umfassen und/oder eine höhere Dotierungskonzentration relativ zu dem Haupt-S/D-Material aufweisen, gemäß einigen solchen Ausführungsbeispielen. Es wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen S/D-Verarbeitung durchgeführt werden kann, nachdem die finale Gate-Stapel-Verarbeitung durchgeführt wurde, wie beispielsweise nach der Verarbeitung, die durchgeführt wird, um die beispielhafte Struktur von 2H zu bilden, zum Beispiel.
  • 2E stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, die gebildet wird, nachdem eine Schicht von Zwischenschicht-Dielektrikums (ILD; interlayer dielectric) 250 -Material auf der Struktur von 2D gebildet wurde. Bei einigen Ausführungsbeispielen kann die ILD-Schicht 250 unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise ein Abscheiden des ILD-Materials und optional ein Durchführen eines Polier-/Planarisierungsprozesses, um die beispielhafte Struktur von 2E zu bilden. Es wird darauf hingewiesen, dass bei diesem beispielhaften Ausführungsbeispiel die ILD-Schicht 250 als transparent dargestellt ist, damit die darunter liegenden Merkmale sichtbar sind. Bei einigen Ausführungsbeispielen kann die ILD-Schicht 250 ein dielektrisches Material umfassen, wie beispielsweise Siliziumdioxid oder Siliziumnitrid, oder ein anderes geeignetes elektrisch isolierendes Material, zum Beispiel.
  • 2F stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, die gebildet wird, nachdem der Dummy-Gate-Stapel (umfassend die Dummy-Gate-Dielektrikum-Schicht 232 und das Dummy-Gate 234) von 2E entfernt wurde, um die Kanalregion freizulegen. Es wird darauf hingewiesen, dass die freigelegte Kanalregion in den Figuren als 260 angezeigt ist. Bei einigen Ausführungsbeispielen kann ein Entfernen des Dummy-Gate-Stapels zunächst ein Entfernen einer Hartmaskenschicht, die auf dem Dummy-Gate-Stapel (wenn eine solche Hartmaskenschicht vorliegt) gebildet wird, und dann ein Entfernen der Dummy-Gate-Stapel-Schichten 234 und 232 (Dummy-Gate 234 und Dummy-Gate-Elektrode 232 bei diesem beispielhaften Fall) unter Verwendung irgendwelcher geeigneter Techniken, wie beispielsweise Ätzungen, Polieren und/oder Reinigungsprozessen, umfassen, zum Beispiel. Die A-Ebene in 2F wird verwendet, um die Querschnittsansichten von 2G-J anzuzeigen, wie nachfolgend detaillierter beschrieben wird.
  • 2G-J stellen gemäß einigen Ausführungsbeispielen Querschnittsansichten dar, die entlang Ebene A von 2F genommen wurden, die beispielhafte IC-Strukturen zeigen, die während Kanalregion- und Gate-Stapel-Verarbeitung gebildet wurden. Wie in 2G gezeigt ist, umfasst die Struktur die gleiche IC-Struktur wie die von 2F, abgesehen davon, dass eine unterschiedliche Ansicht verwendet wird, um bei dem Darstellen der Verarbeitung, die von der Struktur von 2H fortfahrend auftritt, zu helfen. Somit umfasst die Struktur, wie in 2G gezeigt ist, die zwei Finnenstapel, die zuvor über und auf dem Substrat 210 gebildet wurden, wobei der Abstandhalter 236 hinter den Finnenstapeln ist. Um bei der Orientierung zwischen der Struktur von 2F und 2G zu helfen, kann man sich auf die X-, Y- und Z-Achsen beziehen, die für jede Ansicht umfasst sind. Es wird erneut darauf hingewiesen, dass bei einigen Ausführungsbeispielen STI-Material zwischen den und auf der Außenseite der Finnenstapel 221 von 2G vorliegen kann, was dabei helfen kann, das Substrat 210 zu schützen. Zum Beispiel ist die optionale STI-Schicht 212 in 2G-2J mit gestrichelten Linien gezeigt, um darzustellen, wo eine solche STI-Schicht 212 positioniert sein kann, wenn sie vorliegt.
  • 2H stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, nachdem eine selektive Ätzverarbeitung auf der Struktur von 2G durchgeführt wurde, um die Opferschichten 222 zu entfernen. Bei einigen Ausführungsbeispielen kann die selektive Ätzverarbeitung eine oder mehrere selektive Ätzungen umfassen, die das Material der Opferschichten 222 mit einer Rate von zumindest 1,5, 2, 3, 4, 5, 10, 50, 100, oder 1000 Mal schneller relativ zu der Entfernung des Materials von Nicht-Opferschichten 224 für ein gegebenes Ätzmittel entfernen. Bei einigen Ausführungsbeispielen entfernt die selektive Ätzverarbeitung zum Beispiel möglicherweise kein Material (oder entfernt einen vernachlässigbaren Betrag von Material) von den Nicht-Opferschichten 224. Wie basierend auf dieser Offenbarung ersichtlich ist, kann das bestimmte Ätzmittel, das in dem selektiven Ätzprozess verwendet wird, basierend auf dem Material das in den Opferschichten 222 und den Nicht-Opferschichten 224 umfasst ist, ausgewählt werden, zum Beispiel. Zum Beispiel kann eine Peroxidchemie verwendet werden, um das Material der Opferschichten 222 selektiv zu ätzen und zu entfernen, während das Material von den Nicht-Opferschichten 224 minimal entfernt wird (oder gar kein Material von diesen entfernt wird). Bei Ausführungsbeispielen, bei denen eine Kohlenstofflegierung in den Nicht-Opferschichten 224 umfasst ist, kann diese diesen Schichten helfen, widerstandsfähiger gegenüber der selektiven Ätzverarbeitung zu sein, sodass relativ weniger Material von den Nicht-Opferschichten 224 entfernt wird, als falls diese Schichten 224 zum Beispiel keine Kohlenstofflegierung umfassen würden. Bei Ausführungsbeispielen, bei denen eine Kohlenstofflegierung in den Opferschichten 222 umfasst ist, kann sie die Menge und/oder Qualität der Ätzmittel erhöhen, die für die selektive Ätzverarbeitung zur Verfügung stehen, die verwendet wird, um diese Opferschichten 222 zu entfernen, zum Beispiel. Somit können unter Verwendung der hierin verschieden beschriebenen Techniken zahlreiche Vorteile realisiert werden.
  • Wie basierend auf 2G-2H ersichtlich ist, wurden die Nicht-Opferschichten 224 von 2G die Nanodrähte 224 von 2H, nachdem die Opferschichten 222 durch selektive Ätzverarbeitung (nur in der freigelegten Kanalregion 260, da der Rest der Struktur von 2F mit der ILD-Schicht 250 abgedeckt ist) entfernt wurden. Wenn somit die Nicht-Opferschichten 224 in einem Mehrschicht-Finnenstapel 221 umfasst sind, werden sie hierin als solche bezeichnet, aber sobald die Nicht-Opferschichten 224 durch Entfernung der darüberliegenden/darunterliegenden Opferschichten 222 in Nanodrähte umgewandelt werden, werden sie als Nanodrähte 224 bezeichnet. Es wird erneut darauf hingewiesen, dass gemäß einigen Ausführungsbeispielen irgendeine Anzahl von Nanodrähten/Nanobändern in der Kanalregion eines GAA-Transistors gebildet werden kann. Somit, obwohl bei der beispielhaften Struktur von 2H nur zwei Nanodrähte 224 in der freigelegten Kanalregion 260 gebildet werden, kann die selektiven Ätzverarbeitung verwendet werden, um 1-10, oder mehr, Nanodrähte zu bilden, zum Beispiel. Bei einigen Ausführungsbeispielen entfernt die selektive Ätzverarbeitung den Opferabschnitt des Mehrschichtfinnenstapels 221 möglicherweise nicht vollständig, so dass zumindest ein Abschnitt der einen oder der mehreren Opferschichten 222 möglicherweise immer noch in der Endstruktur vorliegt, zum Beispiel. Somit kann bei einigen solchen Ausführungsbeispielen die selektive Ätzverarbeitung als zumindest teilweise den Opferabschnitt des Mehrschichtfinnenstapels 221 entfernend betrachtet werden, zum Beispiel. Es wird auch wird darauf hingewiesen, dass, obwohl die Nanodrähte 224 in der Querschnittsansicht von 2H als im Allgemeinen eine rechteckige Form aufweisend abgebildet sind, die vorliegende Offenbarung nicht derart eingeschränkt sein soll. Zum Beispiel können bei einigen Ausführungsbeispielen umfasste Nanodrähte unterschiedliche Querschnittsgeometrien aufweisen, die unabhängig von der Ausrichtung mehr oder weniger einem Kreis, Halbkreis, einer Ellipse, Halbellipse, einem Oval, Halboval, Quadrat, Parallelogramm, Rhombus, Trapez, einer Raute, einem Dreieck, Fünfeck, Sechseck und so weiter ähneln. Ferner müssen zwei Nanodrähte, die in der gleichen Transistor-Kanalregion umfasst sind, bei einigen Ausführungsbeispielen keine ähnliche Querschnittsgeometrie aufweisen. Zum Beispiel stellen die Einfügeansichten von 2H' und 2H" Querschnittsgeometrien dar, die im Allgemeinen jeweils eine elliptische (Nanodraht 224') und eine rautenförmige Form (Nanodraht 224") aufweisen.
  • Bei einigen Ausführungsbeispielen können die durch die selektive Ätzverarbeitung in der Kanalregion 260 gebildeten Nanodrähte 224 ihre ursprüngliche Dicke (Abmessung in Richtung der Z-Achse) beibehalten. Bei anderen Ausführungsbeispielen kann jedoch während der selektiven Ätzverarbeitung etwas Material von den Schichten 224 entfernt werden. Somit können bei einigen Ausführungsbeispielen die resultierenden Nanodrähte 224 eine Maximaldicke (Abmessung in die Z-Achsen- oder vertikale Richtung) in dem Bereich von 1-100 nm (z.B. 2-10 nm), oder irgendeine andere geeignete Maximaldicke aufweisen, wie angesichts dieser Offenbarung ersichtlich wird. Ferner können bei einigen Ausführungsbeispielen die Nanodrähte innerhalb der Kanalregion eines Transistors (z.B. der Satz von Nanodrähten 224 auf der linken Seite oder der Satz auf der rechten Seite oder beide) Nanodrähte von variierenden Maximaldicken umfassen, so dass zwei Nanodrähte unterschiedliche relative Dicken (z.B. relativer Maximaldickenunterschied von zumindest 1, 2, 3, 4, 5 oder 10 nm) aufweisen können. Bei anderen Ausführungsbeispielen können die Nanodrähte innerhalb der Kanalregion eines Transistors jedoch Nanodrähte von ähnlichen maximalen Dicken umfassen, so dass jeder Nanodraht innerhalb von 1, 2 oder 3 nm der durchschnittlichen Maximaldicke aller Nanodrähte in der Kanalregion oder innerhalb eines anderen geeigneten Betrags ist, wie angesichts dieser Offenbarung ersichtlich wird. Der Raum/die Distanz zwischen Nanodrähten, der/die in einer Transistor-Kanalregion umfasst ist, kann gemäß einigen Ausführungsbeispielen ebenfalls variieren. Bei einigen Ausführungsbeispielen kann die Minimaldistanz zwischen zwei Nanodrähten in einer Kanalregion (d.h. die Abmessung, die in 2H als Distanz D angezeigt ist) in dem Bereich von 1-50 nm (z.B. 2-10 nm) oder einem anderen geeigneten Betrag sein, wie angesichts dieser Offenbarung ersichtlich wird. Bei einigen Ausführungsbeispielen kann die Mimimaldistanz zwischen zwei Nanodrähten weniger als eine Menge in dem Bereich von 2-10 nm oder weniger als ein anderer geeigneter maximaler Schwellenbetrag sein, wie angesichts dieser Offenbarung ersichtlich wird. Bei einigen Ausführungsbeispielen kann die Minimaldistanz (z.B. Distanz D), die zwischen zwei Nanodrähten erreicht werden kann, die unter Verwendung der Techniken hierin gebildet werden, die Kohlenstoff verwenden, wie verschieden beschrieben, relativ geringer sein im Vergleich zu Techniken zum Bilden ähnlicher Nanodrähte ohne ein Verwenden von Kohlenstoff. Daher können, als ein Ergebnis davon, in der Lage zu sein, geringere Minimaldistanzen (z.B. aufgrund der fehlenden oder reduzierten Diffusion zwischen Opfer- und Nicht-Opferschichten) zu erreichen, mehr Nanodrähte in einer gegebenen Kanalregionhöhe gebildet werden, was zu einer Verbesserung bei der Transistorperformance führt, wie hierin beschrieben ist.
  • 21 stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, nachdem eine Gate-Dielektrikum-Schicht 272 in der freigelegten Kanalregion 260 der Struktur von 2H abgeschieden wurde. Bei einigen Ausführungsbeispielen kann die Gate-Dielektrikum-Schicht 272 unter Verwendung irgendwelcher geeigneten Techniken, wie beispielsweise unter Verwendung irgendeines geeigneten Abscheidungsprozesses (z.B. MBE, CVD, ALD, PVD), zum Beispiel, gebildet werden. Bei einigen Ausführungsbeispielen kann die Gate-Dielektrikum-Schicht 272 Siliziumdioxid und/oder ein High-k-Dielektrikum umfassen, abhängig von der Endnutzung oder Zielanwendung. Beispiele von High-k-Gate-Dielektrikum-Materialien umfassen zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Temperprozess auf der Gate-Dielektrikum-Schicht 272 durchgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird, zum Beispiel. Bei einigen Ausführungsbeispielen kann die Gate-Dielektrikum-Schicht 272 relativ dünn sein, wie beispielsweise aufweisend eine Dicke in dem Bereich von 1-20 nm, zum Beispiel, oder eine andere geeignete Dicke, wie angesichts dieser Offenbarung ersichtlich wird. Es wird darauf hingewiesen, dass die Gate-Dielektrikum-Schicht 272 auf dem Boden der freigelegten Kanalregion von der Struktur von 2H gebildet wurde, und auch auf den freigelegten Seitenwänden der Abstandhalter 236, wie basierend auf der Struktur von 21 ersichtlich ist.
  • 2J stellt gemäß einem Ausführungsbeispiel eine beispielhafte resultierende IC-Struktur dar, nachdem das Gate (oder die Gate-Elektrode) 274 in die freigelegte Kanalregion 260 der Struktur von 21 abgeschieden wurde. Bei einigen Ausführungsbeispielen kann das Gate 274 unter Verwendung irgendwelcher geeigneten Techniken, wie beispielsweise unter Verwendung irgendeines geeigneten Abscheidungsprozesses (z.B. MBE, CVD, ALD, PVD), zum Beispiel, gebildet werden. Bei einigen Ausführungsbeispielen kann das Gate (oder die Gate-Elektrode) 274 eine großen Bereich von Materialien umfassen, wie beispielsweise Polysilizium, Siliziumnitrid, Siliciumcarbid oder verschiedene geeignete Metalle oder Metalllegierungen, wie beispielsweise Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN). Bei einigen Ausführungsbeispielen kann das Gate 274 eine Dicke in dem Bereich von 10-200 nm aufweisen, zum Beispiel, oder eine andere geeignete Dicke, wie angesichts dieser Offenbarung ersichtlich wird. Bei einigen Ausführungsbeispielen kann die Gate-Dielektrikum-Schicht 272 und/oder das Gate 274 zum Beispiel eine Mehrschichtstruktur aus zwei oder mehr Materialschichten umfassen. Bei einigen Ausführungsbeispielen kann die Gate-Dielektrikum Schicht 272 und/oder das Gate 274 ein Abstufen (z.B. Erhöhen und/oder Verringern) des Gehalts/der Konzentration eines oder mehrerer Materialien in zumindest einem Abschnitt des einen oder der mehreren Merkmale aufweisen. Bei einigen Ausführungsbeispielen können zusätzliche Schichten in dem finalen Gate-Stapel (z.B. zusätzlich zu der Gate-Dielektrikum-Schicht 272 und dem Gate 274) vorliegen, wie beispielsweise eine oder mehrere Arbeitsfunktionsschichten oder andere geeignete Schichten. Wie bei dem beispielhaften Ausführungsbeispiel von 2J gezeigt ist, wickelt sich das Gate 274 (und der gesamte Gate-Stapel im Allgemeinen) vollständig oder zu 100 Prozent um jeden Nanodraht 224. Bei einigen Ausführungsbeispielen wickelt sich das Gate 274 jedoch möglicherweise wesentlich um jeden Nanodraht, sodass es sich um zumindest 60, 65, 70, 75, 80, 85, 90, 95, oder 98 Prozent jedes Nanodrahts wickelt, zum Beispiel, oder um einen anderen geeigneten Betrag, wie angesichts dieser Offenbarung ersichtlich wird. Wie ebenfalls basierend auf dieser Offenbarung ersichtlich ist, kann sich die Gate-Dielektrikum-Schicht 274 bei einigen Ausführungsbeispielen im Vergleich zu dem Gate 272 um mehrere von einem oder mehreren Nanodrähten in der Kanalregion wickeln, da, zum Beispiel, die Gate-Dielektrikum-Schicht 272 den Raum zwischen Nanodrähten belegt und/oder das Gate 274 daran hindert, sich in dem Raum zwischen Nanodrähten zu bilden, insbesondere wenn dieser Raum (mit einer Mindestabmessung D, gezeigt in 2H) relativ klein (z.B. weniger als 5 nm) ist. Es wird darauf hingewiesen, dass, nachdem die Gate-Stapel-Verarbeitung durchgeführt wurde und das Gate 274 gebildet wurde, die freigelegte Kanalregion 260 nicht länger freigelegt ist, und zu der Kanalregion 262 in 2J geworden ist.
  • 2K stellt gemäß einem Ausführungsbeispiel eine resultierende IC-Struktur dar, nachdem die Verarbeitung von 2G-2J auf der Struktur von 2F durchgeführt wurde. Anders ausgedrückt ist die Struktur von 2K die gleiche wie die Struktur von 2J, außer dass die Sicht zu der perspektivischen Ansicht der IC-Struktur zurückkehrt, um zum Beispiel nachfolgende Verarbeitung darzustellen. Es wird erneut darauf hingewiesen, dass die X-, Y- und Z-Achsen für alle IC-Ansichten bereitgestellt sind, um bei der Ausrichtung der verschiedenen Figuren zu helfen. Auch wird erneut darauf hingewiesen, dass bei einigen Ausführungsbeispielen S/D-Verarbeitung möglicherweise nicht bis nach der Gate-Stapel-Verarbeitung auftritt, so dass die S/D-Verarbeitung unter Verwendung der Struktur von 2K durchgeführt werden könnte (falls sie noch nicht durchgeführt wurde), zum Beispiel.
  • 2L stellt gemäß einem Ausführungsbeispiel eine resultierende beispielhafte IC-Struktur dar, nachdem S/D-Kontakte 280 für die Struktur von 2K gebildet wurden. Bei einigen Ausführungsbeispielen können S/D-Kontakte 280 unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise Bilden von Kontaktgräben in der ILD-Schicht 250 über die jeweiligen S/D-Regionen und Abscheiden von Metall oder einer Metalllegierung (oder einem anderen geeigneten elektrisch leitfähigen Material) in die Gräben. Bei einigen Ausführungsbeispielen kann die S/D-Kontakt 280 -Bildung zum Beispiel Silizidierung, Germanidierung, und/oder Temperprozesse umfassen. Bei einigen Ausführungsbeispielen können die S/D-Kontakte 280 Aluminium oder Wolfram umfassen, obwohl irgendein geeignetes leitfähiges Metall oder irgendeine geeignete leitfähige Legierung verwendet werden kann, wie beispielsweise Silber, Nickel-Platin oder Nickel-Aluminium. Bei einigen Ausführungsbeispielen können einer oder mehrere der S/D-Kontakte 280 ein widerstandsreduzierendes Metall und ein Kontakt-Plug-Metall oder auch nur einen Kontakt-Plug umfassen. Beispielhafte kontaktwiderstandsreduzierende Metalle umfassen zum Beispiel Nickel, Aluminium, Titan, Gold, Gold-Germanium, Nickel-Platin, oder Nickel-Aluminium und/oder andere widerstandsreduzierende Metalle oder Legierungen. Beispielhafte Kontakt-Plug-Metalle umfassen zum Beispiel Aluminium, Kupfer, Nickel, Platin, Titan oder Wolfram oder deren Legierungen, obwohl irgendein geeignetes leitfähiges Kontaktmetall oder Legierung verwendet werden kann. Bei einigen Ausführungsbeispielen können in den S/D-Kontaktregionen zusätzliche Schichten vorliegen, wie beispielsweise Adhäsionsschichten (z.B. Titannitrid) und/oder Liner- oder Barriereschichten (z.B. Tantalnitrid), falls gewünscht.
  • Eine zusätzliche Verarbeitung zum Abschließen der IC nach einer S/D-Kontaktverarbeitung kann zum Beispiel eine Back-End- oder Back-End-of-Line (BEOL-) Verarbeitung zum Bilden einer oder mehrerer Metallisierungsschichten und/oder zum Verbinden der gebildeten Transistorbauelemente umfassen. Irgendeine andere geeignete Verarbeitung kann durchgeführt werden, wie angesichts dieser Offenbarung ersichtlich ist. Es wird darauf hingewiesen, dass die Techniken und die resultierenden, daraus gebildeten IC-Strukturen der Einfachheit der Beschreibung halber in einer bestimmten Reihenfolge dargestellt sind. Einer oder mehrere der Prozesse können jedoch in einer unterschiedlichen Reihenfolge durchgeführt werden oder werden möglicherweise gar nicht durchgeführt. Es wird erneut darauf hingewiesen, dass die Techniken verwendet werden können, um ein oder mehrere Transistorbauelemente zu bilden, umfassend irgendwelche der Folgenden: Feldeffekttransistoren (FETs), Metalloxid-Halbleiter-FETs (MOSFETs), Tunnel-FETs (TFETs) und/oder Nanodraht- (oder Nanoband- oder Gate-All-Around (GAA)) Konfigurationstransistoren (die irgendeine Anzahl von Nanodrähten/Nanobändern aufweisen). Zusätzlich können die gebildeten Bauelemente p-Typ-Transistor-Bauelemente (z.B. PMOS) und/oder n-Typ-Transistor-Bauelemente (z.B. NMOS) umfassen. Ferner können die transistorbasierten Bauelemente komplementäre MOS (CMOS) - Bauelemente oder Quantenbauelemente (Wenig- bis Einzel-Elektronen) umfassen, um nur einige Beispiele zu nennen. Zahlreiche Variationen und Konfigurationen sind angesichts dieser Offenbarung ersichtlich.
  • Nanodraht-Transistoren können durch ein Verwenden eines Stapels aus abwechselnden Materialschichten gebildet werden, wobei einer der Sätze von Materialschichten in dem Stapel zu opfern oder inaktiv ist. Der Stapel aus abwechselnden Materialschichten kann zu finnenförmigen Stapeln geformt werden, wobei die Opfermaterialschichten in dem Finnenstapel entfernt werden, um Nanodrähte der Nichtopfer-Materialschichten in der Kanalregion eines Transistors zu bilden. Es wird erneut darauf hingewiesen, dass Nanodraht-Transistoren unter Verwendung eines Stapels von abwechselnden Materialschichten gebildet werden können, wobei ein Satz der Schichten als Opfer vorgesehen ist und der andere Satz als Nicht-Opfer vorgesehen ist, so dass die Opferschichten durch selektives Ätzen entfernt werden können, um die Nichtopfer-Schichten zurückzulassen, so dass diese als Nanodrähte in der Kanalregion des Transistors verwendet werden. Der Stapel kann beispielsweise bei einem Deckschicht-Abscheidungsprozess gebildet werden, wobei der Stapel dann in Mehrschicht-Finnen geätzt wird, oder alternativ durch ein Verwenden von Aspektverhältnis-Einfangen (ART), wobei Finnen, die zu einem gegebenen Substrat nativ sind, mit Mehrschicht-Finnen, die abwechselnde Nicht-Opfer (aktive) -Schichten und Opfer (oder anderweitig inaktive) -Schichten aufweisen, ausgespart-und-ersetzt werden.
  • Materialauswahl
  • Wie vorangehend beschrieben, sind Nanodraht-Transistorbauelemente sowie andere Konfigurationen, bei denen ein Halbleiterkörper von einem darunter liegenden Substrat isoliert ist, anfällig für erhöhtes Aus-Zustands-Lecken (auch als Gate-induziertes Drain-Lecken bezeichnet). Ausführungsbeispiele hierin umfassen eine koordinierte Materialauswahl für einen Halbleiterkörper und zumindest eine einer Source-Region und einer Drain-Region, so dass das für den Halbleiterkörper verwendete Material so ausgewählt ist, dass es einen Bandabstand aufweist, der größer ist als der Bandabstand von zumindest einer einer Source-Region und einer Drain-Region. Bei einigen Ausführungsbeispielen sind die Materialien derart ausgewählt, dass es ein Überlappen bei Energien (oder, anders ausgedrückt, keinen Energieversatz) zwischen den Bandenergieniveaus von zumindest einer der Source-Region, Drain-Region relativ zu dem Halbleiterkörper für den Majoritätsladungsträger gibt. In einigen Fällen sind die Materialien mit einem Bandversatz in dem Band des Minoritätsladungsträgers in zumindest einer der Drain-Region und der Source-Region relativ zu dem Halbleiterkörper ausgewählt.
  • Anders ausgedrückt ist ein Material mit breitem Bandabstand für den Halbleiterkörper gewählt, anstatt für entweder die Source-Region oder die Drain-Region. Diese Strategie zur Materialauswahl ist besonders vorteilhaft für Halbleiterbauelemente, die eine Halbleiterkörperbreite („Kanallänge“) von 10 nm oder weniger aufweisen, was sich der ballistischen Grenze für Ladungsträger nähert. Für diese Kanallängen ist der Ladungsträgertransport durch Streuungsereignisse an der Source- und/oder Drain-Region/Halbleiterkörper-Schnittstelle begrenzt. Ohne ein Streuungsereignis an dieser Schnittstelle ist ein Strom in dem Bauelement eine Funktion von Trägerinjektionsgeschwindigkeit von der Source-Region in den Halbleiterkörper. Ein Auswählen eines Source-Region-Materials (und optional eines Drain-Region-Materials), umfassend einen geringen Bandabstand, eine hohe Trägerinjektionsgeschwindigkeit und eine geringe effektive Masse, ermöglicht es dem Transistorbauelement, einen ausreichenden Strom aufrechtzuerhalten, obwohl es ein Material mit breitem Bandabstand für den Halbleiterkörper verwendet, obwohl allgemein davon ausgegangen wird, dass Materialien mit breitem Bandabstand eine Ladungsträgermobilität und eine Ladungsträgergeschwindigkeit aufweisen, die für die Kanalregion des Halbleiterkörpers nicht ausreichend sind.
  • Beispielhafte für Bandenergie- und Bandabstandstrukturen sind in 3A und 3B dargestellt. Zunächst ist in 3A das Bandenergiediagramm für ein PFET-Bauelement dargestellt. 3A stellt die Source-Region-Valenzbandenergie 304, die Source-Region-Leitungsbandenergie 308, die Halbleiterkörper-Valenzbandenergie 312, die Halbleiterkörper-Leitungsbandenergie 316, die Drain-Region-Valenzbandenergie 320 und die Drain-Region-Leitungsbandenergie 324 dar. Ein Abschnitt 328 des Bandabstands des Halbleiterkörpers auf der Leitungsbandseite des Drain-Region-Fermi-Niveaus verhindert eine energetische Überlappung zwischen dem Leitungsband des Halbleiterkörpers 316 und dem Valenzband 320 der Drain-Region. Dieser Abschnitt 328 des Bandabstands verhindert somit das Tunneln von Ladungsträgern von dem Halbleiterkörper-Leitungsband 316 zu dem Drain-Region-Valenzband 320 und verhindert somit den BTBT-Effekt und das vorangehend beschriebene Aus-Zustand-Stromlecken. Da jedoch die Bandenergien des Source-Region-Valenzbands 304, des Halbleiterkörper-Ausgleichsbandes 312 und des Drain-Region-Valenzbands 320 überlappen, ist der Fluss der Majoritätsträgerlöcher durch das Bauelement ausreichend, um einen für den Bauelementbetrieb ausreichenden Strom zu unterstützen.
  • 3B stellt eine alternative Ansicht der Beziehungen von Bandenergien und Bandabständen für Silizium, Germanium und Aluminiumantimonid dar. Bei dieser Abbildung ist der Abschnitt der Bandabstände dieser Materialien relativ zu den Fermi-Niveaus dieser Materialien gezeigt, um die allgemeinen Auswahlkriterien für Materialien bei Ausführungsbeispielen der vorliegenden Offenbarung weiter darzustellen. Zum Beispiel bei einem PMOS-Bauelement, bei dem eine Source-Region und eine Drain-Region Germanium (Ge) aufweisen und Aluminiumantimonid (AlSb) für den Halbleiterkörper ausgewählt ist, ist zu erkennen, dass der Bandabstand des AlSb-Halbleiterkörpers größer ist als der des Ge, das für die Source-Region und die Drain-Region verwendet wird. Wie gezeigt ist, überlappt die Eg des Halbleiterkörpers die EF der Ge-Source-Region und Drain-Region. Wie vorangehend beschrieben wurde verhindert dies den BTBT-Effekt verhindert und reduziert somit den IOFF. Ferner ist bei einer Betrachtung von 2B offensichtlich, dass ein Großteil der Eg des AlSb auf der Leitungsbandseite der AlSb Ef ist. Diese Konfiguration von Bandabständen erleichtert den Fluss des Majoritätsträgers von Löchern durch die verschiedenen Valenzbänder, wenn die Vorrichtung auf den An-Zustand vorgespannt ist. Bei diesem Beispiel ist Ge Eg 0,8 eV und AlSb Eg ist 1,6 eV. Ein Leitungsbandversatz zwischen den Leitungsbändern von Ge und AlSb ist 0,3 eV. Ein Valenzbandversatz zwischen den Valenzbändern von Ge und AlSb ist 0,5 eV.
  • Ein alternatives Ausführungsbeispiel eines PMOS-Bauelements kann Si als das Halbleiterkörpermaterial mit Ge als das Source-Region- und Drain-Region-Material umfassen. Analog zu dem vorangehenden Beispiel ist ein Abschnitt der Si Eg über der Ge Ef, was den BTBT-Effekt hemmt und damit den IOFF reduziert, der notwendig ist, um das Bauelement auf einen Aus-Zustand vorzuspannen. Für die Kombination von Materialien bei diesem alternativen Ausführungsbeispiel existiert eine energetische Barriere für Ladungsträger (in diesem Fall Löcher), die versuchen, aus der Ge-Source-Region in den Si-Halbleiterkörper zu fließen. Ein Dotieren der Ge-Source-Region mit einem Loch („ p+“) -Dotierstoff und ein Dotieren des Si-Halbleiterkörpers mit einem Elektronen- („n-“) -Dotierstoff erhöht diese Barriere weiter. Bei einigen Ausführungsbeispielen kann diese Barriere unter Verwendung von Gate-Arbeitsfunktions-Engineering gemanagt und/oder modifiziert werden, das diese energetische Barriere auf ein Niveau reduziert, bei dem das gewünschte An-Zustands-Strom-zu-Aus-Zustands-Strom-Verhältnis erreicht werden kann.
  • Obgleich nicht in 3A dargestellt, können alternative Materialauswahlen für ein NFET-Bauelement gemacht werden, das unter Verwendung einer Anpassung der vorangehenden Kriterien ebenso machbar ist. Ein Material, das einen größeren Bandabstand aufweist, wobei eine Majorität des Bandabstands dem Valenzband (in dem Majoritätsladungsträgerelektronen mobil sind) zugeordnet ist, aber nur ein geringer oder kein Bandversatz in dem Leitungsband für den Halbleiterkörper ausgewählt werden kann. Bei einem Beispiel kann der Halbleiterkörper Indiumphosphid (InP) aufweisen und die Drain-Region (und/oder Source-Region) kann Indium-Gallium-Arsenid (InGaAs) aufweisen.
  • Beispielhafte Source-Region- und Drain-Region-Materialien für ein PMOS-Bauelement umfassen zum Beispiel Ge. Beispielhafte Source-Region- und Drain-Region-Materialien für ein NMOS-Bauelement umfassen, zum Beispiel unter anderem InGaAs, InAs, von denen einige in Tabelle 1 mit einem InP-Halbleiterkörper angezeigt sind. Ein alternatives Halbleiterkörpermaterial für ein NMOS-Bauelement umfasst auch AlSb mit entsprechenden Ge-Source- und Drain-Regionen. Diese bestimmte beispielhafte Kombination ist wegen der Magnitude des Bandabstands in dem AlSb-Halbleiterkörper (1,65 eV) im Vergleich zu der in den Ge-Source/Drain-Regionen (0,67 eV) interessant. Auch weist das Valenzband der Source/Drain-Regionen bei dieser beispielhaften Kombination einen Versatz von 0,3 eV in dem Valenzband und einen Versatz von 0,5 eV in dem Leitungsband auf.
  • Bei einem anderen Ausführungsbeispiel kann Si für einen Halbleiterkörper mit Ge-Source- und Drain-Regionen verwendet werden. Dieses Ausführungsbeispiel umfasst einen Valenzbandversatz von 0,4 eV von den Ge-Source- und -Drain-Regionen relativ zu dem Si-Halbleiterkörper und einen 0,05 eV-Bandversatz in dem Leitungsband. Gate-Arbeitsfunktions-Engineering kann dazu verwendet werden, die Bänder so anzuheben, dass der Einfluss auf den An-Zustands-Strom von diesen Bandversätzen vernachlässigbar ist.
  • Ein zusätzlicher Faktor, der möglicherweise berücksichtigt wird, wenn die koordinierte Materialauswahl der Source-Region, Drain-Region und des Halbleiterkörpers bestimmt wird, ist die Anordnung von Ladungsträgern in „Tälern“ von Brillouin-Zonen (auch als „k-Raum“ bezeichnet). Bei einigen PMOS-Ausführungsbeispielen können Ladungsträger innerhalb des „Gamma-Tals“ angeordnet sein. Bei einem PMOS-Beispiel bewegen sich Löcher bei einer Migration zwischen dem Halbleiterkörper, der Source-Region und der Drain-Region im Allgemeinen von einem Gamma-Tal in dem Valenzband einer Source-Region (z.B. Ge) zu einem Gamma-Tal des Halbleiterkörpers (z.B. AlSb oder Si). Dies ist auch bei vielen III-V-Materialien der Fall. Bei einem anderen Beispiel können die Elektronen in einem NMOS-Bauelement innerhalb von irgendwelchen des Gamma-Tals, des X-Tals oder des L-Tals angeordnet sein. Wenn sich somit Elektronen zwischen der Source- (oder Drain-) Region und dem Halbleiterkörper (z.B. von InGaAs-Source-Drain zu InP-Halbleiterkörper) bewegen, bleiben die Träger durchgehend in dem Gamma-Tal. Bei einigen Materialkombinationen ist dies jedoch möglicherweise nicht der Fall, weil es eine Fehlanpassung in den Leitungsbandtälern der Materialien geben kann, die den Elektronenfluss hemmt. Zum Beispiel kann für Elektronenladungsträger ein Fluss von einer Ge-Source-Region zu einem Si-Halbleiterkörper schwierig sein, weil sich die Elektronen von einem L-Tal (in die Ge-Source-Region) zu einem X-Tal (in dem Si-Halbleiterkörper) bewegen müssen.
  • Alternative Techniken können eingesetzt werden, um diesen Effekt zu erreichen, selbst wenn die Materialauswahlen alleine nicht ausreichen, um den gewünschten Effekt zu erzielen. Zum Beispiel kann Gate-Arbeitsfunktions-Engineering verwendet werden, um erhöhten Widerstand eines Ladungsträgers zu mindern, der sich von einer Source-Region in einen Halbleiterkörper bewegt, für den es einen ungünstigen Bandversatz gibt, um auf einen herkömmlichen thermionischen Strom abzuzielen, um den Versatz zwischen einem oder mehreren Source-/Drain-Region-Bändern und einem oder mehreren Halbleiterkörperbändern zu überwinden.
  • Die folgenden Tabelle 1 identifiziert verschiedene beispielhafte Materialsysteme, die Kombinationen von Drain-Region-Materialien und Halbleiterkörpermaterialien umfassen, die alle im Zusammenhang von Ausführungsbeispielen der vorliegenden Offenbarung angewendet werden können. Tabelle 1 Beispielhafte Materialsysteme für NMOS- und PMOS-Bauelemente
    MOS-Typ Halbleiterkörpermaterial (Bandabstand eV) Source-Region/Drain-Region-Material (Bandabstand eV) Bandversatz (eV)
    NMOS InP In1-xGaxAs(0,36+0,63x+0,43x2) 0
    (1,34) In0,53GaAs (0,74eV)
    NMOS GaAs InAs (0,354) 0
    (1,43) In1-xGaxAs (0,36+0,63x+0,43x2)
    InGaAsSb (0,354 bis 0,726)
    InSb (0,17)
    NMOS InGaP InAs (0,354) 0
    (1,4 bis 2) In1-xGaxAs (0,36+0,63x+0,43x2)
    InGaAsSb (0,354 bis 0,726)
    InSb (0,17)
    NMOS AlxGa1-xAs (1,4 bis 2,168: InAs (0,354) 0
    x<0,45: 1,424+1,247x eV In1-xGaxAs (0,36+0,63x+0,43x2)
    x>0,45:1,9+0,125x+0,143x2) InGaAsSb (0,354 bis 0,726)
    InSb (0,17)
    NMOS InxGa1-xAsySb1-y InAs (0,354) 0
    (0,24 bis 1,4) InSb (0,17)
    NMOS InxGa1-xPySb1-y InAs (0,354) 0
    (0≤x≤0,3, 0≤y≤1) In1-xGaxAs (0,36+0,63x+0,43x2)
    (0,8 bis 1,3) InGaAsSb (0,354 bis 0,726)
    InSb (0,17)
    NMOS AlGaSb InSb (0,17) 0
    (0,74 (GaSb) bis 1,74 AlSb)) GaSb (0,74)
    PMOS AlSb (1,4) Ge (0,67) 0,3 (VB)
    PMOS Si, SixGe1-x (x≤s0,5) Ge (0,67) Maximal 0,4
    (0,67 bis 1,2) (VB)
  • Eine Verwendung der hierin bereitgestellten Techniken und Strukturen kann detektierbar sein unter Verwendung von Werkzeugen, wie beispielsweise: Elektronenmikroskopie, umfassend Raster-/Transmissionselektronenmikroskopie (SEM/TEM; scanning electron microscopy/transmission electron microscopy), Rastertransmissionselektronenmikroskopie (STEM; scanning transmission electron microscopy), Nanostrahl-Elektronenbeugung (NBD oder NBED; nano-beam electron diffraction) und Reflexionselektronenmikroskopie (REM; reflection electron microscopy); Zusammensetzungsabbildung; Röntgenkristallstrukturanalyse oder Röntgenbeugung (XRD; x-ray crystallography or diffraction); Energiedispersive Röntgenspektroskopie (EDS; energy-dispersive x-ray spectroscopy); Sekundärionen-Massenspektrometrie (SIMS; secondary ion mass spectrometry); Laufzeit-SIMS (ToF-SIMS; time-of-flight SIMS); Atomsonden-Bildgebung oder Tomographie; Lokalelektroden-Atomsonden- (LEAP-; local electrode atom probe) Techniken; 3D-Tomographie; oder hochauflösende physikalische oder chemische Analyse, um ein paar geeignete Beispiele analytischer Werkzeuge zu nennen. Insbesondere können solche Werkzeuge bei einigen Ausführungsbeispielen eine integrierte Schaltung (IC) anzeigen, die einen Transistor umfasst, der eine Nanodraht- (oder Nanoband- oder Gate-All-Around (GAA))-Konfiguration umfasst, die die verschiedenen, vorangehend angezeigten Materialauswahlen umfasst.
  • Beispielsystem
  • 4 ist ein beispielhaftes Rechensystem, das gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung mit einer oder mehreren der Integrierte-Schaltungs-Strukturen, wie sie hierin offenbart sind, implementiert ist. Wie ersichtlich ist, häust das Rechensystem 400 eine Hauptplatine 402. Die Hauptplatine 402 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf einen Prozessor 404 und zumindest einen Kommunikationschip 406, von denen jeder physisch und elektrisch mit der Hauptplatine 402 gekoppelt oder anderweitig in diese integriert sein kann. Es wird darauf hingewiesen, dass die Hauptplatine 402 beispielsweise irgendeine gedruckte Schaltungsplatine sein kann, ob eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine oder die einzige Platine des Systems 400 etc.
  • Abhängig von seinen Anwendungen kann das Rechensystem 400 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 402 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen möglicherweise, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) und so weiter). Irgendwelche der Komponenten, die in dem Rechensystem 400 umfasst sind, umfassen möglicherweise eine oder mehrere Integrierte-Schaltungs-Strukturen oder -Bauelemente, die gemäß einem beispielhaften Ausführungsbeispiel ausgebildet sind. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips integriert sein (beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 406 ein Teil des Prozessors 404 sein kann oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 406 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von dem Rechensystem 400. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 406 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jeglichen anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Das Rechensystem 400 kann eine Mehrzahl von Kommunikationschips 406 umfassen. Zum Beispiel kann ein erster Kommunikationschip 406 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 406 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere. Bei einigen Ausführungsbeispielen kann der Kommunikationschip 406 eine oder mehrere Transistorstrukturen umfassen, die ein Transistorbauelement aufweisen, das wie vorangehend verschieden beschrieben ausgebildet ist.
  • Der Prozessor 404 des Rechensystems 400 umfasst einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 404 gepackaget ist. Bei einigen Ausführungsbeispielen umfasst der Integrierte-Schaltungs-Die des Prozessors eine Onboard-Schaltungsanordnung, die mit einer oder mehreren Integrierte-Schaltungs-Strukturen oder -Bauelementen implementiert ist, wie hierin verschiedenartig beschrieben ist. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der zum Beispiel elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 406 kann auch einen Integrierte-Schaltungs-Die umfassen, der innerhalb des Kommunikationschips 406 gepackaget ist. Gemäß einigen solchen Ausführungsbeispielen umfasst der Integrierte-Schaltungs-Die des Kommunikationschips eine oder mehrere Integrierte-Schaltungs-Strukturen oder -Bauelemente, wie hierin verschiedenartig beschrieben ist. Angesichts dieser Offenbarung wird darauf hingewiesen, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 404 integriert sein kann (z.B. wo die Funktionalität von irgendwelchen Chips 406 in den Prozessor 404 integriert ist, anstatt separate Kommunikationschips zu umfassen). Ferner wird darauf hingewiesen, dass der Prozessor 404 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit umfasst. Kurz gesagt, kann irgendeine Anzahl von Prozessoren 404 und/oder Kommunikationschips 406 verwendet werden. Ähnlich kann irgendein Chip oder Chipsatz mehrere darin integrierte Funktionen umfassen.
  • Bei verschiedenen Implementierungen kann das Rechensystem 400 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder irgendeine andere elektronische Vorrichtung sein, die Daten verarbeitet oder eine oder mehrere Integrierte-Schaltungs-Strukturen oder -Bauelemente einsetzt, die unter Verwendung der offenbarten Techniken, wie sie hierin auf verschiedene Weise beschrieben sind, gebildet werden.
  • Weitere beispielhafte Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Ausbildungen offensichtlich werden.
  • Beispiel 1 ist ein Integrierte-Schaltungs-Bauelement, umfassend einen Halbleiterkörper über einem Halbleitersubstrat, der Halbleiterkörper aufweisend eine obere Oberfläche und eine untere Oberfläche gegenüber der oberen Oberfläche, die in der Nähe des Substrats ist, der Halbleiterkörper umfassend ein erstes Material aufweisend einen ersten Bandabstand zwischen einem Leitungsband und einem Valenzband des ersten Materials; eine Isolationsstruktur zwischen dem Halbleitersubstrat und der unteren Oberfläche des Halbleiterkörpers; eine Gate-Struktur umfassend eine Gate-Dielektrikumsstruktur auf dem Halbleiterkörper und umfassend eine Gate-Elektrodenstruktur auf der Gate-Dielektrikumsstruktur; und eine Source-Region und eine Drain-Region, der Halbleiterkörper zwischen der Source-Region und der Drain-Region, wobei zumindest eine der Source-Region und der Drain-Region ein zweites Material, das einen zweiten Bandabstand aufweist, zwischen einem Leitungsband und einem Valenzband des zweiten Materials umfasst, der zweite Bandabstand geringer als der erste Bandabstand des Halbleiterkörpers.
  • Beispiel 2 umfasst den Gegenstand gemäß Beispiel 1, wobei der erste Bandabstand größer als 1,3 eV ist; und der zweite Bandabstand geringer als 0,75 eV ist.
  • Beispiel 3 umfasst den Gegenstand gemäß Beispiel 1, wobei der erste Bandabstand von 1,3 eV bis 2,2 eV ist, und der zweite Bandabstand von 0,15 eV bis 0,75 eV ist.
  • Beispiel 4 umfasst den Gegenstand gemäß Beispiel 1, wobei der erste Bandabstand von 0,67 eV bis 1,3 eV ist; und der zweite Bandabstand geringer als 0,73 eV ist.
  • Beispiel 5 umfasst den Gegenstand gemäß Beispiel 1, wobei der erste Bandabstand von 0,2 eV bis 0,3 eV ist; und der zweite Bandabstand geringer als 0,2 eV ist.
  • Beispiel 6 umfasst den Gegenstand von einem der vorangehenden Beispiele, wobei der Halbleiterkörper eine Breite von 10 nm oder weniger aufweist.
  • Beispiel 7 umfasst den Gegenstand gemäß einem der vorangehenden Beispiele, wobei die Source-Region, die Drain-Region und der Halbleiterkörper Majoritätsladungsträger umfassen, die Energien in einem aus dem Leitungsband oder dem Valenzband aufweisen; und wobei ferner das eine des Leitungsbandes oder des Valenzbandes, in dem die Majoritätsladungsträger Energien aufweisen, zwischen dem Halbleiterkörper und zumindest einer der Source-Region und der Drain-Region überlappt.
  • Beispiel 8 umfasst den Gegenstand gemäß Beispiel 7 wobei die Majoritätsladungsträger Elektronen sind; die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Valenzband des Halbleiterkörpers keine Überlappung bei Energie mit zumindest einer der Source-Region und der Drain-Region aufweist.
  • Beispiel 9 umfasst den Gegenstand gemäß Beispiel 7, wobei die Majoritätsladungsträger Löcher sind; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Leitungsband des Halbleiterkörpers keine Überlappung bei Energie mit zumindest einer der Source-Region und der Drain-Region aufweist.
  • Beispiel 10 umfasst den Gegenstand gemäß einem der Beispiele 1-8, wobei der Halbleiterkörper Indium und Phosphor umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und Arsen umfasst.
  • Beispiel 11 umfasst den Gegenstand gemäß Beispiel 10, wobei der Halbleiterkörper ferner Gallium umfasst; und zumindest eine der Source-Region und der Drain-Region ferner zumindest eines von Gallium und Antimon umfasst.
  • Beispiel 12 umfasst den Gegenstand gemäß einem der Beispiele 1-8, wobei der Halbleiterkörper Indium, Gallium, Arsen, und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines von Arsen und Antimon umfasst.
  • Beispiel 13 umfasst den Gegenstand gemäß einem der Beispiele 1-8, wobei der Halbleiterkörper Indium, Gallium, Phosphor und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines von Arsen und Antimon umfasst.
  • Beispiel 14 umfasst den Gegenstand gemäß Beispiel 13, wobei zumindest eine der Source-Region und der Drain-Region ferner Gallium umfasst.
  • Beispiel 15 umfasst den Gegenstand gemäß einem der Beispiele 1-8, wobei der Halbleiterkörper Antimon und zumindest eines von Aluminium und Gallium umfasst.
  • Beispiel 16 umfasst den Gegenstand gemäß Beispiel 15, wobei zumindest eine der Source-Region und der Drain-Region Antimon und eines von Indium und Gallium umfasst.
  • Beispiel 17 umfasst den Gegenstand gemäß Beispiel 15, wobei zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  • Beispiel 18 umfasst den Gegenstand gemäß einem der Beispiele 1-7 und Beispiel 9, wobei der Halbleiterkörper Silizium umfasst; und zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  • Beispiel 19 umfasst den Gegenstand gemäß Beispiel 18, wobei der Halbleiterkörper ferner Germanium umfasst.
  • Beispiel 20 umfasst den Gegenstand gemäß einem der vorangehenden Beispiele, wobei der Halbleiterkörper einen Nanodraht umfasst.
  • Beispiel 21 umfasst den Gegenstand gemäß einem der Beispiele 1-19, wobei der Halbleiterkörper ein Nanoband umfasst.
  • Beispiel 22 umfasst den Gegenstand gemäß einem der vorangehenden Beispiele, umfassend ein Halbleiter-auf-Isolator-Bauelement.
  • Beispiel 23 umfasst den Gegenstand gemäß einem der vorangehenden Beispiele, wobei eine Majorität des ersten Bandabstands über einem Fermi-Niveau ist, das einem Energieband eines Majoritätsladungsträgers zugeordnet ist.
  • Beispiel 24 umfasst den Gegenstand gemäß einem der Beispiele 1-8, der Beispiele 10-16 und der Beispiele 20-23, wobei ein Majoritätsladungsträger ein Elektron ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen.
  • Beispiel 25 umfasst den Gegenstand gemäß einem der Beispiele 1-7, Beispiel 9 und der Beispiele 17-23, wobei ein Majoritätsladungsträger ein Loch ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen.
  • Beispiel 26 ist eine Rechenvorrichtung, umfassend das Integrierte-Schaltungs-Bauelement gemäß einem der vorangehenden Beispiele.
  • Beispiel 27 ist ein Integrierte-Schaltungs-Bauelement, umfassend: ein Halbleitersubstrat; einen Halbleiterkörper über dem Halbleitersubstrat, der Halbleiterkörper aufweisend eine obere Oberfläche und eine untere Oberfläche gegenüber der oberen Oberfläche, die in der Nähe des Substrats ist, der Halbleiterkörper umfassend ein erstes Material aufweisend einen ersten Bandabstand zwischen einem Leitungsband und einem Valenzband des ersten Materials, der größer als 1,3 eV ist; eine Isolationsstruktur zwischen dem Halbleitersubstrat und der unteren Oberfläche des Halbleiterkörpers; eine Gate-Struktur auf zumindest der oberen Oberfläche des Halbleiterkörpers, die Gate-Struktur umfassend eine Gate-Dielektrikumsstruktur oben auf dem Halbleiterkörper und eine Gate-Elektrodenstruktur auf der Gate-Dielektrikumsstruktur; und eine Source-Region und eine Drain-Region, der Halbleiterkörper zwischen der Source-Region und der Drain-Region, wobei zumindest eine der Source-Region und der Drain-Region ein zweites Material, das einen zweiten Bandabstand aufweist, zwischen einem Leitungsband und einem Valenzband des zweiten Materials umfasst, der zweite Bandabstand geringer als 0,75 eV.
  • Beispiel 28 umfasst den Gegenstand von Beispiel 27, wobei der Halbleiterkörper ein Nanodraht ist, der durch die Isolationsschicht eingekapselt ist.
  • Beispiel 29 umfasst den Gegenstand gemäß einem der Beispiele 27 oder 28, wobei der Halbleiterkörper eine Halbleiter-auf-Oxid-Bauelement ist.
  • Beispiel 30 umfasst den Gegenstand gemäß einem der Beispiele 27-29, wobei der Halbleiterkörper eine Breite von 10 nm oder weniger aufweist.
  • Beispiel 31 umfasst den Gegenstand gemäß einem der Beispiele 27 -30 wobei die Majoritätsladungsträger Elektronen sind; die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Valenzband des Halbleiterkörpers keine Überlappung bei Energie mit zumindest einer der Source-Region und der Drain-Region aufweist.
  • Beispiel 32 umfasst den Gegenstand gemäß einem der Beispiele 27 -30, wobei Majoritätsladungsträger Löcher sind; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Leitungsband des Halbleiterkörpers keine Überlappung bei Energie mit der Drain-Region aufweist.
  • Beispiel 33 umfasst den Gegenstand gemäß einem der Beispiele 27-31, wobei der Halbleiterkörper Indium und Phosphor umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und Arsen umfasst.
  • Beispiel 34 umfasst den Gegenstand gemäß Beispiel 33, wobei der Halbleiterkörper ferner Gallium umfasst; und zumindest eine der Source-Region und der Drain-Region ferner zumindest eines von Gallium und Antimon umfasst.
  • Beispiel 35 umfasst den Gegenstand gemäß einem der Beispiele 27-31, wobei der Halbleiterkörper Indium, Gallium, Arsen und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines von Arsen und Antimon umfasst.
  • Beispiel 36 umfasst den Gegenstand gemäß einem der Beispiele 27-31, wobei der Halbleiterkörper Indium, Gallium, Phosphor und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines von Arsen und Antimon umfasst.
  • Beispiel 37 umfasst den Gegenstand gemäß Beispiel 36, wobei zumindest eine der Source-Region und der Drain-Region ferner Gallium umfasst.
  • Beispiel 38 umfasst den Gegenstand gemäß einem der Beispiele 27-32, wobei der Halbleiterkörper Antimon und zumindest eines von Aluminium und Gallium umfasst.
  • Beispiel 39 umfasst den Gegenstand gemäß Beispiel 38, wobei zumindest eine der Source-Region und der Drain-Region Antimon und eines von Indium und Gallium umfasst.
  • Beispiel 40 umfasst den Gegenstand gemäß einem der Beispiele 27-30 und Beispiel 32, wobei zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  • Beispiel 41 umfasst den Gegenstand gemäß einem der Beispiele 27-30, 32 und 40, wobei der Halbleiterkörper Silizium umfasst; und zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  • Beispiel 42 umfasst den Gegenstand gemäß Beispiel 41, wobei der Halbleiterkörper ferner Germanium umfasst.
  • Beispiel 43 umfasst den Gegenstand gemäß einem der der Beispiele 27-31, 33-39, wobei ein Majoritätsladungsträger ein Elektron ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen.
  • Beispiel 44 umfasst den Gegenstand gemäß einem der Beispiele 27-30, 32, 41, 42, wobei ein Majoritätsladungsträger ein Loch ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen.
  • Beispiel 45 ist eine Rechenvorrichtung, umfassend das Integrierte-Schaltungs-Bauelement gemäß einem Beispiele 27-44.
  • Beispiel 46 ist ein Integrierte-Schaltungs-Bauelement, umfassend ein Halbleitersubstrat; einen Halbleiterkörper über dem Halbleitersubstrat, der Halbleiterkörper aufweisend eine obere Oberfläche und eine untere Oberfläche gegenüber der oberen Oberfläche, die in der Nähe des Substrats ist, der Halbleiterkörper umfassend ein erstes Material aufweisend einen ersten Bandabstand zwischen einem Leitungsband und einem Valenzband des ersten Materials, der größer als 0,67 eV ist; eine Isolationsstruktur zwischen dem Halbleitersubstrat und der unteren Oberfläche des Halbleiterkörpers; eine Gate-Struktur auf zumindest der oberen Oberfläche des Halbleiterkörpers, die Gate-Struktur umfassend eine Gate-Dielektrikumsstruktur oben auf dem Halbleiterkörper und eine Gate-Elektrodenstruktur auf der Gate-Dielektrikumsstruktur; und eine Source-Region und eine Drain-Region, der Halbleiterkörper zwischen der Source-Region und der Drain-Region, wobei zumindest eine der Source-Region und der Drain-Region ein zweites Material, das einen zweiten Bandabstand aufweist, zwischen einem Leitungsband und einem Valenzband des zweiten Materials umfasst, der zweite Bandabstand geringer als 0,67 eV.
  • Beispiel 47 umfasst den Gegenstand gemäß Beispiel 46, wobei der erste Bandabstand des ersten Materials von 0,74 eV bis 1,3 eV ist, und der zweite Bandabstand des zweiten Materials von 0,17 eV bis 0,726 eV ist.
  • Beispiel 48 umfasst den Gegenstand gemäß Beispiel 47, wobei das erste Material Indium, Gallium, Phosphor und Antimon umfasst.
  • Beispiel 49 umfasst den Gegenstand gemäß Beispiel 48, wobei das zweite Material Indium und zumindest eines von Arsen und Antimon umfasst.
  • Beispiel 50 umfasst den Gegenstand gemäß Beispiel 49, wobei das zweite Material ferner Gallium umfasst.
  • Beispiel 51 umfasst den Gegenstand gemäß Beispiel 46, wobei der erste Bandabstand des ersten Materials von 0,67 eV bis 1,2 eV ist, und der zweite Bandabstand des zweiten Materials 0,67 eV ist.
  • Beispiel 52 umfasst den Gegenstand gemäß Beispiel 51, wobei das erste Material eines von Silizium und einer Silizium-Germanium-Legierung ist; und das zweite Material Germanium umfasst.
  • Beispiel 53 umfasst den Gegenstand gemäß einem der der Beispiele 46-51, wobei ein Majoritätsladungsträger ein Elektron ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen.
  • Beispiel 54 umfasst den Gegenstand gemäß einem der Beispiele 46-50, 52 wobei ein Majoritätsladungsträger ein Loch ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen.
  • Beispiel 55 ist eine Rechenvorrichtung, umfassend das Integrierte-Schaltungs-Bauelement gemäß einem Beispiele 46-54.
  • Beispiel 56 ist ein Integrierte-Schaltungs-Bauelement, umfassend ein Halbleitersubstrat; einen Halbleiterkörper über dem Halbleitersubstrat, der Halbleiterkörper aufweisend eine obere Oberfläche und eine untere Oberfläche gegenüber der oberen Oberfläche, die in der Nähe des Substrats ist, der Halbleiterkörper umfassend ein erstes Material aufweisend einen ersten Bandabstand zwischen einem Leitungsband und einem Valenzband des ersten Materials, der größer als 0,2 eV ist; eine Isolationsstruktur zwischen dem Halbleitersubstrat und der unteren Oberfläche des Halbleiterkörpers; eine Gate-Struktur auf zumindest der oberen Oberfläche des Halbleiterkörpers, die Gate-Struktur umfassend eine Gate-Dielektrikumsstruktur oben auf dem Halbleiterkörper und eine Gate-Elektrodenstruktur auf der Gate-Dielektrikumsstruktur; und eine Source-Region und eine Drain-Region, der Halbleiterkörper zwischen der Source-Region und der Drain-Region, wobei zumindest eine der Source-Region und der Drain-Region ein zweites Material, das einen zweiten Bandabstand aufweist, zwischen einem Leitungsband und einem Valenzband des zweiten Materials umfasst, der zweite Bandabstand geringer als 0,2 eV.
  • Beispiel 57 umfasst den Gegenstand gemäß Beispiel 55, wobei der erste Bandabstand 0,24 eV ist; und der zweite Bandabstand 0,17 eV ist.
  • Beispiel 58 umfasst den Gegenstand gemäß einem der Beispiele 55 oder 56, wobei das erste Material Indium, Gallium, Arsen und Antimon umfasst; und das zweite Material Indium und Antimon umfasst.
  • Beispiel 59 umfasst den Gegenstand gemäß einem der der Beispiele 55-57, wobei ein Majoritätsladungsträger ein Elektron ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen.
  • Beispiel 60 umfasst den Gegenstand gemäß einem der Beispiele 55-58, wobei ein Majoritätsladungsträger ein Loch ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen.
  • Beispiel 61 ist eine Rechenvorrichtung, umfassend das Integrierte-Schaltungs-Bauelement gemäß einem der Beispiele 55-60.

Claims (25)

  1. Ein Integrierte-Schaltungs-Bauelement, umfassend: einen Halbleiterkörper über einem Halbleitersubstrat, der Halbleiterkörper aufweisend eine obere Oberfläche und eine untere Oberfläche gegenüber der oberen Oberfläche, die in der Nähe des Substrats ist, der Halbleiterkörper umfassend ein erstes Material aufweisend einen ersten Bandabstand zwischen einem Leitungsband und einem Valenzband des ersten Materials; eine Isolationsstruktur zwischen dem Halbleitersubstrat und der unteren Oberfläche des Halbleiterkörpers; eine Gate-Struktur umfassend eine Gate-Dielektrikumsstruktur auf dem Halbleiterkörper und umfassend eine Gate-Elektrodenstruktur auf der Gate-Dielektrikumsstruktur; und eine Source-Region und eine Drain-Region, der Halbleiterkörper zwischen der Source-Region und der Drain-Region, wobei zumindest eine der Source-Region und der Drain-Region ein zweites Material, das einen zweiten Bandabstand aufweist, zwischen einem Leitungsband und einem Valenzband des zweiten Materials umfasst, wobei der zweite Bandabstand geringer als der erste Bandabstand des Halbleiterkörpers.
  2. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der erste Bandabstand größer als 1,3 eV ist; und der zweite Bandabstand geringer als 0,75 eV ist.
  3. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der erste Bandabstand von 1,3 eV bis 2,2 eV ist, und der zweite Bandabstand von 0,15 eV bis 0,75 eV ist.
  4. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der erste Bandabstand von 0,67 eV bis 1,3 eV ist, und der zweite Bandabstand geringer als 0,73 eV ist.
  5. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der erste Bandabstand von 0,2 eV bis 0,3 eV ist, und der zweite Bandabstand geringer als 0,2 eV ist.
  6. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei der Halbleiterkörper eine Breite von 10 nm oder weniger aufweist.
  7. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: die Source-Region, die Drain-Region und der Halbleiterkörper Majoritätsladungsträger umfassen, die Energien in einem aus dem Leitungsband oder dem Valenzband aufweisen; und wobei ferner das eine des Leitungsbandes oder des Valenzbandes, in dem die Majoritätsladungsträger Energien aufweisen, zwischen dem Halbleiterkörper und zumindest einer der Source-Region und der Drain-Region überlappt.
  8. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 7, wobei: die Majoritätsladungsträger Elektronen sind; die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Valenzband des Halbleiterkörpers keine Überlappung bei Energie mit zumindest einer der Source-Region und der Drain-Region aufweist.
  9. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 7, wobei: die Majoritätsladungsträger Löcher sind; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers zumindest einige Überlappung bei Energien aufweisen; und das Leitungsband des Halbleiterkörpers keine Überlappung bei Energie mit zumindest einer der Source-Region und der Drain-Region aufweist.
  10. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der Halbleiterkörper Indium und Phosphor umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und Arsen umfasst.
  11. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 10, wobei: der Halbleiterkörper ferner Gallium umfasst; und zumindest eine der Source-Region und der Drain-Region ferner zumindest eines von Gallium und Antimon umfasst.
  12. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der Halbleiterkörper Indium, Gallium, Arsen, und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines von Arsen und Antimon umfasst.
  13. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der Halbleiterkörper Indium, Gallium, Phosphor und Antimon umfasst; und zumindest eine der Source-Region und der Drain-Region Indium und zumindest eines aus Arsen und Antimon umfasst.
  14. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 13, wobei zumindest eine der Source-Region und der Drain-Region ferner Gallium umfasst.
  15. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei der Halbleiterkörper Antimon und zumindest eines von Aluminium und Gallium umfasst.
  16. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 15, wobei zumindest eine der Source-Region und der Drain-Region Antimon und eines von Indium und Gallium umfasst.
  17. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 15, wobei zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  18. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: der Halbleiterkörper Silizium umfasst; und zumindest eine der Source-Region und der Drain-Region Germanium umfasst.
  19. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 18, wobei der Halbleiterkörper ferner Germanium umfasst.
  20. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei der Halbleiterkörper einen Nanodraht umfasst.
  21. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, umfassend ein Halbleiter-auf-Isolator-Bauelement.
  22. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei eine Majorität des ersten Bandabstands über einem Fermi-Niveau ist, das einem Energieband eines Majoritätsladungsträgers zugeordnet ist.
  23. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: ein Majoritätsladungsträger ein Elektron ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen.
  24. Das Integrierte-Schaltungs-Bauelement gemäß Anspruch 1, wobei: ein Majoritätsladungsträger ein Loch ist; die Valenzbänder der Source-Region, der Drain-Region und des Halbleiterkörpers keinen Energieversatz dazwischen aufweisen; und die Leitungsbänder der Source-Region, der Drain-Region und des Halbleiterkörpers einen Energieversatz dazwischen aufweisen.
  25. Eine Rechenvorrichtung, umfassend das Integrierte-Schaltungs-Bauelement gemäß einem der vorangehenden Ansprüche.
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