DE112013005530T5 - Strukturierung von Kanal und Gate eines vertikalen Nanodraht-Transistors mit gerichteter Selbstanordnung - Google Patents

Strukturierung von Kanal und Gate eines vertikalen Nanodraht-Transistors mit gerichteter Selbstanordnung Download PDF

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Abstract

Material mit gerichteter Selbstanordnung (Directed Self-Assembly, DSA), oder Diblock-Copolymer, um Merkmale, welche letzten Endes einen Kanalbereich einer Gate-Elektrode eines vertikalen Nanodraht-Transistors definieren, möglicherweise auf der Basis eines lithographischen Vorgangs zu strukturieren. Bei einigen Ausführungsformen wird das DSA-Material innerhalb einer unter Anwendung von herkömmlicher Lithographie strukturierten Führungsöffnung eingeschlossen. Bei einigen Ausführungsformen werden Kanalbereiche und Gate-Elektrodenmaterialien zu Rändern getrennter Bereiche innerhalb des DSA-Materials ausgerichtet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen allgemein die Herstellung von Transistoren für die Mikroelektronik und betreffen insbesondere die Strukturierung eines vertikalen Nanodraht-Transistors unter Anwendung von gerichteter Selbstanordnung (Directed Self-Assembly, DSA).
  • ALLGEMEINER STAND DER TECHNIK
  • Bei vertikal ausgerichteten Transistoren definieren gut gesteuerte Materialschichtdicken funktionale Längen, wie etwa die Gate-Länge (Lg), und die Materialzusammensetzung kann auf vorteilhafte Weise so maßgeschneidert werden, dass eine Differenzierung hinsichtlich Bandlücke und Mobilität erreicht wird. Die Stromansteuerung kann ebenfalls durch lithographische Strukturierung der Kanalbreite (Wg) und einen entsprechenden Querschnitt des Nanodrahtes stufenlos skaliert werden. Jedoch kann es in praktischen Anwendungen erforderlich sein, Merkmale von Nanodrähten (z. B. Löcher) mit einem Durchmesser in der Größenordnung von 15 nm oder weniger zu drucken, bei sehr guter Gleichmäßigkeit der kritischen Dimension (Critical Dimension, CD) und guter Rundheit, und mit einem minimalen Rastermaß der Merkmale, um eine höchstmögliche Dichte zu erzielen. Außerdem muss die Kanalstruktur genau zu dem Gate-Stapel und der Kontaktmetallisierung ausgerichtet sein.
  • Ein lithographisches Drucken von Löchern, die kleiner als 15 nm sind, mit ausreichender Gleichmäßigkeit der CD und Rundheit und ausreichendem Rastermaß, übersteigt die Möglichkeiten bekannter ArF- oder EUV-Resist-Materialien. Mit Verfahren, bei denen Löcher größer gedruckt und anschließend geschrumpft werden, gelingt es nicht, gewünschte Rastermaße (z. B. < 30 nm) zu erreichen. Solche Rastermaße liegen auch unterhalb des Auflösungsvermögens sogar von Zwei-Masken-Strukturierungsverfahren und würden insofern wenigstens Drei-Masken-Strukturierungsschritte erfordern, zusammen mit einem sehr aggressiven Schrumpfprozess unter Verwendung eines teuren Lithographie-Werkzeugsatzes.
  • Verfahren zum Strukturieren eines vertikalen Nanodraht-Transistors für Abmessungen unter 15 nm und Rastermaße unter 30 nm, welche mit geringeren Kosten für die Fertigung einsetzbar sind, sind daher von Vorteil.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der vorliegenden Erfindung sind als Beispiele und nicht als Einschränkung in den Figuren der beigefügten Zeichnungen dargestellt, wobei:
  • 1 eine isometrische Darstellung eines vertikalen Nanodraht-Transistors gemäß einer Ausführungsform ist;
  • 2 ein Flussdiagramm ist, das ein Verfahren zum Ausbilden eines vertikalen Nanodraht-Transistors gemäß einer Ausführungsform veranschaulicht;
  • die 3A, 3B, 3C, 3D und 3E Draufsichten von Einkanal-Strukturen zeigen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2 ausgeführt werden, gemäß einer Ausführungsform;
  • die 4A, 4B, 4C, 4D und 4E Schnittansichten der in 3A–3E dargestellten Strukturen gemäß einer Ausführungsform zeigen;
  • die 5A, 5B, 5C, 5D, 5E und 5F Draufsichten von Einkanal-Strukturen zeigen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2 ausgeführt werden, gemäß einer Ausführungsform;
  • die 6A, 6B, 6C, 6D, 6E und 6F Schnittansichten der in 5A–5D dargestellten Strukturen gemäß einer Ausführungsform zeigen;
  • die 7A, 7B und 7C Draufsichten von Doppelkanal-Strukturen zeigen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2 ausgeführt werden, gemäß einer Ausführungsform;
  • die 8A, 8B und 8C Schnittansichten der in 7A–7C dargestellten Strukturen gemäß einer Ausführungsform zeigen;
  • die 9A, 9B, 9C, 9D und 9E Schnittansichten von Einkanal-Strukturen zeigen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2 ausgeführt werden, gemäß einer Ausführungsform;
  • die 10A, 10B, 10C, 10D, 10E, 10F und 10G Schnittansichten von Einkanal-Strukturen zeigen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2 ausgeführt werden, gemäß einer Ausführungsform;
  • 11 ein Funktionsblockschaltbild einer mobilen Rechenplattform ist, in der nichtplanare Transistoren eingesetzt werden, gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 12 ein Funktionsblockschaltbild einer Rechenvorrichtung gemäß einer Ausführungsform zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche Einzelheiten dargelegt. Für einen Fachmann ist jedoch klar, dass die vorliegende Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In einigen Fällen sind wohlbekannte Vorrichtungen und Verfahren in Blockdiagrammform und nicht im Detail dargestellt, um zu vermeiden, dass Verständlichkeit der vorliegenden Erfindung beeinträchtig wird. Die Verwendung von Formulierungen wie ”eine Ausführungsform” oder ”bei einer Ausführungsform” an irgendeiner Stelle in dieser Patentbeschreibung bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben ist, in wenigstens einer Ausführungsform der Erfindung enthalten ist. Die an verschiedenen Stellen in dieser Patentbeschreibung verwendete Formulierung ”bei einer Ausführungsform” bezieht sich daher nicht notwendigerweise auf dieselbe Ausführungsform der Erfindung. Ferner können die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften auf eine beliebige geeignete Weise bei einer oder mehreren Ausführungsformen kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform überall kombiniert werden, wo die zwei Ausführungsformen nicht strukturell oder funktional einander ausschließen.
  • Die Begriffe ”gekoppelt” und ”verbunden” sowie ihre Ableitungen können im vorliegenden Text verwendet werden, um strukturelle Beziehungen zwischen Komponenten zu beschreiben. Dabei versteht es sich, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann ”verbunden” in bestimmten Ausführungsformen verwendet werden, um anzugeben, dass zwei oder mehr Elemente in einem direkten physischen oder elektrischen Kontakt miteinander stehen. ”Gekoppelt” kann verwendet werden, um anzugeben, dass zwei oder mehr Elemente entweder in einem direkten oder einem indirekten (mit zwischen ihnen befindlichen weiteren Elementen) physischen oder elektrischen Kontakt miteinander stehen und/oder dass die zwei oder mehreren Elemente miteinander zusammenwirken oder interagieren (wie zum Beispiel in einer Ursache-Wirkungs-Beziehung).
  • Die Begriffe ”über”, ”unter”, ”zwischen” und ”auf”, wie sie hier verwendet werden, bezeichnen eine relative Position einer Materialschicht mit Bezug auf andere Schichten. So kann zum Beispiel eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, in direktem Kontakt mit der anderen Schicht stehen, oder es können sich eine oder mehrere Schichten dazwischen befinden. Weiterhin kann sich eine Schicht, die zwischen zwei Schichten angeordnet ist, in direktem Kontakt mit den zwei Schichten befinden, oder es können sich eine oder mehrere Schichten dazwischen befinden. Dagegen befindet sich eine erste Schicht ”auf” einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht.
  • 1 ist eine isometrische Darstellung eines beispielhaften vertikalen Nanodraht-Transistors 101, welcher gemäß Ausführungsformen der vorliegenden Erfindung hergestellt sein kann. Für den vertikalen Nanodraht-Transistor 101 ist ein Halbleiter-Nanodraht bezüglich des Substrats 105 vertikal ausgerichtet, so dass sich die longitudinale Länge L entlang der z-Dimension (senkrecht zu einer Oberflächenebene des Substrats 105) erstreckt, und die Breite W definiert eine Fläche des Substrats 105, die von dem Nanodraht eingenommen wird. Ähnlich wie ein seitlich ausgerichteter Transistor weist der vertikale Transistor 101 ein oder mehrere Halbleitermaterialien entlang der longitudinalen Länge L auf, die Funktionsbereichen des Transistors entsprechen, darunter dem Kanalbereich 145B, der zwischen einem extrinsischen Source/Drain-Bereich 135B, einem Source/Drain-Bereich 130B und einem Source/Drain-Bereich 120B angeordnet ist. In Abhängigkeit von der Ausführungsform kann sich ein Drain des Transistors 101 ”unten”, auf dem Substrat 105, befinden, oder der Transistor kann invertiert sein, so dass er die ”Source unten” aufweist. In der vertikalen Form weist der Transistor 101 kritische Dimensionen auf, wie etwa die Kanallänge und Lg (d. h. Abschnitte der longitudinalen Länge L), die durch Materialschichtdicken definiert sind, welche entweder durch epitaktische Wachstumsprozesse oder Implantationsprozesse oder Abscheidungsprozesse sehr gut gesteuert werden können (z. B. bis auf 5–10 Å).
  • Im Allgemeinen können das Substrat 105 und die erste und zweite Halbleitermaterialschicht 111C, 111B beliebige in der Technik bekannte Materialien sein, darunter Materialien der Gruppe IV (z. B. Si, Ge, SiGe), III–N-Materialien (z. B. GaN, AlGaN usw.) oder Materialien der Gruppen III–V (z. B. InAlAs, AlGaAs usw.). Die Drain/Source-Bereiche 130, 120B bestehen aus Halbleitermaterialschichten 111A, 111D, wobei es sich um dasselbe Material wie für den Kanalbereich 145B oder ein anderes Material handeln kann. Der Source/Drain-Kontakt 122B kann einen Halbleiter 111E aufweisen, der auf dem Source/Drain-Bereich 120 angeordnet ist, wie etwa eine p+-Tunnelungsschicht und/oder eine hochdotierte (z. B. n+) Deckschicht mit kleiner Bandlücke. Weiterhin kann ein ohmsches Kontaktmetall mit niedrigem spezifischem Widerstand in dem Source-Kontakt 122B enthalten sein.
  • Der Transistor 101 weist einen Gate-Stapel 150B auf, der sich innerhalb des Kanalbereiches 145B koaxial vollständig um den Nanodraht herum erstreckt. In ähnlicher Weise sind auch die Source/Drain-Kontakte 122B und 132B als sich koaxial um die Source/Drain-Bereiche 120B, 130B herum erstreckend dargestellt, obwohl dies nicht unbedingt erforderlich ist. Angeordnet zwischen dem Gate-Stapel 150B, ist ein erster dielektrischer Abstandhalter (nicht dargestellt) auf dem Source/Drain-Kontakt 132B angeordnet und erstreckt sich entlang einer ersten longitudinalen Länge koaxial vollständig um den extrinsischen Source/Drain-Bereich 135B herum. Ein zweiter dielektrischer Abstandhalter 156 ist auf dem Gate-Stapel 150B angeordnet und erstreckt sich entlang einer zweiten longitudinalen Länge koaxial vollständig um den Source/Drain-Bereich 120B herum, wobei der Source/Drain-Kontakt 132B auf dem zweiten dielektrischen Abstandhalter angeordnet ist.
  • 2 ist ein Flussdiagramm, welches ein Verfahren 201 zum Ausbilden eines vertikalen Nanodraht-Transistors wie etwa des Transistors 101 gemäß einer Ausführungsform veranschaulicht. Allgemein beinhaltet das Verfahren 201 das Verwenden eines Materials mit gerichteter Selbstanordnung (Directed Self-Assembly, DSA), wie etwa eines Diblock-Copolymers, um Merkmale, welche letzten Endes einen Kanalbereich eines vertikalen Nanodraht-Transistors definieren, auf der Basis eines lithographischen Vorgangs zu strukturieren, möglicherweise ohne dass ein Scanner benötigt wird.
  • Das Verfahren 201 beginnt mit dem lithographischen Strukturieren einer Führungsöffnung in einer Maskenschicht im Verfahrensschritt 205. Die Führungsöffnung dient dazu, einen Rand bereitzustellen, an dem sich ein DSA-Material ausrichtet, und ist insbesondere ein geschlossenes Polygon und vorteilhafterweise gekrümmt und noch spezieller kreisförmig. Im Verfahrensschritt 205 kann eine beliebige Anzahl von Führungsöffnungen gleichzeitig gedruckt werden; zum Beispiel kann eine eindimensionale oder zweidimensionale Anordnung von Führungsöffnungen unter Anwendung eines beliebigen, in der Technik bekannten herkömmlichen lithographischen Prozesses gedruckt werden. Der Begriff ”eindimensionale Anordnung”, wie er hier verwendet wird, bezeichnet eine Zeile oder Spalte von Führungsöffnungen mit minimalem Rastermaß zwischen benachbarten Führungsöffnungen in der Zeilen- oder Spaltendimension und einem größeren als dem minimalen Abstand zwischen benachbarten Zeilen oder Spalten, während eine ”zweidimensionale Anordnung” Zeilen oder Spalten von Führungsöffnungen mit minimalem Rastermaß zwischen allen Führungsöffnungen sowohl in der Zeilen- als auch in der Spaltendimension bezeichnet. Die Größe und Form der Führung kann geändert werden, um zu ermöglichen, dass mehr als ein Kanalloch in einer gegebenen Führungsschichtöffnung strukturiert wird, wie zum Beispiel in 7b.
  • Die 3A–3D zeigen Draufsichten einer Einkanal-Transistorstruktur, die gebildet wird, wenn die Verfahrensschritte in dem Verfahren 201 ausgeführt werden, gemäß einer Ausführungsform. In 3A ist eine kreisförmige Führungsöffnung 315 dargestellt, die eine sich wiederholende Einheit für eine eindimensionale oder zweidimensionale Anordnung darstellt, welche im Verfahrensschritt 205 gedruckt wird. Die 4A–4D zeigen Schnittansichten der in den 3A–3D jeweils dargestellten Strukturen entlang der in 3A dargestellten Linie A'-A. Bei der beispielhaften Ausführungsform weist die kreisförmige Führungsöffnung 315 eine kritische Dimension (CD1) von nicht mehr als 20 nm auf, wobei der Polygonrand 306 ein Loch 305 (4A) durch eine Dicke der Maske 340 hindurch definiert, welche aus einem Photoresist- oder Hartmaskenmaterial bestehen kann. Bei Photoresist-Ausführungsformen kann eine beliebige herkömmliche Resistformulierung verwendet werden, die für das eingesetzte Lithographiewerkzeug geeignet ist. Die Maske 340 ist über einer Halbleiterschicht angeordnet, die eine Dicke (T1) in Richtung der z-Höhe aufweist, die einer gewünschten Transistorkanallänge (Lg) entspricht, welche den Kanalbereich des Nanodraht-Transistors bereitstellen soll. Bei der in 4A dargestellten beispielhaften Ausführungsform ist die Maske 340 direkt auf der Kanalhalbleiterschicht 315 angeordnet (z. B. einkristallines Silizium, SiGe usw.), obwohl eine Zwischenmaterialschicht, wie etwa eine Hartmasken-Materialschicht (z. B. SixNy, SiO2 usw.), zwischen der Photoresistschicht 340 und der Kanalhalbleiterschicht 315 angeordnet sein kann.
  • Es wird wieder auf 2 Bezug genommen; das Verfahren 201 wird mit dem Verfahrensschritt 210 fortgesetzt, in dem das DSA-Material in die Führungsöffnung(en) abgeschieden wird, die im Verfahrensschritt 205 gebildet wurde(n). Als Vorbereitung für die Aufbringung des DSA-Materials kann die Oberfläche der Schicht 315 behandelt werden, so dass sie für das Polymer A und das Polymer B gleich anziehend/abstoßend ist. Wie in 3B und 4B dargestellt, füllt ein DSA-Material 350 die Führungsöffnung 315 und wird von den Führungsöffnungsrändern 306 umschlossen. Das DSA-Material 350 umfasst im Allgemeinen wenigstens ein erstes und ein zweites Polymer (d. h. ein Polymer A und ein Polymer B). Wenn sie über dem Substrat aufgebracht werden, zum Beispiel durch Rotationsbeschichtung (Spin Coating), befinden sich die Polymere A und B in einem miteinander vermischten Zustand. Zusätzlich zur grundlegenden chemischen Zusammensetzung der Polymere A und B können die Polymere A und B jeweils so gewählt werden, dass sie eine gewünschte Verteilung von Molekulargewichten aufweisen, und das DSA-Material 350 kann so ausgewählt werden, dass es ein gewünschtes Verhältnis von Polymer A zu Polymer B (A:B) aufweist, in Abhängigkeit von der Geometrie und der CD der Führungsöffnung 315 und von der gewünschten CD des Transistorkanalbereiches. Obwohl ein beliebiges, in der Technik bekanntes DSA-Material verwendet werden kann, ist bei der beispielhaften Ausführungsform eines der Polymere A und B in einem Photoresist vorhanden, das als die Maske 340 verwendet wird. Wenn zum Beispiel die Maske 340 Polystyrol umfasst, ist Polymer A oder Polymer B ebenfalls Polystyrol. Bei einer solchen Ausführungsform ist das andere Polymer PMMA (Polymethylmethacrylat).
  • Das Verfahren 201 (2) wird mit dem Verfahrensschritt 215 fortgesetzt, in dem das DSA-Material in einen inneren und einen äußeren Polymerbereich getrennt wird. Die Trennung des Polymers A vom Polymer B erfolgt, während das DSA-Material 350 bei einer erhöhten Temperatur für eine Dauer geglüht wird, die ausreichend ist, um eine ausreichende Migration der Polymere zu ermöglichen, in Abhängigkeit von den Abmessungen der Führungsöffnung 315 und den Molekulargewichten der Polymere usw. Wenn die Führungsöffnung 315 das DSA-Material 350 umschließt, kann eine Trennung derart bewerkstelligt werden, dass eines der Polymere (z. B. Polymer A) vom Führungsrand 306 weg migriert, während das andere Polymer (z. B. Polymer B) in Richtung des Führungsrandes 306 migriert. Ein innerer Polymerbereich 350A, der vorwiegend ein erstes Polymer umfasst, ist dann vollständig von einem äußeren Polymerbereich 350B umgeben, der vorwiegend ein zweites Polymer umfasst. Bei der beispielhaften Ausführungsform, die in den 3C und 4C dargestellt ist, ist der innere Polymerbereich 350A von dem Führungsöffnungsrand beabstandet, so dass er einen Durchmesser CD2 aufweist, der kleiner als CD1 ist. Für geeignet gewählte DSA-Bestandteile und Eigenschaften der darunter liegenden Schicht und der Führungsöffnungs-Randfläche bildet der innere Polymerbereich 350A ganze Zahlen von im Wesentlichen identischen Zylindern oder Kugeln, die in den äußeren Polymerbereich 350B eingebettet sind. Obwohl bei der beispielhaften Einkanal-Ausführungsform, die in den 3A–3E dargestellt ist, ein einzelner innerer Polymerbereich 350A ausgebildet ist, können mehrere solche Bereiche ausgebildet sein, wenn die Führungsöffnung in wenigstens einer Dimension ausreichend groß bemessen ist. Da die Mechanik der Trennung eine gut gesteuerte Funktion der Copolymer-Eigenschaften des DSA-Materials ist, wahren die inneren Polymerbereiche einen konsistenten Abstand voneinander und von den Führungsöffnungsrändern. Insofern findet eine wirksame Selbstjustierung (self-alignment) des inneren Polymerbereiches 350A bezüglich des Führungsöffnungsrandes 306 statt.
  • Nach dem Brenn- und/oder Härtungsvorgang, der im Verfahrensschritt 215 durchgeführt wird, wird das Verfahren 201 mit dem Verfahrensschritt 220 fortgesetzt, in dem ein Halbleiterkanalbereich des Transistors innerhalb des Inneren der Führungsöffnung definiert wird, indem selektiv entweder der innere oder der äußere Polymerbereich entfernt wird. Bei der beispielhaften Ausführungsform, die in den 3D und 4D dargestellt ist, wurde der äußere Polymerbereich 350B selektiv bezüglich des inneren Polymerbereiches 350A entfernt (z. B. aufgelöst). Wie weiterhin dargestellt ist, wurde der äußere Polymerbereich 350B auch selektiv bezüglich der Maske 340 entfernt, so dass im Verfahrensschritt 220 zwei Ränder definiert werden: ein Rand des inneren Polymerbereiches 350A und der Führungsöffnungsrand 306, wobei der Rand des inneren Polymerbereiches 350A bezüglich des Führungsöffnungsrandes 306 selbstjustiert ist.
  • Ein ringförmiger Graben 375 wird dann durch die Kanalhalbleiterschicht 315 hindurch geätzt, und der innere Polymerbereich 350A wird zusammen mit der Maske 340 entfernt. Der freigelegte Abschnitt der Kanalhalbleiterschicht 325 kann mit einem beliebigen in der Technik bekannten Ätzprozess für das betreffende Halbleitermaterial (Si, SiGe usw.) vertieft werden, um eine der Lg des Transistors zugeordnete Seitenwand eines Kanalbereiches 315A zu bilden, die mit einem Rand des inneren Polymerbereiches 350A fluchtet. Der Begriff ”fluchtet”, wie er hier verwendet wird, gestattet, dass eine gewisse (positive oder negative) Nenn-Ätzabweichung auftritt, durch die sich die CD des Kanalbereiches 315A von CD2 unterscheiden kann, doch die Abmessung des Kanalbereiches 315A basiert trotzdem auf derjenigen des inneren Polymerbereiches 350A und ist insofern wesentlich kleiner als die Abmessung der Führungsöffnung (CD1). Zum Beispiel können die Seitenwände des Kanalbereiches 315A zu dem inneren Polymerbereich 350A mit einer anisotropen Ätzung durch den Kanalbereich 315A hindurch, gefolgt von einer isotropen Ätzung, durch welche die Seitenwände des Kanalbereiches 315A relativ zu der CD des inneren Polymerbereiches 350A vertieft werden, ausgerichtet werden. Bei einer Ausführungsform, bei der die CD1 der Führungsöffnung kleiner als 20 nm ist, weist der Kanalbereich 315A eine CD2 von weniger als 15 nm auf. Der Graben 375 kann auf einem darunter befindlichen Halbleitermaterial 310 (z. B. einkristallines Si, SiGe, Ge usw.) zum Beispiel auf der Basis einer die Zusammensetzung betreffenden Ätzselektivität oder einer zeitlich gesteuerten Ätzung gestoppt werden. In Abhängigkeit von der Ausführungsform ist das darunter befindliche Halbleitermaterial 310 entweder bereits für einen bestimmten Leitfähigkeitstyp stark dotiert, kann bei seiner Freilegung dotiert werden, oder es wird teilweise entfernt und als ein dotiertes Material nachgezüchtet. Bei der in den 3D und 4D dargestellten Ausführungsform ist das Halbleitermaterial 310 stark dotiert, um als ein Source/Drain-Bereich zu fungieren (z. B. Source/Drain-Bereich 111A und/oder extrinsischer Source/Drain-Bereich 111B in 1).
  • Mit dem im Verfahrensschritt 220 definierten Halbleiterkanalbereich wird das Verfahren 201 mit dem Abscheiden eines Gate-Materials über einer Seitenwand des Halbleiterkanalbereiches im Verfahrensschritt 225 fortgesetzt. Allgemein kann ein beliebiger in der Technik bekannter Prozess zur Abscheidung eines Gate-Dielektrikums ausgeführt werden, darunter die Abscheidung eines zur Opferung vorgesehenen Gate-Dielektrikums, welches später im weiteren Verlauf des Herstellungsprozesses ersetzt wird (z. B. wie bei einem herkömmlichen Prozessablauf vom Typ ”Gate zuletzt”). Bei der beispielhaften Ausführungsform wird jedoch im Verfahrensschritt 225 ein nicht zur Opferung vorgesehenes Gate-Dielektrikum 380 mit hohem k-Wert (z. B. > 9) auf der am Boden des Grabens 375 freiliegenden Halbleiterfläche und auf den Seitenwänden 380A und 380B des Grabens abgeschieden. Beispielsweise wird ein Metalloxid, wie unter anderem HfO2 oder ZrO2, im Verfahrensschritt 225 durch atomare Schichtabscheidung als das Gate-Dielektrikum 380 abgeschieden.
  • Das Verfahren 201 endet dann mit dem Verfahrensschritt 230, in dem der Halbleiterkanalbereich 315A mit einem Gate-Elektrodenmaterial umgeben wird. Bei der beispielhaften Ausführungsform beinhaltet der Verfahrensschritt 230 das Füllen des zylindrischen Grabens 375 mit einem Gate-Elektrodenmaterial 390. Das Gate-Elektrodenmaterial 390 kann ein beliebiges herkömmliches Gate-Elektrodenmaterial beinhalten, wie etwa unter anderem Polysilizium, ein Arbeitsfunktionsmetall und/oder ein Füllmetall. Es können in der Technik bekannte Verfahren, wie etwa unter anderem Abscheidung und Polieren, angewendet werden, um das Gate-Elektrodenmaterial 390 mit dem Kanalbereich 315A oder einer darüber befindlichen Hartmaskenschicht planar auszubilden. Wie in den 3E und 4E dargestellt, isoliert das Gate-Dielektrikum 380 das Gate-Elektrodenmaterial 390 elektrisch von dem Kanalbereich 315A sowie von dem darunter befindlichen Source/Drain-Bereich 310 und dem peripheren Halbleitermaterial 315B. Insbesondere sind die Abmessungen des Gate-Elektrodenmaterials 390 daher vollständig selbstjustiert zu dem Führungsöffnungsrand 306 sowie selbstjustiert zu dem Kanalbereich 315A, wobei nur noch die Dicke des Gate-Elektrodenmaterials 390 in Richtung der z-Höhe verbleibt, die in Abhängigkeit von der gewünschten Transistorkanallänge variiert werden kann. Der vertikale Transistor kann dann mit herkömmlichen Verfahren fertiggestellt werden (z. B. Abscheidung oder epitaktisches Aufwachsen des Source/Drain-Halbleiters 111D auf der freiliegenden Fläche des Halbleiterkanalbereiches 315A, Abscheidung von Kontaktmetallisierung usw.).
  • Die 5A–5F zeigen Draufsichten von Einkanalstrukturen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren 201 ausgeführt werden, gemäß einer anderen Ausführungsform. Die 6A–6F zeigen Schnittansichten der in den 5A–5F dargestellten Strukturen gemäß einer Ausführungsform. Allgemein sind bei der in den 5A–5F dargestellten Ausführungsform die Verfahrensschritte 205–215 dieselben wie diejenigen, die in Verbindung mit den 3A–3D beschrieben wurden, mit der Ausnahme, dass die Maske 340 auf einer dielektrischen Schicht 415 (z. B. SixNy, SiON, SiO2 usw.) abgeschieden wird, die über der Halbleiterschicht 310 angeordnet ist. Im Anschluss an die Trennung der Copolymere in den inneren Polymerbereich 350A und den äußeren Polymerbereich 350B wird im Verfahrensschritt 220 der innere Polymerbereich 350A selektiv bezüglich des äußeren Polymerbereiches 350B entfernt, wie in den 5D und 6D dargestellt. Bei dieser beispielhaften Ausführungsform wird die Maske 340 ebenfalls entfernt, wobei eine ringförmige Maske zurückbleibt, die aus dem äußeren Polymerbereich 350B besteht. Die dielektrische Schicht 415 wird dann geätzt, um die darunter befindliche kristalline Oberfläche des Halbleitermaterials 310 freizulegen. Wie in 6E dargestellt, beinhaltet der Verfahrensschritt 220 ferner das Entfernen des äußeren Polymerbereiches 350B und das epitaktische Aufwachsen (z. B. mit MOCVD usw.) des Halbleiterkanalbereiches 315A von der freiliegenden kristallinen Halbleiteroberfläche aus, wobei die dielektrische Schicht 415 als eine das Wachstum stoppende Hartmaske dient. In Anbetracht der Größe des Halbleiterkanalbereiches 315A (z. B. < 15 nm) kann die gewachsene Halbleitermaterialschicht vorteilhafterweise eine gute Kristallinität im Ergebnis von Aspektverhältnis-Festlegung (Aspect Ratio Trapping) aufweisen. Nach Ausbildung des Halbleiterkanalbereiches 315A wird der zweite Abschnitt der dielektrischen Schicht 415 vertieft, um einen zylindrischen Graben zu bilden, der eine Seitenwand des Halbleiterkanalbereiches freilegt. Bei der abgebildeten beispielhaften Ausführungsform wird die dielektrische Schicht 415 vollständig entfernt, wodurch eine Fläche der Halbleiterschicht 310 freigelegt wird. Für eine solche Ausführungsform wird die Halbleiterschicht 310 entsprechend dotiert, um als der Source/Drain-Halbleiterbereich des Nanodraht-Transistors zu dienen, wobei der Kanalbereich 315A dann direkt auf einer Fläche des Source/Drain-Halbleiterbereiches epitaktisch aufgewachsen wird.
  • Wie in den 5F und 6F dargestellt, wird das Verfahren 201 dann durch den Verfahrensschritt 225 fortgesetzt, um das Gate-Dielektrikum auf den Seitenwänden 380A, über der Halbleitermaterialschicht 310 und auf den Seitenwänden 380B auszubilden, im Wesentlichen so, wie dies hier an anderer Stelle unter Bezugnahme auf die 3E und 4E beschrieben wurde. Danach wird im Verfahrensschritt 230 das Gate-Elektrodenmaterial 390 abgeschieden, so dass es wieder den Kanalbereich 315A umgibt.
  • Während die 3A–3E und 4A–4E sowie die 5A–5F und 6A–6F Einkanal-Ausführungsformen des Verfahrens 201 zeigen, zeigen die 7A–7C Draufsichten von Doppelkanal-Strukturen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren 201 ausgeführt werden, gemäß einer Ausführungsform. Die 8A–8C zeigen ferner Schnittansichten der in 7A–7C dargestellten Strukturen. Allgemein wird das Verfahren 201 im Wesentlichen so ausgeführt, wie es hier an anderer Stelle für Einkanal-Ausführungsformen beschrieben wurde, wobei das DSA-Material zwei (oder mehr) innere Polymerbereiche definiert, von denen jeder die Basis für das Definieren eines Halbleiterkanalbereiches eines vertikalen Nanodraht-Transistors wird. Für solche Mehrkanal-Ausführungsformen wird das DSA-Material genutzt, um eine Selbstjustierung der Kanalbereiche zu einem umgebenden Gate zu bewirken und außerdem das Rastermaß zwischen benachbarten Kanalbereichen im Vergleich zu dem Rastermaß, das zum Drucken der Führungsöffnungen verwendet wird, zu verringern. Bei beispielhaften Ausführungsformen liegt das Rastermaß von zwei benachbarten Kanalbereichen unter der Auflösungsgrenze eines Scanners, der zum Drucken der Führungsöffnungen verwendet wird.
  • Die 7A und 8A zeigen, dass die Führungsöffnung 315, die ursprünglich in die Maske 340 strukturiert (z. B. gedruckt oder geätzt) wurde (zum Beispiel im Verfahrensschritt 205), in einer ersten Dimension (z. B. Achse B1) größer als in einer zweiten Dimension (z. B. Achse A1) ist. Im Allgemeinen überschreitet die längere Länge B1 eine Schwellenwert-Kennziffer des DSA-Materials (z. B. 40 nm), während dies für die kürzere Länge A1 nicht zutrifft (z. B. kann A1 ungefähr gleich dem Durchmesser einer Führungsöffnung für eine Einkanal-Ausführungsform sein (z. B. kleiner als 20 nm)). Bei einigen Ausführungsformen beträgt die längere Länge B1 mindestens das Doppelte der kürzeren Länge A1. Für gewisse Oberflächenbedingungen verwandelt sich eine solche lang gestreckte Führungsöffnung 315, wenn diese mit einem DSA-Material mit geeigneten Copolymer-Eigenschaften gefüllt wird in die zwei inneren Polymerbereiche 350A1 und 350A2, die in den 7B und 8B dargestellt sind. Die beiden inneren Polymerbereiche 350A1 und 350A2 sind von einem angrenzenden äußeren Polymerbereich 350B umgeben, wobei die Materialeigenschaften jedes der getrennten Bereiche hier an anderer Stelle in Verbindung mit Einkanal-Ausführungsformen beschrieben sind. Bei der Trennung haben die inneren Polymerbereiche 350A1 und 350A2 im Wesentlichen identische Abmessungen (z. B. CD3, wie in 8C dargestellt). Bei den beispielhaften Ausführungsformen, bei denen die Führungsöffnung wenigstens eine Abmessung aufweist, die kleiner als 20 nm ist, weisen die inneren Polymerbereiche 350A1 und 350A2 jeweils eine Breite auf, welche kleiner als 15 nm ist, und bei weiteren solchen Ausführungsformen ist das Rastermaß der inneren Polymerbereiche 350A1 und 350A2 ebenfalls kleiner als 15 nm.
  • Mit den mehreren inneren Polymerbereichen 350A1 und 350A2, die sich hinsichtlich des Materials von dem äußeren Polymerbereich 350B unterscheiden, wird das Verfahren 201 über die Verfahrensschritte 220, 225, 230 fortgesetzt, die im Wesentlichen denjenigen entsprechen, die für Einkanal-Ausführungsformen beschrieben wurden (z. B. wie jeweils durch 3A–3E, 4A–4E veranschaulicht), um die Kanalhalbleiterschicht 315 in Form der zwei Kanalbereiche 315A1 und 315A2 zu definieren, die von einer gemeinsam genutzten Gate-Elektrode 390 durch die Gate-Dielektrika 350A1 bzw. 350A2 gesteuert werden. Insofern können Trennungsfähigkeiten des DSA-Materials genutzt werden, um mehrere Drähte aufweisende vertikale Transistoren herzustellen, welche für eine optimale Gate-Steuerung individuell bemessen werden können (reduzierte Kurzkanaleffekte), während sie eine gewünschte Menge an Ansteuerstrom bereitstellen (bestimmt durch die Anzahl der gebildeten diskreten Kanäle).
  • Bei einigen Ausführungsformen sind nicht nur der Kanalbereich und das Gate eines vertikalen Transistors auf der Basis der Trennung eines DSA-Materials definiert, sondern auch andere funktionale Bereiche des Transistors, wie etwa unter anderem die Source/Drain-Bereiche, wie in den 9A–9E und 10A–10G dargestellt. Die 9A, 9B, 9C, 9D und 9E zeigen Schnittansichten von Einkanal-Strukturen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2B ausgeführt werden, gemäß einer Ausführungsform. Allgemein werden bei dieser beispielhaften Ausführungsform Source/Drain-Bereiche sowie der Kanalbereich eines vertikalen Nanodraht-Transistors in Bereichen, die durch Trennung eines DSA-Materials definiert sind, nachgewachsen.
  • 9A beginnt beim Abschluss des Verfahrensschrittes 215, in dem DSA-Material in den inneren Polymerbereich 350A und den äußeren Polymerbereich 350B getrennt wurde. Das Substrat weist bei dieser Ausführungsform eine dielektrische Schicht 925 auf, die über einer degenerativ dotierten Halbleiterschicht 945 angeordnet ist, welche ferner über einer kristallinen Halbleitersubstratschicht 903 angeordnet ist. Der innere Polymerbereich 350A wird selektiv bezüglich des äußeren Polymerbereiches 350B entfernt, wie hier an anderer Stelle bereits beschrieben wurde, und auch selektiv bezüglich der Maske 340, wie in 9B dargestellt. Danach wird in dem Bereich, wo der innere Polymerbereich 350A entfernt wurde, ein innerer Graben durch die dielektrische Schicht 925 und die Schicht 945 hindurch geätzt, um den Halbleiter 903 freizulegen. Nachdem dann die Maske 340 entfernt wurde, wird ein Umfangsabschnitt der dielektrischen Schicht 925 entfernt, so dass eine ringförmige Einfassung aus Dielektrikum 925 verbleibt, die den inneren Graben umgibt. Danach wird ein selektiver epitaktischer Prozess angewendet, um den Nanodraht-Transistor von der Saatfläche der freiliegenden Halbleitersubstratschicht 903 innerhalb des inneren Grabens und des Umfangsbereiches aus auszubilden. Wie in 9D dargestellt, wird eine erste (untere) kristalline Source/Drain-Halbleiterschicht 310 von der Halbleitersubstratschicht 903 und von der Halbleiterschicht 945 aus aufgewachsen. Das erneute Aufwachsen der Source/Drain-Halbleiterschicht 310 kann die Kristallinität in dem anschließend aufgewachsenen Kanalbereich verbessern, da ein vorteilhaftes Einfangen von Fehlstellen (Defect Trapping) in der Source/Drain-Halbleiterschicht 310 erfolgen kann. Ferner dient das erneute Aufwachsen der Source/Drain-Halbleiterschicht 310 dazu, selektiv eine Verbindung zu der nun eingebetteten leitenden Halbleiterschicht 945 mit einem kristallinen oder polykristallinen Halbleiter zu bilden, der über der Halbleiterschicht 945 ausgebildet ist. Danach wird ein Halbleiterkanalbereich 315 von der Source/Drain-Halbleiterschicht 310 aus epitaktisch aufgewachsen. Weiterhin wird eine zweite (obere) Source/Drain-Halbleiterschicht 320 über dem Halbleiterkanalbereich 315 aufgewachsen. Der nachgewachsene Film wird zum Planarisieren zurückpoliert, bis zur dielektrischen Schicht 925 als Polierstoppschicht. Aufgrund der anfänglichen Nichtplanarität zwischen dem inneren Graben und dem Umfang entfernt der Planarisierungsprozess den nachgewachsenen Halbleiter in dem Umfang zurück bis zur unteren Source/Drain-Halbleiterschicht 310, während die obere Source/Drain-Halbleiterschicht 320 in dem inneren Bereich als ein Abschnitt des vertikalen Nanodraht-Transistors verbleibt.
  • Das Gate-Dielektrikum wird im Verfahrensschritt 220 gebildet, indem zuerst der ringförmige Abschnitt der dielektrischen Schicht 925 vertieft wird, der dort verbleibt, wo ursprünglich der äußere Polymerbereich 350B angeordnet war. Dadurch wird eine Seitenwand des Halbleiterkanalbereiches 315 freigelegt. Die dielektrische Schicht 925 kann mit einer Ätzung, die bezüglich der darunter befindlichen leitenden Schicht 945 selektiv ist, vollständig vertieft werden, wobei in diesem Falle das im Verfahrensschritt 225 gebildete Dielektrikum dazu dient, das Gate-Elektrodenmaterial 390 von der leitenden Schicht 945 zu isolieren. Alternativ dazu kann die dielektrische Schicht 925 nur teilweise vertieft werden (z. B. mit einer zeitlich gesteuerten Rückätzung), um die Dicke des Dielektrikums zwischen dem Gate-Elektrodenmaterial 390 und der darunter befindlichen leitenden Schicht 945 zu vergrößern. Weiterhin wird die obere Fläche der vertikalen Nanodraht-Transistorstruktur, die in 9E dargestellt ist, planarisiert und gewährleistet einen Zugang von der Oberseite her zu allen funktionalen Bereichen des Transistors zur Kontaktmetallisierung (z. B. Silicidierung) und Zwischenverbindungsmetallisierung.
  • Die 10A, 10B, 10C, 10D und 10E zeigen Schnittansichten von Einkanal-Strukturen, die gebildet werden, wenn die Verfahrensschritte in dem Verfahren von 2B ausgeführt werden, gemäß einer Ausführungsform. Bei dieser beispielhaften Ausführungsform wird ein Stapel von Halbleitermaterialien, der zwei Source/Drain-Schichten und eine Kanalschicht aufweist, auf der Basis eines DSA-Materials geätzt. Diese Ausführungsform kann daher als ein Spezialfall der Ausführungsform betrachtet werden, die in den 3A–3E, 4A–4E dargestellt ist. 10A beginnt mit dem in den inneren und den äußeren Polymerbereich 350A, 350B getrennten DSA-Material. Das Substrat beinhaltet einen Stapel von Halbleitermaterialschichten, der Materialschichten enthält, die sich in ihrer Zusammensetzung unterscheiden (entweder durch Dotierung oder durch unterschiedliche Gitteratome). Bei der beispielhaften Ausführungsform enthält der Halbleitermaterialstapel eine auf einem Substrat 1003 angeordnete untere Source/Drain-Schicht 1010, eine auf der unteren Source/Drain-Schicht 1010 angeordnete Kanalschicht 1015 und eine über der Kanalschicht 1015 angeordnete obere Source/Drain-Schicht 1020. Über dem Halbleiterstapel ist eine dielektrische Schicht (Hartmaskenschicht) 1030 angeordnet.
  • Wie in 10B dargestellt, wird der äußere Polymerbereich 350B selektiv bezüglich des inneren Polymerbereiches 350A und der Maske 340 entfernt. Danach wird ein ringförmiger Graben durch den größten Teil des Stapels hindurch geätzt, um die untere Source/Drain-Schicht 1010 freizulegen, wie in 10C dargestellt. Ein dielektrischer Abstandhalter 1040 (10D) wird entlang der Seitenwände der Halbleiterstapel ausgebildet, und ein Silicid 1050 wird auf den beiden freiliegenden Stellen der Source/Drain-Schicht 1010 ausgebildet. Danach wird ein dielektrisches Material 1060 innerhalb des Grabens abgeschieden, planarisiert und bis zu einer z-Höhe (Dicke) vertieft (zurückgeätzt), die ausreichend ist, um die Seitenwand des Kanalbereiches wieder freizulegen. Eine isotrope Ätzung entfernt den dielektrischen Abstandhalter 1040, und das Gate-Dielektrikum 380 wird in dem Graben über dem vertieften dielektrischen Material 1060 und auf der Halbleiterseitenwand des Kanals abgeschieden. Danach wird das Gate-Elektrodenmaterial in dem Graben abgeschieden, mit einer Oberseite des Dielektrikums 1030 planarisiert und dann durch Ätzung bis zu einer z-Höhe (Dicke) vertieft, die ausreichend ist, um den Kanalbereich zu steuern. Schließlich wird ein Dielektrikum 1070 in dem Graben abgeschieden und mit der Oberseite des Dielektrikums 1030 planarisiert. Das Dielektrikum 1030 kann dann selektiv bezüglich des Dielektrikums 1070 entfernt werden, um die obere Source/Drain-Schicht 1020 in Vorbereitung für die Kontaktmetallisierung freizulegen. Somit werden die vertikal ausgerichteten Nanodraht-Transistoren mit sublithographischen Drahtabmessungen (z. B. < 15 nm) selbstjustierend hergestellt, zusammen mit lokalen Zwischenverbindungen, auf der Basis einer einzigen lithographischen Maske und DSA-Material.
  • 11 ist ein Funktionsblockschaltbild einer SOC-Implementierung einer mobilen Rechenplattform gemäß einer Ausführungsform der vorliegenden Erfindung. Die mobile Rechenplattform 1100 kann eine beliebige tragbare Vorrichtung sein, die für eine elektronische Datenanzeige, elektronische Datenverarbeitung sowie drahtlose elektronische Datenübertragung ausgelegt ist. Zum Beispiel kann die mobile Rechenplattform 1100 entweder ein Tablet oder ein Smartphone oder ein Notebook usw. sein und weist einen Anzeigebildschirm 1105, das SOC 1110 und eine Batterie 1115 auf. Je höher der Integrationsgrad des SOC 1110 ist, desto größer ist, wie dargestellt, der Anteil des Formfaktors innerhalb der mobilen Rechenplattform 1100, welcher von der Batterie 1115 eingenommen werden kann, um möglichst lange Betriebslebensdauern zwischen den Ladevorgängen zu ermöglichen, oder von Speicher, wie etwa einem Solid-State-Drive, DRAM usw. (nicht dargestellt), eingenommen werden kann, um eine größtmögliche Funktionalität der Plattform sicherzustellen.
  • Das SOC 1110 ist ferner in der vergrößerten Ansicht 1120 dargestellt. In Abhängigkeit von der Ausführungsform weist das SOC 1110 einen Abschnitt eines Siliciumsubstrats 1160 (d. h. einen Chip) auf, auf welchem eine integrierte Schaltung zum Leistungsmanagement (PMIC) 1115, eine RF-integrierte Schaltung (RF Integrated Circuit, RFIC) 1125, die einen RF-Sender und/oder Empfänger aufweist, eine Steuereinheit dafür 1111 und/oder ein oder mehrere Zentralprozessor-Kerne oder Speicher 1177 vorhanden sind. Bei einigen Ausführungsformen weist das SOC 1110 einen oder mehrere vertikale Nanodraht-Transistoren (FETs) gemäß einer oder mehreren der hier beschriebenen Ausführungsformen auf. Bei weiteren Ausführungsformen beinhaltet die Herstellung des SOC 1110 eines oder mehrere der hier beschriebenen Verfahren zur Herstellung eines vertikal ausgerichteten Nanodraht-Transistors (FET).
  • 12 ist ein Funktionsblockschaltbild einer Rechenvorrichtung 1200 gemäß einer Ausführungsform der Erfindung. Die Rechenvorrichtung 1200 kann sich zum Beispiel innerhalb der Plattform 1100 befinden und weist ferner eine Platine 1202 auf, auf der eine Anzahl von Bauelementen untergebracht ist, wie etwa unter anderem ein Prozessor 1204 (z. B. ein Anwendungsprozessor) und wenigstens ein Kommunikationschip 1206. Bei einigen Ausführungsformen weist wenigstens der Prozessor 1204 einen vertikalen Nanodraht-Transistor (FET) auf, der Strukturen gemäß Ausführungsformen aufweist, die hier an anderer Stelle beschrieben wurden, und/oder der gemäß Ausführungsformen hergestellt wurde, die hier an anderer Stelle näher beschrieben wurden. Der Prozessor 1204 ist physisch und elektrisch mit der Platine 1202 gekoppelt. Der Prozessor 1204 weist einen integrierten Schaltungschip auf, der innerhalb des Prozessors 1204 verpackt ist. Der Begriff ”Prozessor” kann sich auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, welche in Registern und/oder einem Speicher gespeichert werden können.
  • Bei einigen Implementierungen ist der wenigstens eine Kommunikationschip 1206 ebenfalls physisch und elektrisch mit der Platine 1202 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 1206 Teil des Prozessors 1204. In Abhängigkeit von ihrer Anwendung kann die Rechenvorrichtung 1200 noch weitere Komponenten aufweisen, die physisch und elektrisch mit der Platine 1202 gekoppelt sein können oder nicht. Zu diesen anderen Komponenten gehören unter anderem ein flüchtiger Speicher (z. B. DRAM), ein nichtflüchtiger Speicher (z. B. RAM oder ROM) in der Form eines Flash-Speichers oder STTM usw., ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, eine Touchscreen-Anzeigevorrichtung, eine Touchscreen-Steuereinheit, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine Vorrichtung für das Globale Positionsbestimmungssystem (GPS), ein Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und ein Massenspeichergerät (wie etwa ein Festplattenlaufwerk, ein Solid-State-Laufwerk (Solid State Drive, SSD), eine Compact Disc (CD) und so weiter).
  • Wenigstens einer der Kommunikationschips 1206 ermöglicht drahtlose Übertragungen für die Übermittlung von Daten zu und von der Rechenvorrichtung 1200. Der Begriff ”drahtlos” (”Funk”) und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, welche Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium hindurch übermitteln können. Der Begriff bedeutet nicht, dass die zugeordneten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei einigen Ausführungsformen der Fall sein kann. Der Kommunikationschip 1206 kann einen beliebigen von einer Anzahl von Funkstandards oder Funkprotokollen implementieren, darunter unter anderem diejenigen, die hier an anderer Stelle beschrieben wurden. Die Rechenvorrichtung 1200 kann mehrere Kommunikationschips 1206 aufweisen. Zum Beispiel kann ein erster Kommunikationschip 1206 für Funkübertragungen mit kürzerer Reichweite bestimmt sein, wie etwa Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1206 kann für Funkübertragungen mit längerer Reichweite bestimmt sein, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Es versteht sich, dass die obige Beschreibung der Veranschaulichung dient und nicht einschränkend sein soll. Während zum Beispiel Flussdiagramme in den Figuren eine bestimmte Reihenfolge von Verfahrensschritten zeigen, die durch gewisse Ausführungsformen der Erfindung ausgeführt werden, versteht es sich, dass eine solche Reihenfolge nicht zwingend erforderlich ist (z. B. können andere Ausführungsformen die Verfahrensschritte in einer anderen Reihenfolge ausführen, bestimmte Verfahrensschritte kombinieren, bestimmte Verfahrensschritte überlappen usw.). Ferner werden für den Fachmann nach Lektüre und Verständnis der obigen Beschreibung viele andere Ausführungsformen offensichtlich. Obwohl die vorliegende Erfindung unter Bezugnahme auf spezielle beispielhafte Ausführungsformen beschrieben wurde, ist es klar, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifikationen und Änderungen im Rahmen der Grundidee und des Schutzbereiches der beigefügten Ansprüche praktisch realisiert werden kann. Der Schutzbereich der Erfindung sollte deshalb unter Bezugnahme auf die beigefügten Ansprüche bestimmt werden, zusammen mit der ganzen Bandbreite an Äquivalenten, welche von diesen Ansprüchen abgedeckt wird.

Claims (20)

  1. Verfahren zum Ausbilden eines Nanodraht-Transistors auf einem Substrat, wobei das Verfahren aufweist: lithographisches Strukturieren einer Führungsöffnung mit einem ersten Durchmesser in einer Maskenschicht, die über einer Source/Drain-Halbleiterschicht des Transistors angeordnet ist; Abscheiden eines Materials mit gerichteter Selbstanordnung (Directed Self-Assembly, DSA) in die Führungsöffnung; Trennen des DSA-Materials in einen inneren Polymerbereich, der vollständig von einem äußeren Polymerbereich umgeben ist, innerhalb der Führungsöffnung; Definieren eines Halbleiterkanalbereiches des Transistors innerhalb der Führungsöffnung durch Entfernen eines von dem inneren und dem äußeren Polymerbereich selektiv bezüglich des anderen, wobei sowohl der Durchmesser des Kanalbereiches als auch der Abstand von einem Rand der Führungsöffnung durch die DSA-Trennung definiert werden; Entfernen des anderen von dem inneren und dem äußeren Polymerbereich; Abscheiden eines Gate-Dielektrikums über dem Halbleiterkanalbereich; und Umgeben des Halbleiterkanalbereiches mit einer ringförmigen Gate-Elektrode mit einem Außendurchmesser, der bezüglich der Führungsöffnung selbstjustierend ist.
  2. Verfahren nach Anspruch 1, wobei das Definieren eines Halbleiterkanalbereiches ferner beinhaltet: Entfernen des äußeren Polymerbereiches, während der innere Polymerbereich erhalten bleibt, um einen Abschnitt einer Kanalhalbleiterschicht freizulegen; und Vertiefen des freigelegten Bereiches der Kanalhalbleiterschicht, um einen zylindrischen Graben auszubilden, der eine einer Kanallänge des Transistors zugeordnete Kanalhalbleiter-Seitenwand aufweist, die mit einem Rand des inneren Polymerbereiches fluchtet.
  3. Verfahren nach Anspruch 2, wobei das Vertiefen einen Source/Drain-Halbleiterbereich des Transistors freilegt, und wobei das Gate-Dielektrikum den Source/Drain-Halbleiterbereich von dem Gate-Elektrodenmaterial isoliert.
  4. Verfahren nach Anspruch 2, wobei das Abscheiden eines Gate-Dielektrikums über dem Halbleiterkanalbereich ferner das Abscheiden des Gate-Dielektrikums in den zylindrischen Graben und das Bedecken der Kanalhalbleiter-Seitenwand beinhaltet; und wobei das Umgeben des Halbleiterkanalbereiches mit der Gate-Elektrode das Füllen des zylindrischen Grabens mit einem Gate-Elektrodenmaterial beinhaltet.
  5. Verfahren nach Anspruch 1, wobei das Definieren des Halbleiterkanalbereiches ferner beinhaltet: Entfernen des inneren Polymerbereiches, während der äußere Polymerbereich erhalten bleibt, um einen darunter befindlichen ersten Abschnitt einer dielektrischen Schicht freizulegen; Ätzen eines Grabens in dem freigelegten ersten Abschnitt der dielektrischen Schicht, um eine kristalline Halbleiteroberfläche freizulegen; und epitaktisches Aufwachsen des Halbleiterkanalbereiches von der freiliegenden kristallinen Halbleiteroberfläche aus; und Vertiefen eines zweiten Abschnitts der dielektrischen Schicht, der dem Halbleiterkanalbereich benachbart ist, um einen zylindrischen Graben auszubilden, der eine Seitenwand des Halbleiterkanalbereiches freilegt.
  6. Verfahren nach Anspruch 5, wobei die kristalline Halbleiteroberfläche eine Oberfläche eines Source/Drain-Halbleiterbereiches des Transistors ist.
  7. Verfahren nach Anspruch 5, wobei die kristalline Halbleiteroberfläche eine Oberfläche eines undotierten oder schwach dotierten Halbleitersubstrats ist, und wobei das epitaktische Aufwachsen des Halbleiterkanalbereiches ferner beinhaltet, zuerst einen Source/Drain-Halbleiterbereich des Transistors von der Oberfläche des Halbleitersubstrats aus aufzuwachsen und anschließend den Halbleiterkanalbereich von dem Source/Drain-Halbleiterbereich aus aufzuwachsen.
  8. Verfahren nach Anspruch 5, wobei das Abscheiden eines Gate-Dielektrikums über dem Halbleiterkanalbereich ferner das Abscheiden des Gate-Dielektrikums in den zylindrischen Graben und das Bedecken der Kanalhalbleiter-Seitenwand beinhaltet; und wobei das Umgeben des Halbleiterkanalbereiches mit der Gate-Elektrode das Füllen des zylindrischen Grabens mit einem Gate-Elektrodenmaterial beinhaltet.
  9. Verfahren nach Anspruch 8, wobei das Gate-Dielektrikum über dem vertieften zweiten Abschnitt der dielektrischen Schicht abgeschieden wird.
  10. Verfahren nach Anspruch 1, wobei das lithographische Strukturieren einer Führungsöffnung ferner das Drucken einer Öffnung beinhaltet, die einen ersten Durchmesser in einer ersten Dimension und einen zweiten Durchmesser in einer zweiten Dimension aufweist, wobei der zweite Durchmesser wenigstens doppelt so groß wie der erste Durchmesser ist; wobei das Trennen des DSA-Materials in den inneren Polymerbereich, der vollständig von dem äußeren Polymerbereich umgeben ist, innerhalb der Führungsöffnung ferner das Ausbilden eines ersten und eines zweiten Polymerbereiches beinhaltet, die jeweils vollständig von dem äußeren Polymerbereich umgeben sind; und wobei das Definieren des Halbleiterkanalbereiches ferner das Ausbilden eines ersten und eines zweiten Kanalbereiches beinhaltet, wobei jeder Kanalbereich einen Durchmesser und einen Abstand von einem Rand der Führungsöffnung aufweist, die durch die DSA-Trennung definiert sind.
  11. Verfahren nach Anspruch 1, wobei das Abscheiden des DSA-Materials in die Führungsöffnung ferner das Aufbringen eines DSA-Materials, das ein erstes und ein zweites Polymermaterial umfasst, durch Rotationsbeschichtung beinhaltet; und wobei das Trennen des DSA-Materials ferner das Härten des DSA-Materials bei einer Temperatur und mit einer Dauer beinhaltet, die ausreichend sind, um zu ermöglichen, dass das erste Polymermaterial in den inneren Polymerabschnitt migriert, während das zweite Polymermaterial in den äußeren Polymerabschnitt migriert.
  12. Verfahren nach Anspruch 11, wobei eines von dem ersten und dem zweiten Polymermaterial PMMA umfasst.
  13. Verfahren nach Anspruch 12, wobei das andere von dem ersten und dem zweiten Polymermaterial Polystyrol umfasst.
  14. Verfahren nach Anspruch 11, wobei die Maskenschicht eines von dem ersten und dem zweiten Polymermaterial aufweist.
  15. Verfahren zum Ausbilden eines Nanodraht-Transistors auf einem Substrat, wobei das Verfahren aufweist: lithographisches Strukturieren einer Führungsöffnung mit einem ersten Durchmesser in einer Maskenschicht, die über einer Source/Drain-Halbleiterschicht des Transistors angeordnet ist; Abscheiden eines Materials mit gerichteter Selbstanordnung (Directed Self-Assembly, DSA) in die Führungsöffnung; Trennen des DSA-Materials in einen inneren Polymerbereich, der vollständig von einem äußeren Polymerbereich umgeben ist, innerhalb der Führungsöffnung; Entfernen des äußeren Polymerbereiches selektiv bezüglich des inneren Polymerbereiches, um einen zylindrischen Graben auszubilden, der eine darunter befindliche Hartmaskenschicht freilegt; Ätzen durch die Hartmaskenschicht hindurch, um den Graben zu vertiefen und einen ersten Source/Drain-Halbleiterbereich freizulegen; Ätzen durch den freigelegten Abschnitt des ersten Source/Drain-Halbleiterbereiches hindurch, um den Graben zu vertiefen und eine Halbleiterkanalschicht freizulegen, die unter dem Source/Drain-Bereich angeordnet ist; Ätzen des freigelegten Abschnitts der Halbleiterkanalschicht, um den Graben zu vertiefen und eine Halbleiterschicht freizulegen, die unter der Halbleiterkanalschicht angeordnet ist; Füllen des Grabens mit einem ersten dielektrischen Material und Rückätzen des ersten dielektrischen Materials selektiv bezüglich der Hartmaskenschicht, um eine Seitenwand der Halbleiterkanalschicht freizulegen; Abscheiden eines Gate-Dielektrikums über der Seitenwand; und Füllen des Grabens mit einem Gate-Elektrodenmaterial, um die Seitenwand mit einer ringförmigen Gate-Elektrode mit einem Außendurchmesser zu umgeben, der bezüglich der Führungsöffnung selbstjustierend ist.
  16. Verfahren nach Anspruch 15, welches ferner das Ausbilden eines Silicids der unter der Halbleiterkanalschicht angeordneten Halbleiterschicht aufweist, bevor der Graben mit dem Dielektrikum gefüllt wird.
  17. Verfahren nach Anspruch 16, welches ferner aufweist: Rückätzen des Gate-Elektrodenmaterials bezüglich der Hartmaskenschicht, um eine Seitenwand des ersten Source/Drain-Halbleiterbereiches freizulegen, und Füllen des Grabens mit einem zweiten dielektrischen Material und Planarisieren des zweiten dielektrischen Materials mit einer Oberfläche der Hartmaskenschicht; Entfernen der Hartmaskenschicht selektiv bezüglich des zweiten dielektrischen Materials, um eine Oberfläche des ersten Source/Drain-Halbleiterbereiches freizulegen; und Abscheiden eines Kontaktmetalls auf der freigelegten Oberfläche des ersten Source/Drain-Halbleiterbereiches.
  18. Verfahren nach Anspruch 15, wobei das Abscheiden des DSA-Materials in die Führungsöffnung ferner das Aufbringen eines DSA-Materials, das ein erstes und ein zweites Polymermaterial umfasst, durch Rotationsbeschichtung beinhaltet; und wobei das Trennen des DSA-Materials ferner das Härten des DSA-Materials bei einer Temperatur und mit einer Dauer beinhaltet, die ausreichend sind, um zu ermöglichen, dass das erste Polymermaterial in den inneren Polymerabschnitt migriert, während das zweite Polymermaterial in den äußeren Polymerabschnitt migriert.
  19. Verfahren nach Anspruch 18, wobei eines von dem ersten und dem zweiten Polymermaterial PMMA umfasst.
  20. Verfahren nach Anspruch 19, wobei das andere von dem ersten und dem zweiten Polymermaterial Polystyrol umfasst.
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