KR20150094634A - 유도 자기 조립을 이용한 수직 나노와이어 트랜지스터 채널 및 게이트의 패터닝 - Google Patents

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KR20150094634A
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폴 에이. 니후스
스와미나탄 시바쿠마르
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인텔 코포레이션
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Abstract

잠재적으로 1회의 리소그래피 동작에 기초하여 수직 나노와이어 트랜지스터의 게이트 전극 및 채널 영역을 궁극적으로 정의하는 피처들을 패터닝하기 위한 유도 자기 조립(DSA) 재료 또는 디블록 코폴리머가 개시되어 있다. 실시예들에서, DSA 재료는 통상적인 리소그래피를 이용하여 패터닝된 안내 개구 내에 한정된다. 실시예들에서, 채널 영역들 및 게이트 전극 재료들은 DSA 재료 내의 분리된 영역들의 에지들에 대해 정렬된다.

Description

유도 자기 조립을 이용한 수직 나노와이어 트랜지스터 채널 및 게이트의 패터닝{PATTERNING OF VERTICAL NANOWIRE TRANSISTOR CHANNEL AND GATE WITH DIRECTED SELF ASSEMBLY}
본 발명의 실시예들은 일반적으로 마이크로일렉트로닉스를 위한 트랜지스터 제조에 관한 것이며, 보다 구체적으로는 유도 자기 조립(DSA: directed self-assembly)을 이용한 수직 나노와이어 트랜지스터의 패터닝에 관한 것이다.
수직 배향 트랜지스터들에서, 잘 제어된 재료 층 두께는 게이트 길이(Lg)와 같은 기능적 길이들을 정의하고, 재료 조성은 유리하게는 밴드 갭 및 이동도 구분(mobility differentiation)을 달성하도록 조정될 수 있다. 또한, 전류 드라이브(current drive)는 채널 폭(Wg) 및 대응하는 나노와이어의 단면의 리소그래피 패터닝에 의해 연속적으로 스케일링될 수 있다. 그러나, 실제 애플리케이션들에서, 매우 양호한 임계 치수(CD: critical dimension) 균일성, 양호한 순환성 및 최고 밀도를 위한 최소 피처 피치를 가지면서 직경이 15㎚ 이하 정도인 나노와이어 피처들(예를 들어, 홀들)을 프린트하는 것을 필요로 할 수 있다. 추가로, 채널 패턴은 게이트 스택 및 콘택 금속(contact metallization)에 대해 정확하게 정렬되어야 한다.
충분한 CD 균일성, 순환성 및 피치를 갖는 15㎚ 미만의 홀들의 리소그래피 프린팅은 공지의 ArF 또는 EUV 레지스트의 능력을 초과한다. 홀들이 보다 크게 프린트된 다음에 축소되게 하는 기술들은 원하는 피치들(예를 들어, <30㎚)을 달성할 수 없다. 또한, 이러한 피치들은 심지어 2가지 마스크 패터닝 기술의 분해능(resolution) 아래에 있으며, 이로서 고비용의 리소그래피 툴세트를 이용하는 매우 공격적인 축소 프로세스와 함께 적어도 3개의 마스크 패터닝 단계를 요구할 것이다.
따라서, 보다 저비용으로 제조가능한, 15㎚ 미만의 치수 및 30㎚ 미만의 피치로 수직 나노와이어 트랜지스터를 패터닝하는 기술들이 유리하다.
본 발명의 실시예들은 첨부 도면들에서 제한이 아니라 예로서 도시되어 있다.
도 1은 실시예에 따른 수직 나노와이어 트랜지스터의 등측도(isometric illustration)이다.
도 2는 실시예에 따른 수직 나노와이어 트랜지스터를 형성하는 방법을 도시하는 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d 및 도 3e는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 평면도들을 도시한다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 실시예에 따른 도 3a 내지 도 3e에 도시된 구조체들의 단면도들을 도시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e 및 도 5f는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 평면도들을 도시한다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e 및 도 6f는 실시예에 따른 도 5a 내지 도 5f에 도시된 구조체들의 단면도들을 도시한다.
도 7a, 도 7b 및 도 7c는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 이중-채널 구조체들의 평면도들을 도시한다.
도 8a, 도 8b 및 도 8c는 실시예에 따른 도 7a 내지 도 7c에 도시된 구조체들의 단면도들을 도시한다.
도 9a, 도 9b, 도 9c, 도 9d 및 도 9e는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 단면도들을 도시한다.
도 10a, 도 10b, 도 10c, 도 10d, 도 10e, 도 10f 및 도 10g는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 단면도들을 도시한다.
도 11은 본 발명의 실시예에 따른 비평면(non-planar) 트랜지스터들을 사용하는 모바일 컴퓨팅 플랫폼의 기능 블록도이다.
도 12는 일 실시예에 따른 컴퓨팅 디바이스의 기능 블록도를 도시한다.
다음의 설명에서, 다수의 상세가 제시된다. 그러나, 본 발명이 이들 특정 상세 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예에서(in one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소에서의 "실시예에서"라는 구문의 출현은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예가 다른 것에 구조적으로 또는 기능적으로 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 결합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 구조적 관계들을 설명하는데 이용될 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은, 2개 이상의 엘리먼트들이 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타내는데 이용될 수 있다. "연결된"은, 2개 이상의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들을 가짐) 물리적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 엘리먼트들이 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에서 이용된 바와 같은 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 재료 층의 다른 층들에 대한 상대적인 위치를 언급한다. 이와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 또한, 2개의 층 사이에 배치된 하나의 층은 이 2개의 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 이에 반해, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다.
도 1은 본 발명의 실시예들에 따라 제조될 수 있는 예시적인 수직 나노와이어 트랜지스터(101)의 등측도이다. 수직 나노와이어 트랜지스터(101)에 대하여, 반도체 나노와이어는 기판(105)에 대해 수직으로 배향되어, 세로 길이 L은 (기판(105)의 표면 평면에 수직인) z 차원을 따르며, 폭 W는 나노와이어에 의해 점유되는 기판(105)의 면적을 정의한다. 측방향 배향 트랜지스터에 대해서와 같이, 수직 트랜지스터(101)는, 외인성(extrinsic) 소스/드레인 영역(135B), 소스/드레인 영역(130B)과 소스/드레인 영역(120B) 사이에 배치된 채널 영역(145B)을 포함하는 트랜지스터의 기능 영역들에 대응하는 세로 길이 L을 따른 하나 이상의 반도체 재료를 포함한다. 실시예에 따라, 트랜지스터(101)의 드레인은 기판(105) 상에서 "다운"일 수 있거나, 또는 트랜지스터는 "소스 다운"을 갖도록 반전될 수 있다. 수직 형태에서, 트랜지스터(101)는, 재료 층 두께에 의해 정의되는 채널 길이 및 Lg(즉, 세로 길이 L의 부분들)와 같은 임계 치수를 갖는데, 이 재료 층 두께는 에피택셜 성장 프로세스들, 주입 프로세스들 또는 퇴적 프로세스들에 의해 (예를 들어, 5-10Å으로) 매우 잘 제어될 수 있다.
일반적으로, 기판(105)과 제1 및 제2 반도체 재료 층(111C, 111B)은, Ⅳ족 재료들(예를 들어, Si, Ge, SiGe), Ⅲ-N족 재료들(예를 들어, GaN, AlGaN 등) 또는 Ⅲ-Ⅴ족 재료들(예를 들어, InAlAs, AlGaAs 등)을 비롯하여 관련 기술분야에 공지된 임의의 것일 수 있다. 드레인/소스 영역들(130B, 120B)은 반도체 재료 층들(111A, 111D)을 갖는데, 이들은 채널 영역(145B)에 대한 것과 동일한 재료일 수도 있고 또는 상이한 재료일 수도 있다. 소스/드레인 콘택(122B)은, p+ 터널링 층 및/또는 고도핑된(예를 들어, n+) 낮은 밴드 갭 캡핑 층과 같이, 소스/드레인 영역(120) 상에 배치된 반도체(111E)를 포함할 수 있다. 낮은 저항률의 옴 접촉 금속이 소스 콘택(122B)에 추가로 포함될 수 있다.
트랜지스터(101)는 채널 영역(145B) 내에서 나노와이어 주위를 동축으로 완전히 랩핑하는 게이트 스택(150B)을 포함한다. 유사하게, 소스/드레인 콘택들(122B 및 132B)도 소스/드레인 영역들(120B, 130B) 주위를 동축으로 랩핑하는 것으로서 또한 도시되어 있지만, 이들이 필요하지는 않다. 게이트 스택(150B) 사이에 배치된 제1 유전체 스페이서(도시되지 않음)는 소스/드레인 콘택(132B) 상에 배치되고, 제1 세로 길이를 따라 외인성 소스/드레인 영역(135B) 주위를 동축으로 완전히 랩핑한다. 제2 유전체 스페이서(156)는 게이트 스택(150B) 상에 배치되고, 이 제2 유전체 스페이서 상에 소스/드레인 콘택(132B)이 배치된 상태로 제2 세로 길이를 따라 소스/드레인 영역(120B) 주위를 동축으로 완전히 랩핑한다.
도 2는 실시예에 따른 트랜지스터(101)와 같은 수직 나노와이어 트랜지스터를 형성하는 방법(201)을 도시하는 흐름도이다. 일반적으로, 이 방법(201)은, 잠재적으로 스캐너에 대한 필요 없이, 1회의 리소그래피 동작에 기초하여 수직 나노와이어 트랜지스터의 채널 영역을 궁극적으로 정의하는 피처들을 패터닝하기 위해 디블록 코폴리머(di-block co-polymer)와 같은 유도 자기 조립(DSA) 재료를 이용하는 것을 수반한다.
방법(201)은, 동작(205)에서, 마스크 층에 안내 개구(guide opening)를 리소그래피 패터닝하는 것으로 시작한다. 안내 개구는 DSA 재료가 정렬되게 하는 에지를 제공하고, 이것은 보다 구체적으로는 폐다각형(closed polygon)이고, 유리하게는 곡선이고, 보다 구체적으로는 원형이다. 임의의 개수의 안내 개구가 동작(205)에서 동시에 프린트될 수 있는데, 예를 들어 안내 개구들의 1-D 또는 2-D 어레이가 관련 기술분야에 공지된 임의의 통상적인 리소그래피 프로세스를 이용하여 프린트될 수 있다. 본 명세서에서 이용된 바와 같이, 1-D 어레이는, 로우 또는 컬럼 차원에 있어서 인접하는 안내 개수들 사이에 최소 피치를 가지며 인접하는 로우들 또는 컬럼들 사이에 최소 피치 초과를 갖는 안내 개구들의 로우 또는 컬럼을 수반하는 한편, 2-D 어레이는, 로우 및 컬럼 차원들 양쪽 모두에서 모든 안내 개구들 사이에 최소 피치를 갖는 안내 개구들의 로우 및 컬럼을 수반한다. 안내 개구의 크기 및 형상은, 하나보다 많은 채널 홀이 예를 들어 도 7b에서와 같이 주어진 안내 층 개구에 패터닝되는 것을 허용하도록 변경될 수 있다.
도 3a 내지 도 3d는 실시예에 따른 방법(201)의 동작들이 수행됨에 따라 형성된 단일-채널 구조체의 평면도들을 도시한다. 도 3a에는 원형의 안내 개구(315)가 도시되어 있으며, 이것은 동작(205)에서 프린트되는 1-D 또는 2-D 어레이에 대한 하나의 반복 유닛을 나타낸다. 도 4a 내지 도 4d는 도 3a에 도시된 A'-A를 따른 도 3a 내지 도 3d에 각각 도시된 구조체들의 단면도들을 도시한다. 예시적인 실시예에서, 원형의 안내 개구(315)는 20㎚ 이하의 임계 치수(CD1)를 갖고, 다각형 에지(306)는, 포토레지스트 또는 하드마스크 재료일 수 있는 마스크(340)의 두께를 통하여 홀(305)(도 4a)을 정의한다. 이용되는 리소그래피 툴에 적합한 임의의 통상적인 레지스트 제제(resist formulation)가 포토레지스트 실시예들에서 이용될 수 있다. 마스크(340)는, 나노와이어 트랜지스터의 채널 영역을 제공하는 원하는 트랜지스터 채널 길이(Lg)에 대응하는 z-높이 두께(T1)를 갖는 반도체 층 위에 배치된다. 도 4a에 도시된 예시적인 실시예에서, 마스크(340)는 바로 채널 반도체 층(315)(예를 들어, 단결정 실리콘(single crystalline silicon), SiGe 등) 상에 배치되지만, 하드마스크 재료 층(예를 들어, SixNy, SiO2 등)과 같은 개재하는 재료 층이 포토레지스트 층(340)과 채널 반도체 층(315) 사이에 배치될 수 있다.
도 2로 복귀하면, 방법(201)은 동작(210)을 계속하는데, 여기서 동작(205)에서 형성된 안내 개구(들)로 DSA 재료가 퇴적된다. DSA 재료의 도포의 준비에서, 층(315)의 표면은, 폴리머 A와 폴리머 B에 대해 동등하게 인력적(attractive)/척력적(repulsive)이도록 처리될 수 있다. 도 3b 및 도 4b에 도시된 바와 같이, DSA 재료(350)가 안내 개구(315)를 채우고, 안내 개구 에지들(306)에 의해 한정된다. 일반적으로, DSA 재료(350)는 제1 폴리머 및 제2 폴리머(즉, 폴리머 A 및 폴리머 B)를 적어도 포함한다. 예를 들어 스핀 코팅에 의해 기판 위에 도포될 때, 폴리머 A 및 B는 상호혼합된 상태에 있다. 폴리머 A 및 B의 기본적인 화학작용을 넘어, 폴리머 A 및 B는 원하는 분자량의 분포를 갖도록 각각 선택될 수 있고, DSA 재료(350)는, 트랜지스터 채널 영역의 원하는 CD 및 안내 개구(315)의 CD와 지오메트리의 함수로서, 원하는 폴리머 A 대 폴리머 B 비율(A:B)을 갖도록 선택될 수 있다. 관련 기술분야에 공지된 임의의 DSA 재료가 이용될 수 있지만, 예시적인 실시예에서, 폴리머 A 및 폴리머 B 중 하나의 폴리머는 마스크(340)로서 이용된 포토레지스트에 존재한다. 예를 들어, 마스크(340)가 폴리스티렌을 포함하는 경우, 폴리머 A 또는 폴리머 B도 또한 폴리스티렌이다. 하나의 이러한 실시예에서, 폴리머들 중 다른 폴리머는 PMMA(poly(methyl methacrylate))이다.
방법(201)(도 2)은 동작(215)을 계속하는데, 여기서 DSA 재료가 내부 폴리머 영역 및 외부 폴리머 영역으로 분리된다. 폴리머 B로부터의 폴리머 A의 분리는, 안내 개구(315)의 치수 및 폴리머들의 분자량 등의 함수로서, 폴리머들의 적당한 이동을 허용하기에 충분한 지속기간 동안 높은 온도에서 DSA 재료(350)가 어닐링되는 동안에 발생한다. 안내 개구(315)가 DSA 재료(350)를 에워싸면, 분리는, 폴리머들 중 하나의 폴리머(예를 들어, 폴리머 A)가 안내 에지(306)로부터 떨어져 이동하는 한편, 폴리머들 중 다른 폴리머(예를 들어, 폴리머 B)가 안내 에지(306)를 향하여 이동되도록 처리될 수 있다. 그러면, 제1 폴리머를 주로 포함하는 내부 폴리머 영역(350A)은 제2 폴리머를 주로 포함하는 외부 폴리머 영역(350B)에 의해 완전히 둘러싸여진다. 도 3c 및 도 4c에 도시된 예시적인 실시예에서, 내부 폴리머 영역(350A)은 CD1의 직경으로부터 감소된 CD2의 직경을 갖도록 안내 개구 에지로부터 이격된다. 적절히 선택된 DSA 구성성분들에 대하여, 층 및 안내 개구 에지 표면 특성들 하에서, 내부 폴리머 영역(350A)은 외부 폴리머 영역(350B) 내에 임베딩된 정수개의 실질적으로 동일한 원통들 또는 구체들을 형성한다. 도 3a 내지 도 3e에 도시된 예시적인 단일 채널 실시예에서는 단일의 내부 폴리머 영역(350A)이 형성되지만, 안내 개구가 적어도 하나의 차원에서 충분히 큰 크기를 갖는 경우에 복수의 이러한 영역이 형성될 수 있다. 분리 메커닉스가 DSA 재료의 코폴리머 특성들의 잘 제어된 기능인 경우, 내부 폴리머 영역(들)은 서로로부터 그리고 안내 개구 에지들로부터 일관된 거리를 유지한다. 이와 같이, 내부 폴리머 영역(350A)은 안내 개구 에지(306)에 대해 효과적으로 자기 정렬된다(self-aligned).
동작(215)에서 수행된 베이크 및/또는 경화 다음에, 방법(201)은 동작(220)을 계속하는데, 여기서 내부 폴리머 영역 및 외부 폴리머 영역 중 하나의 폴리머 영역을 다른 폴리머 영역에 대해 선택적으로 제거함으로써, 안내 개구의 내부 내에 트랜지스터의 반도체 채널 영역이 정의된다. 도 3d 및 도 4d에 도시된 예시적인 실시예에서, 외부 폴리머 영역(350B)이 내부 폴리머 영역(350A)에 대해 선택적으로 제거된다(예를 들어, 용해된다). 추가로 도시된 바와 같이, 외부 폴리머 영역(350B)은 또한 마스크(340)에 대해 선택적으로 제거되어, 동작(220)에서 2개의 에지, 즉 내부 폴리머 영역(350A)의 에지 및 안내 개구 에지(306)가 정의되게 되는데, 내부 폴리머 영역(350A)의 에지는 안내 개구 에지(306)에 대해 자기 정렬된다.
다음에, 고리형 트렌치(375)가 채널 반도체 층(315)을 통하여 에칭되고, 마스크(340)와 함께, 내부 폴리머 영역(350A)이 제거된다. 채널 반도체 층(325)의 노출된 부분은 주어진 반도체 재료(Si, SiGe 등)에 대해 관련 기술분야에 공지된 임의의 에칭 프로세스를 이용하여 리세싱되어(recessed), 내부 폴리머 영역(350A)의 에지와 정렬되는 트랜지스터 Lg와 연관된 채널 영역(315A)의 측벽을 형성할 수 있다. 본 명세서에서 이용된 바와 같이, "정렬된"은 소정의 공칭의 에칭 바이어스(포지티브 또는 네거티브)가 초래되는 것을 허용하는데, 이는 채널 영역(315A)의 CD를 CD2의 것으로부터 변경할 수 있지만, 채널 영역(315A)의 치수는 그럼에도 불구하고 내부 폴리머 영역(350A)의 치수에 기초하며, 이로서 안내 개구의 치수(CD1)보다 상당히 더 작다. 예를 들어, 채널 영역(315A)의 측벽들은, 채널 영역(315A)을 통한 이방성 에칭과, 그 다음에 내부 폴리머 영역(350A)의 CD에 대하여 채널 영역(315A)의 측벽들을 리세싱하는 등방성 에칭을 이용하여, 내부 폴리머 영역(350A)에 대해 정렬될 수 있다. 안내 개구 CD1이 20㎚ 미만인 일 실시예에서, 채널 영역(315A)은 15㎚ 미만의 CD2를 갖는다. 트렌치(375)는, 예를 들어, 조성적 에칭 선택도(compositional etch selectivity)에 기초하여 또는 시한 에칭(timed etch)에 기초하여, 밑에 있는 반도체 층(310)(예를 들어, 단결정 Si, SiGe, Ge 등) 상에서 중단될 수 있다. 실시예에 따라, 밑에 있는 반도체 재료(310)는 특정 도전성 타입으로 이미 중도핑되거나(heavily doped), 그것의 노출 시에 도핑될 수 있거나, 또는 부분적으로 제거되고 도핑된 재료로서 재성장된다. 도 3d 및 도 4d에 도시된 실시예에서, 반도체 재료(310)는 소스/드레인 영역(예를 들어, 도 1의 소스/드레인 영역(111A) 및/또는 외인성 소스/드레인 영역(111B))으로서 기능하도록 중도핑된다.
동작(220)에서 반도체 채널 영역이 정의되면, 방법(201)은, 동작(225)에서, 반도체 채널 영역의 측벽 위에 게이트 재료를 퇴적하는 것을 계속한다. 일반적으로, 희생 게이트 유전체(sacrificial gate dielectric)의 퇴적(이는 이어서 (예를 들어, 통상적인 "게이트-최종(gate-last)" 타입 프로세스 흐름에서와 같이) 제조 프로세스에서 나중에 대체됨)을 비롯하여, 관련 기술분야에 공지된 임의의 게이트 유전체 퇴적 프로세스가 수행될 수 있다. 그러나, 예시적인 실시예에서, 동작(225)에서, 비희생 고-k(예를 들어, >9) 게이트 유전체(380)가 트렌치 측벽들(380A 및 380B) 상에 그리고 트렌치(375)의 하부에 노출된 반도체 표면 상에 퇴적된다. 일례로서, HfO2 또는 ZrO2와 같지만 이에 제한되지는 않은 금속 산화물이 게이트 유전체(380)로서 동작(225)에서 원자층 퇴적에 의해 퇴적된다.
다음에, 방법(201)은 동작(230)을 계속하는데, 여기서 게이트 전극 재료로 반도체 채널 영역(315A)이 둘러싸여진다. 예시적인 실시예에서, 동작(230)은 게이트 전극 재료(390)로 원통형 트렌치(375)를 채우는 것을 포함한다. 게이트 전극 재료(390)는, 폴리실리콘, 일함수 금속(work function metal) 및/또는 충전 금속(fill metal)과 같지만 이에 제한되지는 않는 임의의 통상적인 게이트 전극 재료를 포함할 수 있다. 퇴적 및 폴리싱과 같지만 이에 제한되지는 않는 관련 기술분야에 공지된 기술들이 위에 있는 하드마스크 층 또는 채널 영역(315A)에 대해 게이트 전극 재료(390)를 평탄화하는데 이용될 수 있다. 도 3e 및 도 4e에 도시된 바와 같이, 게이트 유전체(380)는, 채널 영역(315A)으로부터 뿐만 아니라, 밑에 있는 소스/드레인 영역(310) 및 주변 반도체 재료(315B)로부터 게이트 전극 재료(390)를 전기적으로 격리시킨다. 따라서, 특히, 게이트 전극 재료(390)의 치수는 완전히 안내 개구 에지(306)에 대해 자기 정렬될 뿐만 아니라, 채널 영역(315A)에 대해 자기 정렬되는데, 게이트 전극 재료(390)의 z-높이 두께만이 원하는 트랜지스터 채널 길이의 함수로서 변하도록 남겨진다. 다음에, 통상적인 기술들(예를 들어, 반도체 채널 영역(315A)의 노출된 표면 상으로의 소스/드레인 반도체(111D)의 퇴적이나 에피택셜 성장, 콘택 금속의 퇴적 등)을 이용하여 수직 트랜지스터가 완성될 수 있다.
도 5a 내지 도 5f는 대안적인 실시예에 따른 방법(201)의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 평면도들을 도시한다. 도 6a 내지 도 6f는 실시예에 따른 도 5a 내지 도 5f에 도시된 구조체들의 단면도들을 도시한다. 일반적으로, 도 5a 내지 도 5f에 도시된 실시예에서, 동작들(205 내지 215)은, 마스크(340)가 반도체 층(310) 위에 배치된 유전체 층(415)(예를 들어, SixNy, SiON, SiO2 등) 상에 퇴적되는 것을 제외하고는, 도 3a 내지 도 3d의 콘텍스트에서 설명되었던 것과 같다. 내부 폴리머 영역(350A) 및 외부 폴리머 영역(350B)으로의 코폴리머들의 분리 다음에, 동작(220)에서, 도 5d 및 도 6d에 도시된 바와 같이, 내부 폴리머 영역(350A)이 외부 폴리머 영역(350B)에 대해 선택적으로 제거된다. 이 예시적인 실시예에서, 마스크(340)도 제거되어, 외부 폴리머 영역(350B)으로 구성되는 고리형 마스크를 남긴다. 다음에, 유전체 층(415)이 에칭되어, 밑에 있는 반도체 재료(310)의 결정질 표면을 노출시킨다. 도 6e에 도시된 바와 같이, 동작(220)은 외부 폴리머 영역(350B)을 제거하는 것, 및 노출된 결정질 반도체 표면으로부터 반도체 채널 영역(315A)을 (예를 들어, MOCVD 등을 이용하여) 에피택셜 성장시키는 것을 더 포함하며, 여기서 유전체 층(415)은 성장 중단 하드마스크의 역할을 한다. 반도체 채널 영역(315A)의 크기(예를 들어, <15㎚)를 고려하면, 성장된 반도체 재료 층은 유리하게는 종횡비 트랩핑(aspect ratio trapping)의 결과로서 양호한 결정화도를 가질 수 있다. 반도체 채널 영역(315A)의 형성 이후에, 유전체 층(415)의 제2 부분이 리세싱되어, 반도체 채널 영역의 측벽을 노출시키는 원통형 트렌치를 형성한다. 도시된 예시적인 실시예에서, 유전체 층(415)은 완전히 제거되어, 반도체 층(310)의 표면을 노출시킨다. 하나의 이러한 실시예에서, 반도체 층(310)은 적절히 도핑되어, 나노와이어 트랜지스터의 소스/드레인 반도체 영역의 역할을 하는데, 다음에 채널 영역(315A)이 소스/드레인 반도체 영역의 표면에 바로 에피택셜 성장된다.
다음에, 도 5f 및 도 6f에 도시된 바와 같이, 방법(201)은 동작(225)을 통해 계속되어, 실질적으로 도 3e 및 도 4e와 관련하여 본 명세서의 다른 곳에서 설명된 바와 같이, 측벽들(380A) 상에, 반도체 재료 층(310) 위에 그리고 측벽들(380B) 상에 게이트 유전체를 형성한다. 다음에, 게이트 전극 재료(390)가 동작(230)에서 퇴적되어, 다시 채널 영역(315A)을 둘러싼다.
도 3a 내지 도 3e 및 도 4a 내지 도 4e뿐만 아니라 도 5a 내지 도 5f 및 도 6a 내지 도 6f는 방법(201)의 단일 채널 실시예들을 도시하고 있지만, 도 7a 내지 도 7c는 실시예에 따른 방법(201)의 동작들이 수행됨에 따라 형성된 이중-채널 구조체들의 평면도들을 도시한다. 또한, 도 8a 내지 도 8c는 도 7a 내지 도 7c에 도시된 구조체들의 단면도들을 도시한다. 일반적으로, 방법(201)은 실질적으로 단일-채널 실시예들에 대해 본 명세서의 다른 곳에서 설명된 바와 같이 실시되는데, 여기서 DSA 재료는 2개(또는 그 이상)의 내부 폴리머 영역들을 정의하고, 이들 내부 폴리머 영역들 각각은 수직 나노와이어 트랜지스터의 반도체 채널 영역을 정의하기 위한 기초가 된다. 이러한 다채널 실시예들에서, DSA 재료는, 둘러싸는 게이트에 대해 채널 영역들을 자기 정렬시키고, 또한 안내 개구들을 프린트하는데 이용되는 피치에 대하여 인접하는 채널 영역들 사이의 피치를 감소시키기 위해 이용된다. 예시적인 실시예들에서, 2개의 인접하는 채널 영역의 피치는 안내 개구들을 프린트하기 위해 이용되는 스캐너의 분해능 한계 아래에 있다.
도 7a 및 도 8a는 초기에 (예를 들어, 동작(205)에서) 마스크(340)로 패터닝되는(예를 들어, 프린트되거나 에칭되는) 안내 개구(315)가 제2 차원(예를 들어, 축 A1)에서보다 제1 차원(예를 들어, 축 B1)에서 더 큰 것을 도시하고 있다. 일반적으로, 더 긴 길이 B1은 DSA 재료의 임계 특성(예를 들어, 40㎚)을 초과하는 한편, 더 짧은 길이 A1은 이러한 임계 특성을 초과하지 않는다(예를 들어, A1은 대략 단일-채널 실시예에 대한 안내 개구의 직경일 수 있다(예를 들어, 20㎚ 미만)). 실시예들에서, 더 긴 길이 B1은 더 짧은 길이 A1의 적어도 2배이다. 특정 표면 상태들에서, 이러한 긴(elongated) 안내 개구(315)는, 적절한 코폴리머 특성들을 갖는 DSA 재료로 채워질 때, 도 7b 및 도 8b에 도시된 2개의 내부 폴리머 영역(350A1 및 350A2)으로 어닐링된다. 내부 폴리머 영역들(350A1 및 350A2) 양쪽 모두는 인접한 외부 폴리머 영역(350B)에 의해 둘러싸여지는데, 각각의 분리된 영역의 재료 특성들은 단일-채널 실시예들의 콘텍스트에 있어서 본 명세서의 다른 곳에서 설명된 것과 같다. 분리 시에, 내부 폴리머 영역들(350A1 및 350A2)은 본질적으로 동일한 치수(예를 들어, 도 8c에 도시된 바와 같은 CD3)를 갖는다. 안내 개구가 20㎚ 미만의 적어도 하나의 치수를 갖는 예시적인 실시예들에서, 내부 폴리머 영역들(350A1 및 350A2) 각각은 15㎚ 미만의 폭을 갖고, 추가의 이러한 실시예들에서, 내부 폴리머 영역들(350A1 및 350A2)의 피치도 또한 15㎚ 미만이다.
복수의 내부 폴리머 영역(350A1 및 350A2)이 외부 폴리머 영역(350B)으로부터 재료적으로 구별되면, 방법(201)은, 채널 반도체 층(315)을 게이트 유전체들(350A1 및 350A2)을 통하여 공유된 게이트 전극(390)에 의해 제어되는 2개의 채널 영역(315A1 및 315A2)으로 정의하기 위해서 (예를 들어, 도 3a 내지 도 3e, 도 4a 내지 도 4e에 도시된 바와 같이) 실질적으로 단일-채널 실시예들에 대해 설명된 바와 같이 동작들(220, 225, 230)을 통해 진행한다. 이와 같이, DSA 재료의 분리 능력은, (형성된 이산 채널들의 개수에 의해 결정되는) 원하는 구동 전류의 양을 제공하면서 최적의 게이트 제어(감소된 쇼트 채널 효과(short channel effects))를 위해 개별적으로 크기가 정해질 수 있는 다중-와이어 수직 트랜지스터들을 제조하는데 이용될 수 있다.
실시예들에서, 도 9a 내지 도 9e 및 도 10a 내지 도 10g에 도시된 바와 같이, 수직 트랜지스터의 채널 영역 및 게이트뿐만 아니라, 소스 드레인 영역들과 같지만 이에 제한되지는 않는 트랜지스터의 다른 기능 영역들도 DSA 재료의 분리에 기초하여 정의된다. 도 9a, 도 9b, 도 9c, 도 9d 및 도 9e는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 단면도들을 도시한다. 일반적으로, 이 예시적인 실시예에서, 수직 나노와이어 트랜지스터의 채널 영역뿐만 아니라 소스/드레인 영역들은 DSA 재료의 분리에 의해 정의된 영역들에 재성장된다.
도 9a는 DSA 재료가 내부 폴리머 영역(350A) 및 외부 폴리머 영역(350B)으로 분리된 동작(215)의 완료 시에 시작된다. 이 실시예에서의 기판은 축퇴 도핑된(degenerately doped) 반도체 층(945) 위에 배치된 유전체 층(925)을 포함하고, 이 반도체 층은 결정질 반도체 기판 층(903) 위에 또한 배치된다. 도 9b에 도시된 바와 같이, 내부 폴리머 영역(350A)은 본 명세서의 다른 곳에서 설명된 바와 같이 외부 폴리머 영역(350B)에 대해 선택적으로 제거되며, 또한 마스크(340)에 대해 선택적으로 제거된다. 다음에, 내부 폴리머 영역(350A)이 제어되었던 영역에서 유전체 층(925) 및 층(945)을 통해 내부 트렌치가 에칭되어, 반도체(903)를 노출시킨다. 다음에, 마스크(340)가 제거되면, 유전체 층(925)의 주변 부분이 제거되어, 내부 트렌치를 둘러싸는 유전체(925)의 고리형 둘레(annular perimeter)를 남긴다. 다음에, 주변부 영역 및 내부 트렌치 내에 노출된 반도체 기판 층(903)의 시딩 표면(seeding surface)으로부터 나노와이어 트랜지스터를 형성하기 위해서 선택적인 에피택셜 프로세스가 이용된다. 도 9d에 도시된 바와 같이, 반도체 기판 층(903)으로부터 그리고 반도체 층(945)으로부터 제1(하부) 결정질 소스/드레인 반도체 층(310)이 성장된다. 소스/드레인 반도체 층(310)의 재성장은 후속하여 성장되는 채널 층에서의 결정화도를 개선할 수 있는데, 그 이유는 소스/드레인 반도체 층(310)에서 유리한 결함 트랩핑(defect trapping)이 발생할 수 있기 때문이다. 또한, 소스/드레인 반도체 층(310)의 재성장은 지금 임베딩된 도전성 반도체 층(945)에 대한 접속을 선택적으로 형성하는 역할을 하는데, 반도체 층(945) 위에는 결정질 또는 다결정질 반도체가 형성되어 있다. 다음에, 소스/드레인 반도체 층(310)으로부터 반도체 채널 영역(315)이 에피택셜 성장된다. 반도체 채널 영역(315) 위에 제2(상부) 소스/드레인 반도체 층(320)이 추가로 성장된다. 재성장된 막은 다시 폴리싱되어, 폴리싱 스톱(polish stop)으로서의 유전체 층(925)에 대하여 평탄화된다. 내부 트렌치와 주변부 사이의 초기의 비평면성으로 인해, 평탄화 프로세스는, 상부 소스/드레인 반도체 층(320)은 수직 나노와이어 트랜지스터의 일부로서 내부 영역에 유지하면서, 하부 소스/드레인 반도체 층(310)에 대해 주변부에서 재성장된 반도체를 제거한다.
외부 폴리머 영역(350B)이 원래 배치되었던 남아 있는 유전체 층(925)의 고리형 부분을 먼저 리세싱함으로써 동작(220)에서 게이트 유전체가 형성된다. 이것은 반도체 채널 영역(315)의 측벽을 노출시킨다. 유전체 층(925)은 밑에 있는 도전성 층(945)에 대한 선택적인 에칭을 이용하여 완전히 리세싱될 수 있는데, 이 경우 동작(225)에서 형성된 게이트 유전체는 도전성 층(945)으로부터 게이트 전극 재료(390)를 격리시키는 역할을 한다. 대안적으로, 유전체 층(925)은 (예를 들어, 시한 에치백(timed etch back)을 이용하여) 부분적으로만 리세싱되어, 게이트 전극 재료(390)와 밑에 있는 도전성 층(945) 사이의 유전체의 두께를 증가시킬 수 있다. 이와 같이, 도 9e에 도시된 수직 나노와이어 트랜지스터 구조체의 상부 표면이 평탄화되고, 콘택(예를 들어, 실리사이드화) 및 인터커넥트 금속을 위한 트랜지스터의 모든 기능 영역에 대한 상부측 액세스를 제공한다.
도 10a, 도 10b, 도 10c, 도 10d 및 도 10e는 실시예에 따른 도 2의 방법의 동작들이 수행됨에 따라 형성된 단일-채널 구조체들의 단면도들을 도시한다. 이 예시적인 실시예에서, 2개의 소스/드레인 층 및 채널 층을 포함하는 반도체 재료들의 스택이 DSA 재료에 기초하여 에칭된다. 그러므로, 이 실시예는 도 3a 내지 도 3e, 도 4a 내지 도 4e에 의해 도시된 실시예의 특별한 경우로 고려될 수 있다. 도 10a는 DSA 재료가 내부 폴리머 영역(350A) 및 외부 폴리머 영역(350B)으로 분리되는 것으로 시작된다. 기판은, (도핑 또는 상이한 격자 원자들을 통해) 조성적으로 다른 재료 층들을 포함하는 반도체 재료 층 스택을 포함한다. 예시적인 실시예에서, 반도체 재료 스택은 기판(1003) 상에 배치된 하부 소스/드레인 층(1010), 하부 소스/드레인 층(1010) 상에 배치된 채널 층(1015), 및 채널 층(1015) 위에 배치된 상부 소스/드레인 층(1020)을 포함한다. 반도체 스택 위에는 유전체 (하드마스크) 층(1030)이 배치되어 있다.
도 10b에 도시된 바와 같이, 내부 폴리머 영역(350A) 및 마스크(340)에 대해 선택적으로 외부 폴리머 영역(350B)이 제거된다. 다음에, 도 10c에 도시된 바와 같이, 대부분의 스택을 통하여 고리형 트렌치가 에칭되어, 하부 소스/드레인 층(1010)을 노출시킨다. 반도체 스택들의 측벽들을 따라 유전체 스페이서(1040)(도 10d)가 형성되고, 노출된 양쪽 소스/드레인 층(1010) 상에 실리사이드(1050)가 형성된다. 다음에, 유전체 재료(1060)가 트렌치 내에 퇴적되고, 평탄화되고, 채널 영역 측벽을 재노출시키기에 충분한 z-높이(두께)로 리세싱된다(에치백된다). 등방성 에칭은 유전체 스페이서(1040)를 제거하고, 트렌치에서 리세싱된 유전체 재료(1060) 위에 그리고 채널 측벽 상에 게이트 유전체(380)가 퇴적된다. 다음에, 게이트 유전체 재료가 트렌치에 퇴적되고, 유전체(1030)의 상부 표면에 대해 평탄화된 다음, 채널 영역을 제어하기에 충분한 z-높이(두께)로 리세스 에칭된다. 최종적으로, 유전체(1070)가 트렌치에 퇴적되고, 유전체(1030)의 상부 표면에 대해 평탄화된다. 다음에, 유전체(1070)에 대해 선택적으로 유전체(1030)가 제거되어, 콘택 금속의 준비로 상부 소스/드레인(1020)을 노출시킬 수 있다. 그에 따라, 서브리소그래피 와이어 치수(sub-lithographic wire dimensions)(예를 들어, <15㎚)를 갖는 수직 배향 나노와이어 트랜지스터가, 로컬 인터커넥트들과 함께, 단일의 리소그래피 마스크 및 DSA 재료에 기초하여, 자기 정렬되어 제조된다.
도 11은 본 발명의 실시예에 따른 모바일 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(1100)은, 전자 데이터 디스플레이, 전자 데이터 처리 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1100)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(1105), SOC(1110) 및 배터리(1115)를 포함한다. 도시된 바와 같이, SOC(1110)의 집적 레벨이 높을수록, 충전 사이의 최장 동작 수명을 위해 배터리(1115)에 의해 점유되거나 또는 최대 플랫폼 기능성을 위해 고체 상태 드라이브, DRAM 등과 같은 메모리(도시되지 않음)에 의해 점유될 수 있는 모바일 컴퓨팅 디바이스(1100) 내의 폼 팩터가 더 커진다.
SOC(1110)는 확대도(1120)로 추가로 도시되어 있다. 실시예에 따라, SOC(1110)는 실리콘 기판(1160)(즉, 칩)의 일부를 포함하고, 이 실리콘 기판 위에는, 전력 관리 집적 회로(PMIC)(1115), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(1125), 그 제어기(1111), 및 하나 이상의 중앙 프로세서 코어 또는 메모리(1177) 중 하나 이상이 존재한다. 실시예들에서, SOC(1110)는 본 명세서에 설명된 실시예들 중 하나 이상에 따른 하나 이상의 수직 나노와이어 트랜지스터(FET)를 포함한다. 추가의 실시예들에서, SOC(1110)의 제조는 수직 배향 나노와이어 트랜지스터(FET)를 제조하기 위해 본 명세서에 설명된 방법들 중 하나 이상을 포함한다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1200)의 기능 블록도이다. 컴퓨팅 디바이스(1200)는 예를 들어 플랫폼(1100) 내부에서 발견될 수 있으며, 프로세서(1204)(예를 들어, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(1206)과 같지만 이에 제한되지는 않는 복수의 컴포넌트를 호스팅하는 보드(1202)를 더 포함한다. 실시예들에서, 적어도 프로세서(1204)는, 본 명세서의 다른 곳에서 추가로 설명된 실시예들에 따라 제조되고/되거나, 본 명세서의 다른 곳에서 설명된 실시예들에 따른 구조체들을 갖는 수직 나노와이어 트랜지스터(FET)를 포함한다. 프로세서(1204)는 보드(1202)에 물리적으로 그리고 전기적으로 연결된다. 프로세서(1204)는 프로세서(1204) 내에 패키징된 집적 회로 다이를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
일부 구현들에서, 적어도 하나의 통신 칩(1206)도 또한 보드(1202)에 물리적으로 그리고 전기적으로 연결된다. 추가의 구현들에서, 통신 칩(1206)은 프로세서(1204)의 일부이다. 그 애플리케이션들에 따라, 컴퓨팅 디바이스(1200)는, 보드(1202)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 플래시 메모리 또는 STTM 등의 형태의 비휘발성 메모리(예를 들어, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩들(1206) 중 적어도 하나는 컴퓨팅 디바이스(1200)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(1206)은, 본 명세서의 다른 곳에서 설명된 것들을 포함하지만 이에 제한되지는 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1200)는 복수의 통신 칩(1206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
전술한 설명은 제한이 아니라 예시적인 것으로 의도된다는 것이 이해되어야 한다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 특정 순서를 나타내지만, 이러한 순서가 요구되지는 않는다는 것이 이해되어야 한다(예를 들어, 대안적인 실시예들은 동작들을 상이한 순서로 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중복하거나 할 수 있다). 또한, 전술한 설명의 판독 및 이해 시에 통상의 기술자에게 많은 다른 실시예들이 명백할 것이다. 본 발명이 특정의 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되지는 않으며, 첨부된 청구항들의 사상 및 범위 내에서 변형 및 변경으로 실시될 수 있다는 것이 인식될 것이다. 따라서, 본 발명의 범위는, 첨부된 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (20)

  1. 기판 상에 나노와이어 트랜지스터를 형성하는 방법으로서,
    상기 트랜지스터의 소스/드레인 반도체 층 위에 배치된 마스크 층에 제1 직경의 안내 개구(guide opening)를 리소그래피 패터닝하는 단계;
    상기 안내 개구에 유도 자기 조립(DSA: directed self-assembly) 재료를 퇴적하는 단계;
    상기 안내 개구 내에서 외부 폴리머 영역에 의해 완전히 둘러싸여지는 내부 폴리머 영역으로 상기 DSA 재료를 분리하는(segregating) 단계;
    상기 내부 폴리머 영역 및 상기 외부 폴리머 영역 중 하나의 폴리머 영역을 다른 폴리머 영역에 대해 선택적으로 제거함으로써, 상기 안내 개구 내에 상기 트랜지스터의 반도체 채널 영역을 정의하는 단계 - 상기 채널 영역의 직경 및 상기 안내 개구의 에지로부터의 간격의 양쪽 모두는 상기 DSA의 분리에 의해 정의됨 -;
    상기 내부 폴리머 영역 및 상기 외부 폴리머 영역 중 상기 다른 폴리머 영역을 제거하는 단계;
    상기 반도체 채널 영역 위에 게이트 유전체를 퇴적하는 단계; 및
    상기 안내 개구에 대해 자기 정렬되는(self-aligned) 외부 직경을 갖는 고리형 게이트 전극으로 상기 반도체 채널 영역을 둘러싸는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 반도체 채널 영역을 정의하는 단계는,
    상기 내부 폴리머 영역을 유지하면서 상기 외부 폴리머 영역을 제거하여, 채널 반도체 층의 부분을 노출시키는 단계; 및
    상기 채널 반도체 층의 노출된 부분을 리세싱(recessing)하여, 상기 내부 폴리머 영역의 에지와 정렬되는 상기 트랜지스터의 채널 길이와 연관된 채널 반도체 측벽을 갖는 원통형 트렌치를 형성하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 리세싱은 상기 트랜지스터의 소스/드레인 반도체 영역을 노출시키고, 상기 게이트 유전체는 상기 게이트 전극의 재료로부터 상기 소스/드레인 반도체 영역을 격리시키는 방법.
  4. 제2항에 있어서,
    상기 반도체 채널 영역 위에 게이트 유전체를 퇴적하는 단계는 상기 원통형 트렌치에 상기 게이트 유전체를 퇴적하는 단계, 및 상기 채널 반도체 측벽을 커버하는 단계를 더 포함하고,
    상기 게이트 전극으로 상기 반도체 채널 영역을 둘러싸는 단계는 게이트 전극 재료로 상기 원통형 트렌치를 채우는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    상기 반도체 채널 영역을 정의하는 단계는,
    상기 외부 폴리머 영역을 유지하면서 상기 내부 폴리머 영역을 제거하여, 밑에 있는 유전체 층의 제1 부분을 노출시키는 단계;
    상기 유전체 층의 노출된 제1 부분에 트렌치를 에칭하여, 결정질 반도체 표면을 노출시키는 단계;
    상기 노출된 결정질 반도체 표면으로부터 상기 반도체 채널 영역을 에피택셜 성장시키는 단계; 및
    상기 반도체 채널 영역에 인접한 상기 유전체 층의 제2 부분을 리세싱하여, 상기 반도체 채널 영역의 측벽을 노출시키는 원통형 트렌치를 형성하는 단계
    를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 결정질 반도체 표면은 상기 트랜지스터의 소스/드레인 반도체 영역의 표면인 방법.
  7. 제5항에 있어서,
    상기 결정질 반도체 표면은 도핑되지 않거나 경도핑된(lightly doped) 반도체 기판의 표면이고, 상기 반도체 채널 영역을 에피택셜 성장시키는 단계는 먼저 상기 반도체 기판의 표면으로부터 상기 트랜지스터의 소스/드레인 반도체 영역을 성장시키는 단계, 및 다음에 상기 소스/드레인 반도체 영역으로부터 상기 반도체 채널 영역을 성장시키는 단계를 더 포함하는 방법.
  8. 제5항에 있어서,
    상기 반도체 채널 영역 위에 게이트 유전체를 퇴적하는 단계는 상기 원통형 트렌치에 상기 게이트 유전체를 퇴적하는 단계, 및 상기 채널 반도체 측벽을 커버하는 단계를 더 포함하고,
    상기 게이트 전극으로 상기 반도체 채널 영역을 둘러싸는 단계는 게이트 전극 재료로 상기 원통형 트렌치를 채우는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 게이트 유전체는 상기 유전체 층의 리세싱된 제2 부분 위에 퇴적되는 방법.
  10. 제1항에 있어서,
    안내 개구를 리소그래피 패터닝하는 단계는, 제1 차원에서 제1 직경을 가지며 제2 차원에서 제2 직경을 갖는 개구를 프린트하는 단계를 더 포함하고, 상기 제2 직경은 상기 제1 직경의 적어도 2배이고,
    상기 안내 개구 내에서 외부 폴리머 영역에 의해 완전히 둘러싸여지는 내부 폴리머 영역으로 상기 DSA 재료를 분리하는 단계는, 상기 외부 폴리머 영역에 의해 각각 완전히 둘러싸여지는 제1 폴리머 영역 및 제2 폴리머 영역을 형성하는 단계를 더 포함하고,
    상기 반도체 채널 영역을 정의하는 단계는 제1 채널 영역 및 제2 채널 영역을 형성하는 단계를 더 포함하고, 각각의 채널 영역은 상기 DSA의 분리에 의해 정의되는 직경 및 상기 안내 개구의 에지로부터의 간격을 갖는 방법.
  11. 제1항에 있어서,
    상기 안내 개구에 DSA 재료를 퇴적하는 단계는, 제1 폴리머 재료 및 제2 폴리머 재료를 포함하는 DSA 재료를 스핀 코팅하는 단계를 더 포함하고,
    상기 DSA 재료를 분리하는 단계는, 상기 제2 폴리머 재료가 상기 외부 폴리머 부분으로 이동하면서 상기 제1 폴리머 재료가 상기 내부 폴리머 부분으로 이동하는 것을 허용하기에 충분한 지속기간 동안 그리고 그러한 온도로 상기 DSA 재료를 경화하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 폴리머 재료 및 상기 제2 폴리머 재료 중 하나의 폴리머 재료는 PMMA를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제1 폴리머 재료 및 상기 제2 폴리머 재료 중 다른 폴리머 재료는 폴리스티렌을 포함하는 방법.
  14. 제11항에 있어서,
    상기 마스크 층은 상기 제1 폴리머 재료 및 상기 제2 폴리머 재료 중 하나의 폴리머 재료를 포함하는 방법.
  15. 기판 상에 나노와이어 트랜지스터를 형성하는 방법으로서,
    상기 트랜지스터의 소스/드레인 반도체 층 위에 배치된 마스크 층에 제1 직경의 안내 개구를 리소그래피 패터닝하는 단계;
    상기 안내 개구에 유도 자기 조립(DSA) 재료를 퇴적하는 단계;
    상기 안내 개구 내에서 외부 폴리머 영역에 의해 완전히 둘러싸여지는 내부 폴리머 영역으로 상기 DSA 재료를 분리하는 단계;
    상기 내부 폴리머 영역에 대해 선택적으로 상기 외부 폴리머 영역을 제거하여, 밑에 있는 하드마스크 층을 노출시키는 원통형 트렌치를 형성하는 단계;
    상기 하드마스크 층을 통해 에칭하여, 상기 트렌치를 전진시키며, 제1 반도체 소스/드레인 영역을 노출시키는 단계;
    상기 제1 반도체 소스/드레인 영역의 노출된 부분을 통해 에칭하여, 상기 트렌치를 전진시키며, 상기 소스/드레인 영역 아래에 배치된 반도체 채널 층을 노출시키는 단계;
    상기 반도체 채널 층의 노출된 부분을 에칭하여, 상기 트렌치를 전진시키며, 상기 반도체 채널 층 아래에 배치된 반도체 층을 노출시키는 단계;
    제1 유전체 재료로 상기 트렌치를 채우고, 상기 하드마스크 층에 대하여 선택적으로 상기 제1 유전체 재료를 에치백(etching back)하여, 상기 반도체 채널 층의 측벽을 노출시키는 단계;
    상기 측벽 위에 게이트 유전체를 퇴적하는 단계; 및
    게이트 전극 재료로 상기 트렌치를 채워, 상기 안내 개구에 대해 자기 정렬되는 외부 직경을 갖는 고리형 게이트 전극으로 상기 측벽을 둘러싸는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 유전체로 상기 트렌치를 채우기 이전에, 상기 반도체 채널 층 아래에 배치된 상기 반도체 층의 실리사이드를 형성하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 하드마스크 층에 대하여 상기 게이트 전극 재료를 에치백하여, 상기 제1 반도체 소스/드레인 영역의 측벽을 노출시키는 단계;
    제2 유전체 재료로 상기 트렌치를 채우고, 상기 하드마스크 층의 표면에 대해 상기 제2 유전체 재료를 평탄화하는 단계;
    상기 제2 유전체 재료에 대해 선택적으로 상기 하드마스크 층을 제거하여, 상기 제1 반도체 소스/드레인 영역의 표면을 노출시키는 단계; 및
    상기 제1 반도체 소스/드레인 영역의 노출된 표면 상에 콘택 금속을 퇴적하는 단계
    를 더 포함하는 방법.
  18. 제15항에 있어서,
    상기 안내 개구에 DSA 재료를 퇴적하는 단계는, 제1 폴리머 재료 및 제2 폴리머 재료를 포함하는 DSA 재료를 스핀 코팅하는 단계를 더 포함하고,
    상기 DSA 재료를 분리하는 단계는, 상기 제2 폴리머 재료가 상기 외부 폴리머 부분으로 이동하면서 상기 제1 폴리머 재료가 상기 내부 폴리머 부분으로 이동하는 것을 허용하기에 충분한 지속기간 동안 그리고 그러한 온도로 상기 DSA 재료를 경화하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 제1 폴리머 재료 및 상기 제2 폴리머 재료 중 하나의 폴리머 재료는 PMMA를 포함하는 방법.
  20. 제19항에 있어서,
    상기 제1 폴리머 재료 및 상기 제2 폴리머 재료 중 다른 폴리머 재료는 폴리스티렌을 포함하는 방법.
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