CN112670342B - 一种高电子迁移率晶体管及其制备方法 - Google Patents

Abstract

本发明公开了一种高电子迁移率晶体管及其制备方法，该晶体管包括：衬底层；设置在衬底层第一表面的沟道层、势垒层、源极和栅极，沟道层和势垒层在第一表面的水平方向相间交替设置，栅极位于沟道层和势垒层的外侧；设置在沟道层和势垒层背离衬底层的第一表面的源极；设置在衬底层第二表面的漏极，第二表面为背离第一表面的衬底层表面。通过实施本发明，通过在衬底层第一表面的水平方向上设置相间交替的沟道层和势垒层，能够显著增加沟道层中的电子浓度，实现漏极大电流密度输出。同时由于势垒层的禁带宽度比沟道层的禁带宽度大，由此通过相间设置的沟道层和势垒层能够有效提高形成晶体管的击穿电压。

Description

一种高电子迁移率晶体管及其制备方法

技术领域

本发明涉及半导体功率器件制备技术领域，具体涉及一种高电子迁移率晶体管及其制备方法。

背景技术

随着5G通信技术、新能源汽车和航空航天等高科技领域的深入发展，对于高频、高温、大功率电力电子器件的需求量也在大幅上升，这在一定程度上促进了第三代宽禁带半导体材料的发展。与传统材料相比，该半导体材料表现出优异的特性，包括禁带宽度大、临界击穿场强高、电子饱和漂移速率高和热导率高等。

近几年来，基于第三代宽禁带半导体材料的高电子迁移率晶体管由于其在高速和高功率开关应用的出色性能而引起了人们极大的兴趣。然而，目前高电子迁移率晶体管普遍为水平结构，与衬底之间存在晶格失配的问题，输出漏电流的电流密度低；器件的击穿电压主要受其栅极和漏极电极距离的影响，而且大尺寸制备工艺浪费器件面积，即其击穿电压低，高频、高压特性较差。

发明内容

有鉴于此，本发明实施例提供一种高电子迁移率晶体管及其制备方法，以解决现有技术中高电子迁移率晶体管击穿电压低，高频、高压特性较差的技术问题。

本发明实施例提供的技术方案如下：

本发明实施例第一方面提供一种高电子迁移率晶体管，包括：衬底层；设置在所述衬底层第一表面的沟道层、势垒层和栅极，所述沟道层和所述势垒层在所述第一表面的水平方向相间交替设置，所述栅极位于所述沟道层和所述势垒层的外侧；设置在所述沟道层和所述势垒层背离所述衬底层的第一表面的源极；设置在所述衬底层第二表面的漏极，所述第二表面为背离所述第一表面的衬底层表面。

可选地，所述沟道层和所述势垒层为相间交替设置的圆环柱结构，最外侧的圆环柱结构为势垒层。

可选地，该高电子迁移率晶体管还包括：栅极金属介电层，所述栅极金属介电层设置在所述衬底层第一表面，且所述栅极金属介电层设置在相间交替设置的沟道层和势垒层的外侧；所述栅极金属介电层的背离所述势垒层的表面设置有凹槽结构，所述栅极设置在所述凹槽结构中。

可选地，该高电子迁移率晶体管还包括：钝化层，所述钝化层设置在所述势垒层背离所述衬底层的表面；所述钝化层在所述第一表面的垂直方向上设置有贯穿的通孔，所述源极设置在所述通孔中。

可选地，该高电子迁移率晶体管还包括：缓冲层，所述缓冲层设置在所述衬底层和所述沟道层之间。

可选地，所述衬底层为氮化镓衬底层、砷化镓衬底层、碳化硅衬底层及硅基衬底层中的任意一种；所述沟道层为氮化镓沟道层、砷化镓沟道层、碳化硅沟道层及硅基沟道层中的任意一种；所述势垒层为氮化镓铝势垒层。

可选地，所述沟道层的厚度为5微米-10微米，所述沟道层在所述第一表面的水平方向的宽度为400纳米-600纳米；所述势垒层的厚度为5微米-10微米，相间设置的沟道层之间的势垒层在所述第一表面的水平方向的宽度为20纳米-50纳米。

本发明实施例第二方面提供一种高电子迁移率晶体管的制备方法，包括：在衬底层的第一表面形成整面的沟道层；在整面的沟道层背离所述衬底层的表面形成多个贯穿沟道层的凹陷结构；在所述凹陷结构中形成势垒层；在所述衬底层的第一表面形成栅极，所述栅极位于所述沟道层和所述势垒层的外侧；在所述沟道层和所述势垒层背离所述衬底层的第一表面形成源极；在所述衬底层的第二表面形成漏极，所述第二表面为背离所述第一表面的衬底层表面。

可选地，在所述衬底层的第一表面形成栅极，包括：在所述衬底层的第一表面形成栅极金属介电层，所述栅极金属介电层设置在相间交替设置的沟道层和势垒层的外侧；在所述栅极金属介电层的背离所述势垒层的表面形成凹槽结构；在所述凹槽结构中形成栅极。

可选地，其特征在于，在所述沟道层和所述势垒层背离所述衬底层的第一表面形成源极，包括：在所述沟道层和所述势垒层背离所述衬底层的第一表面形成钝化层；在所述钝化层背离所述沟道层和所述势垒层的表面形成贯穿的通孔；在所述通孔中形成源极。

本发明技术方案，具有如下优点：

本发明实施例提供的高电子迁移率晶体管，通过在衬底层第一表面的水平方向上设置相间交替的沟道层和势垒层，能够显著增加沟道层中的电子浓度，实现漏极大电流密度输出。同时由于势垒层的禁带宽度比沟道层的禁带宽度大，由此通过相间设置的沟道层和势垒层能够有效提高形成晶体管的击穿电压。因此，本发明实施例提供的高电子迁移率晶体管，具有更大的电流密度、更高的反向击穿电压等优势。

本发明实施例提供的高电子迁移率晶体管的制备方法，通过在衬底层第一表面的水平方向上采用相间交替分布的形式形成沟道层和势垒层，能够显著增加沟道层中的电子浓度，实现漏极大电流密度输出。同时由于势垒层的禁带宽度比沟道层的禁带宽度大，由此通过相间设置的沟道层和势垒层能够有效提高形成晶体管的击穿电压。因此，本发明实施例提供的高电子迁移率晶体管的制备方法，能够得到具有更大的电流密度、更高的反向击穿电压的高电子迁移率晶体管。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中高电子迁移率晶体管的制备方法的流程图；

图2(a)至图2(c)为对应本发明实施例中高电子迁移率晶体管的制备方法的结构框图；

图3为本发明另一实施例中高电子迁移率晶体管的制备方法的流程图；

图4(a)至图4(c)为对应本发明实施例中高电子迁移率晶体管的制备方法的结构框图；

图5(a)至图5(c)为对应本发明实施例中高电子迁移率晶体管的制备方法的结构框图；

图6为本发明另一实施例中高电子迁移率晶体管的制备方法的流程图；

图7为本发明实施例中高电子迁移率晶体管的结构框图；

图8为本发明实施例中高电子迁移率晶体管的俯视结构图；

图9(a)和图9(b)为对应本发明实施例中高电子迁移率晶体管的制备方法的结构框图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明实施例提供一种高电子迁移率晶体管的制备方法，如图1所示，该制备方法包括如下步骤：

步骤S101：在衬底层10的第一表面形成整面的沟道层20。

在一实施例中，可以选择350微米厚的衬底层，衬底层10为氮化镓衬底层、砷化镓衬底层、碳化硅衬底层及硅基衬底层中的任意一种。在一具体实施方式中，衬底层10可以是n型重掺杂的氮化镓衬底，该n型重掺杂可以是掺杂氮离子，也可以是基于硅、磷、锗的n型重掺杂。在形成沟道层20之前，还可以对衬底层10进行双面抛光。

在一实施例中，在形成沟道层20之前，还可以在衬底层10的第一表面先形成缓冲层11，该缓冲层11可以是氮化镓缓冲层、砷化镓缓冲层、碳化硅缓冲层及硅基缓冲层中的任意一种，对于缓冲层11，可以选择非掺的缓冲层，也可以在缓冲层11进行合理适当的掺杂，本发明对此不做限定。在一具体实施方式中，缓冲层11可以采用金属有机物化学气相沉积(Metal-Organic Chemical Vapour Deposition，MOCVD)外延生长形成，对于形成的缓冲层11的厚度可以是10微米-20微米，例如可以是10微米、15微米或20微米。

在一实施例中，在形成整面的沟道层20时，也可以选择MOCVD外延生长形成。对于形成的沟道层20，可以是氮化镓沟道层、砷化镓沟道层、碳化硅沟道层及硅基沟道层中的任意一种。对于形成沟道层20的材料，可以不进行掺杂，也可以进行合理适当的掺杂。在一具体实施方式中，形成的沟道层20的厚度可以是10微米-20微米，例如可以是10微米、15微米或20微米。经过步骤S101后的结构如图2(a)所示。

步骤S102：在整面的沟道层20背离衬底层10的表面形成多个贯穿沟道层的凹陷结构21。在一实施例中，在形成沟道层20之后，可以在沟道层20上进行刻蚀，形成凹陷结构21，例如可以采用等离子刻蚀或反应离子刻蚀工艺形成。在一具体实施方式中，在对整面沟道层20进行刻蚀时，可以从整面沟道层20的边缘开始进行刻蚀，也可以从中间区域进行刻蚀，在刻蚀完成后，剩余的沟道层20中最外侧沟道层20和刻蚀前沟道层20边缘的距离为100纳米至200纳米，刻蚀之后的各个沟道层20之间的距离为20纳米至50纳米，各个沟道层20的宽度为400纳米至600纳米。当选择的衬底层10为圆形结构时，形成的整面沟道层20为圆柱结构，则刻蚀之后会形成多个圆环柱沟道层20。经过步骤S102的结构如图2(b)所示，其中，省略号表示刻蚀形成的多个圆环柱沟道层20。

步骤S103：在凹陷结构21中形成势垒层30；在一实施例中，在刻蚀形成凹陷结构21后，可以在凹陷结构21中填充势垒层30，具体地，在形成势垒层30时，也可以选择MOCVD外延生长形成。对于形成的势垒层30，可以是氮化镓铝势垒层，其中，Al组分在0.1至0.3之间变化。在一具体实施方式中，在形成势垒层30时，势垒层30不仅填充在多个沟道层20之间，同时由于刻蚀后的沟道层20与刻蚀前沟道层20边缘有一定距离，因此，在形成势垒层30时，势垒层30也会填充最外侧沟道层20的外侧区域。此外，在形成势垒层30后，还可以对势垒层30进行刻蚀，去掉形成在沟道层上表面的势垒层材料，使得形成的势垒层30的厚度和沟道层20的厚度等同。经过步骤S103的结构如图2(c)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S104：在衬底层10的第一表面形成栅极，栅极位于沟道层20和势垒层30的外侧；在一实施例中，在形成势垒层30后，还可以对势垒层30进行刻蚀，在势垒层30外侧刻蚀出一定区域，在该区域中形成栅极。其中，刻蚀工艺可以采用等离子刻蚀或反应离子刻蚀。具体地，在形成栅极时，可以采用电子束沉积的工艺，采用Ti/Au结构作为栅极，栅极的厚度可以是100纳米至200纳米，其中，Ti的厚度可以是25nm，Au的厚度可以是120纳米。

步骤S105：在沟道层20和势垒层30背离衬底层10的第一表面形成源极；在一实施例中，在形成栅极后，可以采用电子束沉积的方式形成源极。在一具体实施方式中，形成的源极的结构可以是Ti/Al/Ni/Au，在该结构中，各层的厚度为25纳米/120纳米/25纳米/150纳米。

步骤S106：在衬底层10的第二表面形成漏极，第二表面为背离第一表面的衬底层表面。在一实施例中，可以在衬底层10的第二表面采用电子束沉积的方式形成漏极。在一具体实施方式中，形成的漏极的结构可以是Ti/Al/Ni/Au，在该结构中，各层的厚度为25纳米/120纳米/25纳米/150纳米。

本发明实施例提供的高电子迁移率晶体管的制备方法，通过在衬底层第一表面的水平方向上采用相间交替分布的形式形成沟道层和势垒层，能够显著增加沟道层中的电子浓度，实现漏极大电流密度输出。同时由于势垒层的禁带宽度比沟道层的禁带宽度大，由此通过相间设置的沟道层和势垒层能够有效提高形成晶体管的击穿电压。因此，本发明实施例提供的高电子迁移率晶体管的制备方法，能够得到具有更大的电流密度、更高的反向击穿电压的高电子迁移率晶体管。

在一实施例中，如图3所示，在衬底层的第一表面形成栅极包括如下步骤：

步骤S201：在衬底层10的第一表面形成栅极金属介电层40，栅极金属介电层40设置在相间交替设置的沟道层20和势垒层30的外侧。

在一具体实施方式中，在步骤S104中在势垒层30外侧刻蚀出一定区域后，可以现在该区域中形成栅极金属介电层40，例如可以对最外侧势垒层30的外侧部分采用等离子刻蚀或反应离子刻蚀进行刻蚀，由此可以在衬底层10的第一表面刻蚀出一个圆环区域，该区域在衬底层10第一表面水平方向的宽度可以是10纳米至30纳米。该区域可以作为栅极介电区域，可以在该区域中采用原子层沉积工艺生长栅极金属介电层。

在一具体实施方式中，栅极金属介电层40可以是氧化铝栅极金属介电层。在沉积栅极金属介电层40时，可以将上述步骤形成的结构侧放，从而便于栅极金属介电层40的生长。经过步骤S201的结构如图4(a)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S202：在栅极金属介电层40的背离势垒层30的表面形成凹槽结构41；在一具体实施方式中，在侧放形成栅极金属介电层40之后，可以还采用侧放的方式，对栅极金属介电层40背离势垒层30的表面进行刻蚀形成凹槽结构41，具体地，可以在该表面的中部进行刻蚀形成凹槽结构41，该凹槽结构41可以作为栅极接触金属区域。其中，在进行刻蚀时，也可以采用等离子刻蚀或反应离子刻蚀的工艺。经过步骤S203的结构如图4(b)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S203：在凹槽结构41中形成栅极50。在一具体实施方式中，在刻蚀得到凹槽结构41之后，还是可以采用侧放的方式在凹槽结构41中采用电子束沉积的方式形成栅极50。经过步骤S203的结构如图4(c)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

在一实施例中，如图6所示，在沟道层20和势垒层30背离衬底层10的第一表面形成源极包括如下步骤：

步骤S301：在沟道层20和势垒层30背离衬底层10的表面形成钝化层60；在一具体实施方式中，在形成源极之前，可以先在沟道层20和势垒层30背离衬底层10的表面采用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)形成钝化层60，具体地，该钝化层60可以是氮化硅钝化层。沉积的钝化层60的厚度可以是100纳米至200纳米。经过步骤S301后的结构如图5(a)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S302：在钝化层60背离沟道层20和势垒层30的表面形成贯穿的通孔；在一具体实施方式中，为了形成源极，可以对形成的钝化层60采用等离子刻蚀或者反应离子刻蚀的工艺进行刻蚀，将钝化层60中的中间部分去除，例如可以只保留最外侧势垒层30和栅极金属介电层40上的部分钝化层60。经过步骤S302后的结构如图5(b)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S303：在通孔中形成源极70。在一具体实施方式中，在刻蚀钝化层60后，可以在刻蚀掉钝化层60的部分采用电子束沉积的工艺形成源极70。具体地，形成的源极70可以覆盖部分钝化层60。该源极70可以是场板结构的接触形式，采用场板结构的源极70可以进一步提高制备形成的晶体管的击穿电压，进一步提高晶体管的耐压性能。经过步骤S303后的结构如图5(c)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

本发明实施例还提供一种高电子迁移率晶体管，如图7所示(其中，省略号表示交替设置的多个沟道层20和势垒层30)，该晶体管包括：衬底层10；设置在衬底层10第一表面的沟道层20、势垒层30和栅极50，沟道层20和势垒层30在第一表面的水平方向相间交替设置，栅极50位于沟道层20和势垒层30的外侧；设置在沟道层20和势垒层30背离衬底层10的第一表面的源极70；设置在衬底层10第二表面的漏极80，第二表面为背离第一表面的衬底层表面。

本发明实施例提供的高电子迁移率晶体管，通过在衬底层第一表面的水平方向上设置相间交替的沟道层和势垒层，能够显著增加沟道层中的电子浓度，实现漏极大电流密度输出。同时由于势垒层的禁带宽度比沟道层的禁带宽度大，由此通过相间设置的沟道层和势垒层能够有效提高形成晶体管的击穿电压。因此，本发明实施例提供的高电子迁移率晶体管，具有更大的电流密度、更高的反向击穿电压等优势。

在一实施例中，衬底层10可以选择350微米厚的衬底层，衬底层10为氮化镓衬底层、砷化镓衬底层、碳化硅衬底层及硅基衬底层中的任意一种。在一具体实施方式中，衬底层10可以是n型重掺杂的氮化镓衬底，该n型重掺杂可以是掺杂氮离子，也可以是基于硅、磷、锗的n型重掺杂。此外，衬底层10的第一表面和第二表面还可以进行抛光处理。在一具体实施方式中，当选择的衬底层10为圆形结构时，则形成的沟道层20和势垒层30为相间交替设置的圆环柱结构，且最外侧的圆环柱结构为势垒层30。具体地，如图8所示，对于形成的沟道层20和势垒层30，按照从外侧到内侧，可以依次为势垒层、沟道层、势垒层、沟道层……势垒层的结构。

在一实施例中，沟道层20为氮化镓沟道层、砷化镓沟道层、碳化硅沟道层及硅基沟道层中的任意一种；势垒层30为氮化镓铝势垒层，其中，Al组分在0.1至0.3之间变化。沟道层20的厚度为5微米-10微米，沟道层20在衬底层10第一表面的水平方向的宽度为400纳米-600纳米；势垒层30的厚度为5微米-10微米，相间设置的沟道层20之间的势垒层30在第一表面的水平方向的宽度为20纳米-50纳米，最外侧的势垒层30在该水平方向的宽度可以和内侧的势垒层30的厚度相同，也可以比内侧的势垒层30较宽一些。在一具体实施方式中，对于沟道层20，可以选择非掺杂材料，也可以进行合理适当的掺杂。

在一实施例中，如图7所示，在沟道层20与衬底层10之间还设置有缓冲层11。在一具体实施方式中，该缓冲层11可以是氮化镓缓冲层、砷化镓缓冲层、碳化硅缓冲层及硅基缓冲层中的任意一种，对于缓冲层11，可以选择非掺的缓冲层，也可以在缓冲层11进行合理适当的掺杂，本发明对此不做限定。对于形成的缓冲层11的厚度可以是10微米-20微米，例如可以是10微米、15微米或20微米。

在一实施例中，栅极50的结构可以是Ti/Au结构，栅极50的厚度可以是100纳米至200纳米，其中，Ti的厚度可以是25nm，Au的厚度可以是120纳米，具体地，该厚度为衬底层10第一表面的垂直方向的厚度。对于源极70和漏极80，可以均采用Ti/Al/Ni/Au的结构，在该结构中，各层的厚度为25纳米/120纳米/25纳米/150纳米。

在一实施例中，如图7所示，高电子迁移率晶体管还包括：栅极金属介电层40，栅极金属介电层40设置在衬底层10第一表面，且栅极金属介电层40设置在相间交替设置的沟道层20和势垒层30的外侧；如图4(b)所示，栅极金属介电层40的背离势垒层30的表面设置有凹槽结构41，栅极50设置在凹槽结构41中。在一具体实施方式中，对于衬底层10上的沟道层20和势垒层30，其中最外侧的势垒层30距离边缘的距离为10纳米至30纳米，可以在该距离范围内形成栅极金属介电层40，该栅极金属介电层40可以是氧化铝栅极金属介电层。

在一实施例中，如图7所示，高电子迁移率晶体管还包括：钝化层60，钝化层60设置在势垒层30背离衬底层10的表面；钝化层60在第一表面的垂直方向上设置有贯穿的通孔，源极70设置在通孔中。在一具体实施方式中，对于形成的钝化层60的厚度可以是100纳米至200纳米，该钝化层60可以主要设置在最外侧势垒层30以及栅极金属介电层40的背离衬底层10的表面上，即该钝化层60主要设置在边缘区域，由此，可以在中间区域设置源极70，同时设置的源极70还可以覆盖钝化层60的部分表面。此外，该源极70可以是场板结构的接触形式，采用场板结构的源极可以进一步晶体管的击穿电压，进一步提高晶体管的耐压性能。

本发明实施例提供的高电子迁移率晶体管，可以按照以下工艺流程制备得到：

步骤S401：提供双面抛光的350微米厚的n型重掺杂的氮化镓衬底层，该n型重掺杂可以是掺杂氮离子，也可以是基于硅、磷、锗的n型重掺杂。

步骤S402：在氮化镓衬底层的第一表面，采用金属有机物化学气相沉积(MOCVD)工艺外延生长10um厚的非掺(undoped)氮化镓缓冲层(GaN Buff)。经过步骤S402的结构如图9(a)所示。

步骤S403：在氮化镓缓冲层背离衬底层的表面，采用金属有机物化学气相沉积(MOCVD)工艺外延生长10um厚的非掺(undoped)氮化镓沟道层(GaN Channel)。经过步骤S403的结构如图2(a)所示。

步骤S404：利用等离子刻蚀或反应离子刻蚀工艺，在非掺氮化镓沟道层边缘及中间区域进行圆环柱型凹陷结构刻蚀，其中，刻蚀后的沟道层距离边缘100纳米，刻蚀后的各个圆环柱沟道层之间的距离为50纳米，刻蚀后的沟道层宽度为500nm。经过步骤S404的结构如图2(b)所示。

步骤S405：在刻蚀沟道层形成的凹陷结构中采用金属有机物化学气相沉积(MOCVD)外延生长氮化镓铝势垒层(AlGaN Barrier)，其中Al组分在0.1至0.3之间变化，最后再去掉沟道层表面多余的氮化镓铝。经过步骤S405的结构如图2(c)所示。

步骤S406：利用等离子刻蚀或反应离子刻蚀工艺，对生长的最外层氮化镓铝势垒层进行刻蚀，刻蚀出的圆环柱区域为栅极介电区域。经过步骤S406的结构如图9(b)所示，其中，省略号表示交替设置的多个沟道层20和势垒层30。

步骤S407：采用原子层沉积(ALD)工艺在栅极介电区域中生长氧化铝作为栅极金属介电层，栅极金属介电层在第一表面水平方向的厚度为10nm其中，沉积氧化铝时，以器件侧放的形式选择性生长。经过步骤S407的结构如图4(a)所示。

步骤S408：利用等离子刻蚀或反应离子刻蚀工艺，在栅极金属介电层背离势垒层表面的中部进行凹槽刻蚀，作为栅极接触金属区域。经过步骤S408的结构如图4(b)所示。

步骤S409：采用电子束沉积的工艺在栅极接触金属区域中沉积Ti/Au(25/120nm)作为栅极。经过步骤S409的结构如图4(c)所示。

步骤S4010：利用等离子体增强化学的气相沉积法(PECVD)，在沟道层和势垒层背离衬底层的表面沉积氮化硅(SiN)钝化层，沉积厚度为200nm。经过步骤S410的结构如图5(a)所示。

步骤S411：对形成的钝化层进行刻，将钝化层中的中间部分去除，例如可以只保留最外侧势垒层和栅极金属介电层上的部分钝化层，得到源极金属接触区域。经过步骤S411的结构如图5(b)所示。

步骤S412：在源极金属接触区域采用电子束沉积的工艺电子束沉积Ti/Al/Ni/Au(25/120/25/150nm)作为源极，其中源极为场板结构的接触形式。经过步骤S412的结构如图5(c)所示。

步骤S413：在衬底层的背离第一表面的第二表面采用电子束沉积的工艺电子束沉积Ti/Al/Ni/Au(25/120/25/150nm)作为漏极。经过步骤S413的结构如图7所示。

虽然关于示例实施例及其优点已经详细说明，但是本领域技术人员可以在不脱离本发明的精神和所附权利要求限定的保护范围的情况下对这些实施例进行各种变化、替换和修改，这样的修改和变型均落入由所附权利要求所限定的范围之内。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (10)

1.一种高电子迁移率晶体管的制备方法，其特征在于，包括：

在衬底层的第一表面形成整面的沟道层；

在整面的沟道层背离所述衬底层的表面形成多个贯穿沟道层的凹陷结构；

在所述凹陷结构中形成势垒层，形成的势垒层和沟道层构成相间交替分布的形式；

在所述衬底层的第一表面形成栅极，所述栅极位于所述沟道层和所述势垒层的外侧；

在所述沟道层和所述势垒层背离所述衬底层的第一表面形成源极；

在所述衬底层的第二表面形成漏极，所述第二表面为背离所述第一表面的衬底层表面；

在整面的沟道层背离所述衬底层的表面形成多个贯穿沟道层的凹陷结构，包括：

在整面的沟道层背离所述衬底层的表面进行刻蚀，形成多个圆环柱沟道层，多个圆环柱沟道层构成多个贯穿沟道层的凹陷结构。

2.根据权利要求1所述的高电子迁移率晶体管的制备方法，其特征在于，在所述衬底层的第一表面形成栅极，包括：

在所述衬底层的第一表面形成栅极金属介电层，所述栅极金属介电层设置在相间交替设置的沟道层和势垒层的外侧；

在所述栅极金属介电层的背离所述势垒层的表面形成凹槽结构；

在所述凹槽结构中形成栅极。

3.根据权利要求1所述的高电子迁移率晶体管的制备方法，其特征在于，在所述沟道层和所述势垒层背离所述衬底层的第一表面形成源极，包括：

在所述沟道层和所述势垒层背离所述衬底层的第一表面形成钝化层；

在所述钝化层背离所述沟道层和所述势垒层的表面形成贯穿的通孔；在所述通孔中形成源极。

4.一种高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管采用权利要求1-3任一项所述的高电子迁移率晶体管的制备方法制备得到，所述高电子迁移率晶体管包括：

衬底层；

设置在所述衬底层第一表面的沟道层、势垒层和栅极，所述沟道层和所述势垒层在所述第一表面的水平方向相间交替设置，所述栅极位于所述沟道层和所述势垒层的外侧；

设置在所述沟道层和所述势垒层背离所述衬底层的第一表面的源极；

设置在所述衬底层第二表面的漏极，所述第二表面为背离所述第一表面的衬底层表面。

5.根据权利要求4所述的高电子迁移率晶体管，其特征在于，所述沟道层和所述势垒层为相间交替设置的圆环柱结构，最外侧的圆环柱结构为势垒层。

6.根据权利要求4所述的高电子迁移率晶体管，其特征在于，还包括：栅极金属介电层，所述栅极金属介电层设置在所述衬底层第一表面，且所述栅极金属介电层设置在相间交替设置的沟道层和势垒层的外侧；

所述栅极金属介电层的背离所述势垒层的表面设置有凹槽结构，所述栅极设置在所述凹槽结构中。

7.根据权利要求4所述的高电子迁移率晶体管，其特征在于，还包括：钝化层，所述钝化层设置在所述势垒层背离所述衬底层的表面；

所述钝化层在所述第一表面的垂直方向上设置有贯穿的通孔，所述源极设置在所述通孔中。

8.根据权利要求4所述的高电子迁移率晶体管，其特征在于，还包括：缓冲层，所述缓冲层设置在所述衬底层和所述沟道层之间。

9.根据权利要求4所述的高电子迁移率晶体管，其特征在于，

所述衬底层为氮化镓衬底层、砷化镓衬底层、碳化硅衬底层及硅基衬底层中的任意一种；

所述沟道层为氮化镓沟道层、砷化镓沟道层、碳化硅沟道层及硅基沟道层中的任意一种；

所述势垒层为氮化镓铝势垒层。

10.根据权利要求4所述的高电子迁移率晶体管，其特征在于，

所述沟道层的厚度为5微米-10微米，所述沟道层在所述第一表面的水平方向的宽度为400纳米-600纳米；

所述势垒层的厚度为5微米-10微米，相间设置的沟道层之间的势垒层在所述第一表面的水平方向的宽度为20纳米-50纳米。

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