CN111403477A - 用于半导体纳米线和纳米带的环绕式接触结构 - Google Patents

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Abstract

本公开描述了用于半导体纳米线和纳米带的环绕式接触结构、以及制造用于半导体纳米线和纳米带的环绕式接触结构的方法。在示例中，集成电路结构包括在半导体子鳍状物的第一部分上方的半导体纳米线。栅极结构围绕半导体纳米线的沟道部分。源极区或漏极区在栅极结构的第一侧，该源极区或漏极区包括在半导体子鳍状物的第二部分上的外延结构，该外延结构具有与半导体子鳍状物的第二部分对准的基本垂直的侧壁。导电接触结构沿半导体子鳍状物的第二部分的侧壁并且沿外延结构的基本垂直的侧壁。

Description

用于半导体纳米线和纳米带的环绕式接触结构
技术领域
本公开的实施例涉及集成电路结构和处理领域，并且更特别地，涉及用于半导体纳米线和纳米带的环绕式接触结构、以及制造用于半导体纳米线和纳米带的环绕式接触结构的方法。
背景技术
在过去几十年中，集成电路中特征的缩放已成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征能够在有限的半导体芯片的芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而制造出具有更大容量的产品。然而，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制作中，随着器件尺寸持续缩小，诸如三栅极晶体管的多栅极晶体管变得更加普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底上或绝缘体上硅衬底上。在一些实例中，体硅衬底是优选的，因为它们的成本较低并且因为它们能够实现不太复杂的三栅极制造工艺。在另一个方面中，当微电子器件尺寸缩小到低于10纳米(nm)节点时，保持迁移率改进和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供改进的短沟道控制。
然而，缩放多栅极晶体管和纳米线晶体管并非没有结果。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻工艺的约束变得势不可挡。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在折衷。
几十年来，集成电路(IC)中的器件密度已经按照摩尔定律增加。然而，由于器件结构的横向尺寸随着每一代技术缩小，进一步减小结构尺寸变得越来越困难。由于z高度(器件厚度)的减少提供了增加整体器件密度和IC性能的另一途径，因此现在对三维(3D)缩放相当感兴趣。例如，3D缩放可以是芯片堆叠或封装IC堆叠的形式。已知的3D集成技术是昂贵的，并且仅可以提供z高度和器件密度的逐步改进。例如，芯片的大部分厚度可以是非活性衬底材料。这种芯片的堆叠体可以采用贯穿衬底过孔(TSV)技术作为将芯片堆叠体垂直互连的手段。TSV通常延伸穿过20μm-50μm或更深的衬底材料，并且因此通常限于微米级的过孔直径。因此，TSV密度被限制在远低于大多数器件(例如，晶体管、存储器)单元的密度。而且，采用TSV技术的芯片堆叠体的最终z高度可以比该堆叠器件采用的实际器件层要厚数百微米。
3D缩放也可以是垂直取向的器件的形式，例如，其中晶体管沟道长度基本垂直于衬底的表面，而不是对于更常见的横向取向的晶体管那样平行于该表面。许多垂直取向器件架构面临的一个问题是如何在器件的相对端上制造端子，这对于横向取向器件更容易完成。
附图说明
图1是根据一些实施例的衬底的平面图，其具有在衬底上的IC管芯以及在IC管芯上的晶体管单元的放大图。
图2A-图2C示出了根据一些实施例的在执行制造用于半导体纳米线和纳米带的环绕式接触结构的方法中的一些操作时的晶体管单元的截面图。
图3A-图3C示出了根据一些实施例的在执行制造用于半导体纳米线和纳米带的环绕式接触结构的方法中的一些操作时的晶体管单元的截面图。
图4A-图4C示出了根据一些实施例的在执行制造用于半导体纳米线和纳米带的环绕式接触结构的方法中的一些操作时的晶体管单元的截面图。
图5A-图5F示出了根据一些实施例的在执行制造用于半导体纳米线和纳米带的环绕式接触结构的方法中的一些操作时的晶体管单元的截面图。
图6A-图6B示出了根据一些实施例的在制造用于半导体鳍状物的环绕式接触结构的方法中的各种操作的截面图。
图7A-图7F示出了根据一些实施例的在制造用于半导体纳米线或纳米带的环绕式接触结构的方法中的各种操作的截面图。
图8A-图8C示出了根据一些实施例的用于半导体纳米线或纳米带的各种环绕式接触结构的截面图。
图9示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
图10示出了根据本公开的实施例的通过纳米线和鳍状物截取的非端盖架构(左侧(a))和自对准栅极端盖(SAGE)架构(右侧(b))的截面图。
图11示出了根据本公开的实施例的表示在制造具有栅极全包围器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
图12A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图12B示出了根据本公开的实施例的沿a-a'轴截取的图12A的基于纳米线的集成电路结构的截面源极或漏极视图。
图12C示出了根据本公开的实施例的沿b-b'轴截取的图12A的基于纳米线的集成电路结构的截面沟道视图。
图13A-图13H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。
图14A-图14H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
图15示出了根据本公开实施例的一种实施方式的计算设备。
图16示出了包括本公开的一个或多个实施例的内插件。
具体实施方式
描述了用于半导体纳米线和纳米带的环绕式接触结构、以及制造用于半导体纳米线和纳米带的环绕式接触结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料机制，以便于提供对本公开的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的众所周知的特征，以免不必要地使本公开的实施例难以理解。此外，应当了解，附图中所示的各种实施例是说明性表示并且不一定按比例绘制。
在以下描述中也可以仅出于参考目的而使用某些术语，并且因此这些术语不旨在限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语指的是在附图中所参考的方向。诸如“正面”、“背面”、“后面”和“侧面”之类的术语描述了一致但任意的参考系内的部件的部分的取向和/或位置，通过参考描述所讨论的部件的文本和相关附图而使所述取向和/或位置清楚。这样的术语可以包括上面具体提到的词语、其衍生词和类似含义的词语。
本文描述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中个体器件(例如，晶体管、电容器、电阻器等)在半导体衬底或层中被图案化。FEOL通常涵盖直到金属互连层的沉积(但不包括)的所有操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆(例如，没有任何布线)。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中个体器件(例如，晶体管、电容器、电阻器等)利用晶圆上的布线(例如，一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属层级、和用于芯片到封装连接的键合点。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加10个以上的金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
本文描述的一个或多个实施例涉及包括利用自对准纳米线或纳米带制造方法的环绕式接触部的集成电路结构或器件。应当理解，在缩放的尺寸下可能没有足够的接触面积以使器件表现出低接触电阻(低Rext)。可以实施本文所公开的实施例以通过经由保留外延S/D区域中的高掺杂的自对准方法增加接触面积来允许改善限制来自接触部的外部电阻的性能，同时允许显著减小接触电阻。另外，通过提供远离纳米线或纳米带堆叠体的顶部、与纳米线和纳米带直接成一直线的金属，可以显著减少扩展。实施例可以被实施以为源极区、漏极区、以及源极区和漏极区两者提供环绕式接触结构。
为了提供上下文，先前制造环绕式接触部的尝试已导致外延源极或漏极材料的显著损失，从而导致整体改善微不足道。问题可能在于，刻蚀氮刻蚀停止层和刻蚀硅之间的选择性可能不足以防止刻蚀掉外延源极或漏极材料。此外，如果两个纳米线之间的外延材料合并，则不可能以该方式通过导电接触结构来实现完全环绕。另外，由于在这种情况下带/线区域是可用于接触的区域，因而减小了接触面积。
根据本公开的一个或多个实施例，在通过抛光、刻蚀等去除纳米线或纳米带衬底后，执行自对准接触刻蚀处理。在晶圆被倒置并刻蚀/抛光以暴露子鳍状物区域之后，在纳米线/纳米带上形成自对准掩模。该掩模用于在从纳米线/纳米带刻蚀掉外延源极或漏极延伸部的突出部分的同时，保留鳍状物材料。在刻蚀工艺之后，可以共形地沉积具有低肖特基势垒高度的接触金属以形成环绕式接触部。这种环绕式接触部可以表现出1.5X-6X之间的接触电阻减小。另外，可以实施本文中所描述的实施例以允许显著改善的(降低的)体块扩展阻力。利用改进的接触电阻，集成电路结构可以通过减小可比器件的有效沟道宽度或通过减小匹配泄漏下的功耗来在匹配功率下表现出更高的性能。
可以使用正面结构的背面显露的制造方法来制造本文所述的集成电路结构。在一些示例性实施例中，显露晶体管或其他器件结构的背面需要晶圆级的背面处理。与常规TSV型技术相比，本文所述的晶体管的背面显露可以以器件单元的密度执行，并且甚至在器件的子区域内执行。此外，可以执行晶体管的背面的这种显露以去除在正面器件处理期间在其上设置有器件层的基本上所有的施主衬底。因此，由于晶体管背面显露可能仅几十或几百纳米，几微米深的TSV变得不需要器件单元中的半导体的厚度。
本文所述的显露技术可以实现从“自下而上”器件制造到“中心向外”制造的范式转变，其中“中心”是在正面制造中所采用的任何层，其从背面被显露，并再次用于背面制造中。对器件结构的正面和所显露的背面两者的处理可以解决与在主要依赖于正面处理时制造3D IC相关联的许多挑战。
如下文所述，例如如图13A-图13H和图14A-图14H所示，可以采用例如晶体管背面显露方法去除施主-主衬底组件的载体层和中间层的至少一部分。工艺流程始于施主-主衬底组件的输入。施主-主衬底中的载体层的厚度被抛光(例如，CMP)和/或利用湿法或干法(例如，等离子体)刻蚀工艺来刻蚀。可以采用已知适用于载体层的成分的任何研磨、抛光和/或湿法/干法刻蚀工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知适用于减薄半导体的CMP浆料。同样，也可以采用已知适用于减薄IV族半导体的任何湿法刻蚀剂或等离子体刻蚀工艺。
在一些实施例中，在上述之前，沿基本平行于中间层的断裂平面劈开载体层。可以利用劈开或断裂工艺将载体层的大部分作为大块体去除，从而减少去除载体层所需的抛光或刻蚀时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶圆级断裂的任何均厚注入来劈开100μm-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)植入到其中需要断裂平面的载体层内的均匀目标深度。在这样的劈开工艺之后，然后可以抛光或刻蚀保留在施主-主衬底组件中的载体层的厚度以完成去除。替代地，在载体层不断裂的情况下，可以采用研磨、抛光、和/或刻蚀操作来去除载体层的更大厚度。
接下来，检测中间层的暴露。检测用于识别施主衬底的背面表面已经前进到接近器件层时的点。可以实践已知适用于检测用于载体层和中间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点标准基于在执行抛光或刻蚀期间检测施主衬底的背面表面的光吸收或发射的变化。在一些其他实施例中，端点标准与在施主衬底的背面表面的抛光或刻蚀期间的副产物的光吸收或发射的变化相关联。例如，与载体层刻蚀副产物相关联的吸收或发射波长可以根据载体层和中间层的不同成分而变化。在其他实施例中，端点标准与抛光或刻蚀施主基底的背面表面的副产物中的物质的质量的变化相关联。例如，可以通过四极质量分析器对处理的副产物进行采样，并且物质质量的变化可以与载体层和中间层的不同成分互相关联。在另一个示例性实施例中，端点标准与施主衬底的背面表面和与该施主衬底的背面表面接触的抛光表面之间的摩擦变化相关联。
在去除工艺相对于中间层对载体层具有选择性的情况下，因为可以通过载体层和中间层之间的刻蚀速率差来减轻载体去除工艺中的不均匀性，对中间层的检测可以被增强。如果研磨、抛光和/或刻蚀操作去除中间层的速率足够低于去除载体层的速率，则甚至可以跳过检测。如果不采用端点标准，则如果中间层的厚度足以满足刻蚀选择性，则预定的固定持续时间的研磨、抛光、和/或刻蚀操作可以停止在中间层材料上。在一些示例中，载体刻蚀速率:中间层刻蚀速率为3:1-10:1或更高。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个部件层。例如，可以通过抛光均匀地去除中间层的厚度。替代地，可以利用掩模或均厚刻蚀工艺去除中间层的厚度。该工艺可以采用与用于将载体减薄的工艺相同的抛光或刻蚀工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供刻蚀停止的情况下，后一操作可以采用相对于器件层的去除更有利于中间层的去除的不同的抛光或刻蚀工艺。在要去除少于几百纳米的中间层厚度的情况下，去除工艺可能相对较慢，针对跨晶圆均匀性进行优化，并且与用于去除载体层的工艺相比得到更精确的控制。所采用的CMP工艺可以例如采用在半导体(例如，硅)和例如作为相邻器件区域之间的电隔离的围绕器件层和嵌入在中间层内的电介质材料(例如，SiO)之间提供非常高的选择性(例如，100:1-300:1或更高)的浆料。
对于通过完全去除中间层来显露器件层的实施例，背面处理可以在器件层的暴露的背面或其中的特定器件区域上开始。在一些实施例中，背面器件层处理包括穿过设置在中间层和先前在器件层中制造的器件区域(例如源极区或漏极区)之间的器件层的厚度进行的进一步的抛光或湿法/干法刻蚀。
在利用湿法和/或等离子体刻蚀使载体层、中间层、或器件层背面凹陷的一些实施例中，这种刻蚀可以是将显著的非平面性或形貌赋予器件层的背面表面中的图案化刻蚀或材料选择性刻蚀。如下面进一步描述的，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨器件单元(即，“单元间”图案化)。在一些图案化刻蚀实施例中，中间层的至少部分厚度被用作用于背面器件层图案化的硬掩模。因此，掩模刻蚀工艺可以在相应的掩模器件层刻蚀之前进行。
上述处理方案可以产生包括具有被显露的中间层的背面、器件层的背面、和/或器件层内的一个或多个半导体区域的背面、和/或正面金属化的IC器件的施主-主衬底组件。然后可以在下游处理期间执行对这些显露的区域中的任一个的附加背面处理。
图1是根据一些实施例的施主衬底101的平面图，其具有IC管芯111的放大图，以及设置在IC管芯111内的逻辑晶体管单元104的另一放大图。进一步参考图1，多个逻辑晶体管单元104排列在IC管芯111内的器件层的区域之上。附加器件单元102可以是例如任何存储单元、功率晶体管单元、RF晶体管单元、光学器件单元等。根据一些说明性实施例，晶体管单元104包括具有源极端子、漏极端子和栅极端子的场效应FET。在一些实施例中，源极端子或漏极端子包括具有相同导电性类型的半导体。在其他实施例中，源极端子或漏极端子包括具有互补导电性类型的半导体(即，隧穿FET或TFET)。当沟道包括III-V或III-N材料时，所述FET还可以包括异质结(即，HFET)，并且也可以有资格作为高电子迁移率晶体管(HEMT)。在图1中，晶体管单元104内的实线表示在晶体管单元层的正面中形成的凸出材料，而虚线表示晶体管单元层内的设置在另一上覆材料下方的凸出材料界面。图1中的粗点虚线表示平面A-A'、B-B'和C-C'，沿这些平面还提供了如图2A-2C、图3A-3C、图4A-4C和图5A-5C的截面图，其中附图标号中的字母对应于由同一字母指定的截面平面。
如图1进一步所示，FET单元104由具有嵌入在正面场隔离电介质材料180内的半导体主体110的背面衬底105支撑。在一些实施例中，背面衬底105包括载体层。在一些实施例中，中间层(未示出)将背面衬底105与FET单元104分隔开。在一些其他实施例中，背面衬底105包括载体层和中间层。在一个示例中，FET单元104被制造在施主衬底101上。
进一步参考图1，晶体管单元104包括横跨第一和第二半导体主体110中的每一个的沟道区的栅极电极173。尽管在图1中示出了两个半导体主体110，但是非平面FET可以包括一个或多个这样的半导体主体。在一些示例性实施例中，半导体主体110包括在施主衬底101上方的至少一个半导体纳米线或纳米带。例如，半导体主体110内的晶体管沟道区域可以包括半导体纳米线或纳米带。半导体主体110可以包括具有以下针对适用于场效应晶体管的器件层所描述的任何成分的一个或多个半导体区域。示例性材料包括但不限于IV族半导体(例如，Si、Ge、SiGe)、III-V族半导体(例如，GaAs、InGaAs、InAs、InP)、III族-N半导体(例如，GaN、AlGaN、InGaN)、氧化物半导体、TMDC、石墨烯等。在一些有利的实施例中，半导体主体110是单晶的。
如图1进一步示出的，源极或漏极金属化150设置在栅极电极173的相对侧上，并且也延伸跨过半导体主体110。在所示的实施例中，源极或漏极金属化150设置在重新生长或凸起的源极或漏极半导体140上，源极或漏极半导体140进一步设置为与半导体主体110接触。源极或漏极半导体140可以掺杂有赋予n型或p型导电性的电活性杂质。对于一些示例性实施例，源极或漏极半导体140都被掺杂为相同的导电性类型(例如，对于NMOS为n型，并且对于PMOS为p型)。在替代实施例中(例如，对于隧穿FET)，源极或漏极半导体140被掺杂为具有互补的导电性(例如，n型源极和p型漏极)。源极或漏极半导体140可以是与半导体主体110兼容的任何半导体材料，例如但不限于IV组半导体(例如Si、Ge、SiGe)、和/或III-V族半导体(例如InGaAs、InAs)、和/或III族-N半导体(例如InGaN)。
电绝缘间隔体电介质171将栅极电极173与源极或漏极金属化150和/或源极或漏极半导体140横向分隔开。源极或漏极金属化150可以包括一种或多种金属(例如，Ti、W、Pt、它们的合金和氮化物)，其与掺杂的源极或漏极半导体140形成欧姆或隧穿结。间隔体电介质171可以是任何电介质(例如但不限于二氧化硅、氮化硅或氮氧化硅)、或任何已知的具有低于4.0的相对介电常数的低k材料。尽管仅一个栅极电极173以实线示出为单个逻辑晶体管单元的部分，但是示例性的第二栅极电极173以虚线示出为与相邻单元相关联。第二栅极电极也通过间隔体电介质171与金属化150和/或源极或漏极半导体140横向分隔开。
显露晶体管的背面并隔离晶体管可以使得形成的晶体管单元层的厚度可以不超过几百纳米。如本文其他地方所描述的，这样的层适于垂直地堆叠到具有可能非常高的垂直单元密度(例如，高的层数/微米厚度)的3D IC中。本文描述的方法还可以例如通过减少相邻器件之间的通过衬底的泄漏来改善晶体管的电隔离。包括采用施主衬底的器件层的晶体管单元的施主衬底被用作起始结构。晶体管单元可以完全按照从正面制造那样进行操作，例如包括如图1所示的三个端子。替代地，可以不存在一个或多个端子，使得晶体管单元在背面处理完成之前将不可进行操作。施主衬底可以具有上述的一个或多个特征，例如但不限于中间层和载体层。然而，值得注意的是，可能不需要载体层和/或中间层。然后可以形成施主-主衬底组件。通过去除施主衬底(例如，载体层)的至少一部分来显露晶体管单元的背面，以形成晶体管层-主衬底组件。如下所述，然后可以执行接触结构设计制造。然后可以将隔离电介质沉积在所显露的背面表面上，该背面表面在示例性实施例中是半导体或金属的表面。背面隔离的晶体管层-主衬底组件然后可以经历进一步处理。
图2A、图3A、图4A和图5A示出了沿图1中所示的A-A'平面的晶体管单元104的截面图。图2B、图3B、图4B和图5B示出了沿图1中所示的B-B'平面的晶体管单元104的截面图。图2C、图3C、图4C和图5C示出了沿图1中所示的C-C'平面的晶体管单元104的截面图。
图2A-图2C示出了根据一些实施例的在执行制造用于半导体纳米线和纳米带的环绕式接触结构的方法中的一些操作时的晶体管单元的截面图。
半导体主体110是鳍状物结构或“伪鳍状物”结构，该鳍状物结构或“伪鳍状物”结构垂直(例如，z-维度)延伸鳍状物高度Hf。在使用纳米线或纳米带的情况下，伪鳍状物结构包括位置299，其中鳍状物结构中的间断将子鳍状物部分与上覆的纳米线或纳米带分隔开。在这样的实施例中，栅极结构可以被包括在位置299中以提供一个或多个栅极全包围器件。半导体主体110包括具有沟道高度Hc的沟道部分。在一些示例性实施例中，沟道高度Hc包括器件层215。在图2A-图2C所示的实施例中，半导体主体110还包括具有子鳍状物高度Hsf的子鳍状物部分，该子鳍状物高度Hsf也包括器件层215。例如，晶体管半导体主体110可以已经形成有器件层215的图案化的正面凹陷刻蚀。例如，如本文中其他地方进一步描述的，半导体鳍状物主体可以替代地包括具有与沟道部分成分不同的子鳍状物半导体，其中在这种情况下，器件层215可以仅是沟道部分，而子鳍状物半导体可以是中间层210的部分。替代地，可以将子鳍状物半导体视为器件层215和背面衬底105之间的间隔体，其还可以包括在子鳍状物半导体和载体层之间的中间层。环绕半导体主体110的一个或多个侧壁的是场隔离电介质180。场隔离电介质180可以是已知适用于在横向(例如，x或y维度)相邻的晶体管之间提供电隔离的一种或多种材料。在一些示例性实施例中，场隔离电介质180包括二氧化硅。例如但不限于SiN、SiON、SiOC、聚酰亚胺、HSQ或MSQ的其他材料也是可能的。在一些实施例中，场隔离电介质180和半导体主体110的子鳍状物部分构成中间层，载体去除工艺在该中间层上停止。
在图2A中进一步示出了源极或漏极金属化与源极或漏极半导体140的交叉处，而在图2B和图2C中进一步示出了包括设置在与晶体管半导体主体110的沟道部分交叉的栅极电介质245之上的栅极电极173的栅极堆叠体。半导体主体沟道部分耦合到栅极堆叠体并且具有侧壁高度Hc，在侧壁高度Hc下方是具有子鳍状物z高度Hsf的子鳍状物。虽然可以利用已知适用于半导体主体110的任何栅极堆叠体材料，但是在一些示例性实施例中，栅极堆叠体包括高k电介质材料(体相对介电常数大于9)和具有适用于半导体主体110的功函数的金属栅极电极。示例性的高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。诸如但不限于HfSiOx或TaSiOx的硅酸盐也可以适用于某些半导体主体成分(例如，Si、Ge、SiGe、III-V)。栅极电极173可以有利地具有低于5eV的功函数，并且栅极电极173可以包括元素金属层、金属合金层、或其中之一或两者的层压结构。在一些实施例中，栅极电极是金属氮化物，例如TiN(例如4.0eV-4.7eV)。栅极电极还可以包括Al(例如，TiAlN)。栅极电极173中也可以采用其他合金组分，例如但不限于C、Ta、W、Pt和Sn。
图2A-图2C进一步示出了设置在正面单元表面之上的正面堆叠体190。正面堆叠体190以虚线示出为晶体管单元层的一部分，其可以无限制地变化并且可以例如包括任何数量的后端互连金属化层级。这样的层级可以通过一个或多个层间电介质(ILD)层与半导体主体110分隔开和/或彼此分隔开。可能还包括中间层和/或载体层的背面衬底105设置在背面单元表面之上。
图3A-图3C描绘了在施主衬底与主衬底302接合之后的晶体管单元104。主衬底302可以具有本文其他地方所描述的任何特性。如图所示，主衬底302例如通过热压键合而接合到正面堆叠体190的正面表面。如图3A-图3C中进一步示出的，已经去除了背面衬底105，从而暴露了中间层210的背面表面311。可以通过任何技术(例如但不限于如上所述的方法)去除背面衬底105。例如，在显露场隔离180的背面之前，在使载体去除操作终止的第一中间层210内可能已经存在标记或刻蚀停止部。
图4A-图4C描绘了在显露出半导体主体110的背面412之后的晶体管单元104。例如如上所述，为了显露晶体管半导体主体110的背面，可以将体半导体的被锚定了晶体管半导体主体110的部分往回抛光和/或使用湿法和/或干法刻蚀工艺进行凹陷刻蚀。在采用对器件层半导体(例如，Si)的刻蚀速率比对电介质层的刻蚀速率更高的高度选择性(例如，200:1-300:1)CMP浆料的一些示例性实施例中，当暴露场隔离电介质180时可以停止中间层210的背面抛光。可以通过进一步减薄包括半导体主体110的子鳍状物部分和相邻的场隔离电介质180的中间层，来执行任何量的过度刻蚀(过度抛光)以减小子鳍状物高度Hsf。在一些实施例中，在背面显露操作期间，可以去除晶体管单元内的一个或多个半导体主体的整个子鳍状物。
图5A-图5C描绘了在晶体管半导体主体110的显露的背面之上沉积背面隔离电介质520之后的晶体管单元104。背面隔离电介质520是代替被去除以暴露晶体管半导体区域的中间层的一部分的非原生材料的一个示例。背面隔离电介质520可以是适用于晶体管的电隔离的任何电介质材料。在一些示例性实施例中，背面隔离电介质520是二氧化硅。但是，值得注意的是，由于背面隔离电介质520是在背面显露之后沉积的，而不是先前已被并入施主衬底中的，因此与在例如在上游提供绝缘体层作为衬底的嵌入层的SOI衬底中相比，更宽范围的材料选择是可能的。因此，在一些有利的实施例中，背面隔离电介质520具有低的相对介电常数(例如，对于处于体状态的材料所测量的)。换言之，背面隔离电介质可以是低k电介质材料，例如已知适于用作后端互连堆叠体中的正面ILD的任何材料。在一些实施例中，背面隔离电介质520的相对介电常数不大于场隔离电介质180的相对介电常数，并且更有利地小于电场隔离电介质180的相对介电常数。在一些实施例中，背面隔离电介质520具有小于3.9的相对介电常数，并且更有利地小于3.5。在一些实施例中，背面隔离电介质520具有与正面堆叠体190中的一个或多个ILD层相同的成分。示例性背面隔离电介质材料包括SiOC、SiOCH、HSQ或MSQ。其他低k电介质也是可能的。同样地，相对介电常数高于3.9的其他电介质材料(例如，SiN、SiON)也是可能的。
图5D-图5F描绘了用背面隔离电介质520代替半导体主体110的至少一部分之后的晶体管单元104。在一些说明性实施例中，例如利用相对于场隔离180对子鳍状物半导体有选择性的任何刻蚀工艺从背面刻蚀半导体主体110的子鳍状物部分。背面子鳍状物凹陷可以显露或不显露器件层215的背面(例如，包括沟道半导体)。然后将背面隔离电介质520回填到所产生的凹陷中。在替代实施例中，位于器件层下方的中间层的一部分被转换成隔离电介质。例如，半导体主体110的子鳍状物部分可以被转换成背面隔离电介质520。在一些有利的实施例中，使用任何已知的热和/或湿法化学和/或等离子体增强的化学氧化工艺，将半导体主体110(例如，硅)的处于器件层215下方的至少部分厚度转换为SiO2，以形成背面隔离电介质材料520。
图6A-图6B示出了根据一些实施例的在制造用于半导体鳍状物的环绕式接触结构的方法中的各种操作的截面图。
参考图6A，起始结构600包括正面表面602和背面表面604。源极区或漏极区包括在相邻的沟槽隔离结构608中的下部鳍状物部分606。源极区或漏极区还包括上部外延部分610。上部外延部分610具有暴露的刻面，其具有长度611。源极区或漏极区被限制在电介质间隔体612之间。
参考图6B，将图6A的结构翻转以暴露背面表面604以进行处理。可以将正面602键合到载体晶圆，以暴露背面604。
在示出例如符合纳米带的尺寸的较宽特征的另一方案中，图7A-图7F示出了根据一些实施例的制造用于半导体纳米线或纳米带的环绕式接触结构的方法中的各种操作的截面图。
参考图7A，起始结构700包括衬底部分702，其具有从其突出的子鳍状物部分704。子鳍状物部分704可以是最初位于交替的牺牲层和线或带形成层的堆叠体下方的鳍状物堆叠体的一部分，其示例如以下更详细地描述。外延源极区或漏极区706在子鳍状物部分704上。第一导电接触结构708在外延源极区或漏极区706的顶部之上。外延源极区或漏极区706被限制在电介质间隔体710之间。在垂直方向上牺牲材料712位于外延源极区或漏极区706与衬底部分702之间，并且在横向方向上牺牲材料712位于子鳍状物部分704与电介质间隔体710之间。
参考图7B，将图7A的结构翻转以暴露衬底部分702以进行处理。可以将正面(例如，第一导电接触结构的侧面)键合到载体晶圆，以暴露衬底部分702。然后，去除衬底部分702。
参考图7C，然后使子鳍状物部分704凹陷以提供在其上具有空腔的凹陷的子鳍状物部分714。可以通过选择性刻蚀工艺使子鳍状物部分704凹陷，以提供凹陷的子鳍状物部分714。然后，在凹陷的子鳍状物部分714上的空腔中形成电介质插塞716。电介质插塞716可以是通过均厚沉积和CMP工艺形成的，以利用电介质材料填充空腔。应当理解，可以不存在电介质侧壁或者电介质侧壁可以不限制单个的纳米线或纳米带堆叠体(而是限制2个堆叠体、3个堆叠体或更多)，并且该方法仍然适用。在这样的情况下，即使外延区域被合并，鳍状物上的背面电介质盖的存在也可以被实现以允许进行刻蚀，以使得能够制造环绕式盖。
参考图7D，然后去除牺牲材料712。在实施例中，通过选择性刻蚀工艺去除牺牲材料712。应当理解，选择性刻蚀工艺可能不是完全选择性的。然而，即使对712材料具有一些选择性，例如具有2∶1或更高的选择性，其中材料712比从背面对鳍状物的保护刻蚀得快2倍，该工艺也可以被实施。
参考图7E，然后刻蚀外延源极区或漏极区706的被暴露部分(例如，未被插塞716保护的部分)以形成刻蚀的外延部分718。在实施例中，在选择性刻蚀期间，电介质插塞保护凹陷的子鳍状物部分714和外延源极区或漏极区706的中心部分。
参考图7F，在图7E的结构的开口中沉积导电材料以形成第二导电接触结构720。第二导电接触结构包括第一导电接触结构708。在实施例中，导电材料形成相对于刻蚀的外延部分718和凹陷的子鳍状物部分714具有低的肖特基势垒高度的第二导电接触结构720。应当理解，尽管如此描述，但利用导电接触结构包裹的子鳍状物和外延源极区或漏极区可以不是绝对垂直的。例如，干法刻蚀可具有一定的坡度。如本文所述的环绕式接触部在本文中被认为包括环绕这种非垂直结构。还应当理解，用于与导电接触结构720接触的过孔可以从顶部(例如，在显露背面时已经就位)或在显露工艺之后从底部制造。
在实施例中，不受理论的束缚，最好理解的是，外延区域718向内扩散掺杂剂以形成尖端。在工艺流程的早期损失这样的区域可能导致不良的尖端和接触部掺杂。然而，以上述方式形成接触部可以防止流程中早期的任何掺杂剂损失，并允许良好的尖端和接触部掺杂。另外，当使用外延源极或漏极应力源提供沟道应力时，由于该外延材料未与沟道共线地刻蚀，因此在这种方法中，可以大部分地保持应力。结果可以允许应力源继续在沟道区域上施加应力。一个独特的优势是，对于被隔离物围绕的限制区域中的线和带，电流必须在源极或漏极中垂直向下，以到达最后的线/带。使用本文所述的环绕式接触部，可以通过将金属放置为紧挨着电流流过的线/带来使体电阻的这一部分最小化。
再次参考图7F，根据本公开的一个或多个实施例，一种集成电路结构包括在半导体子鳍状物的第一部分上方的半导体纳米线。栅极结构围绕半导体纳米线的沟道部分(应当理解，半导体纳米线、半导体子鳍状物的第一部分和栅极结构在图7F的透视图中进入页面，下面描述的附图中示出了示例)。源极区或漏极区718在栅极结构的第一侧。源极区或漏极区718包括在半导体子鳍状物的第二部分714上的外延结构。在一个实施例中，外延结构具有与半导体子鳍状物的第二部分714对准的基本垂直的侧壁。导电接触结构720沿半导体子鳍状物的第二部分714的侧壁并且沿外延结构718的基本垂直的侧壁。
在实施例中，如图所示，外延结构包括远离半导体子鳍状物的第二部分714的平坦表面，并且导电接触结构720还位于该平坦表面上。在替代实施例中，外延结构包括在中心点处相遇的一对刻面，例如下面结合图8A所描述的，并且导电接触结构还位于该对刻面上。
在实施例中，如图所示，该结构还包括沿导电接触结构720的侧壁的一对电介质间隔体710。
在实施例中，该结构还包括在栅极结构的第二侧(进入页面)的第二源极区或漏极区，第二源极区或漏极区包括在半导体子鳍状物的第三部分上的第二外延结构，第二外延结构具有与半导体子鳍状物的第三部分对准的基本垂直的侧壁。第二导电接触结构沿半导体子鳍状物的第三部分的侧壁并且沿第二外延结构的基本垂直的侧壁。
在另一个实施例中，该结构还包括在栅极结构的第二侧的第二源极区或漏极区，第二源极区或漏极区包括在半导体子鳍状物的第三部分上的第二外延结构，第二外延结构具有非垂直的侧壁，该非垂直的侧壁横向延伸超过半导体鳍状物的第三部分(例如，诸如不进行图7C-图7F的处理的图7B的结构)。在一个这样的实施例中，集成电路结构还包括沿第二外延结构和半导体子鳍状物的第三部分的一对电介质间隔体。第二外延结构的非垂直侧壁的点与该对电介质间隔体接触。
在实施例中，外延结构718包括不同于半导体子鳍状物714并且不同于半导体纳米线的半导体材料。在实施例中，栅极结构包括高k电介质层和包括金属的栅极电极。在实施例中，集成电路结构还包括在半导体子鳍状物的第二部分714的与外延结构718相对的表面上的电介质插塞716。在一个这样的实施例中，如图所示，导电接触结构720进一步沿电介质插塞716的侧壁。
应当理解，在本文描述的实施例的范围内可以想到其他结构。作为示例，图8A-图8C示出了根据一些实施例的用于半导体纳米线或纳米带的各种环绕式接触结构的截面图。应当理解，所述结构可以适用于一个或一个以上的纳米线或纳米带的堆叠体。
参考图8A，集成电路结构800包括源极区或漏极区804。源极区或漏极区804可以是半导体子鳍状物部分802上的外延结构。在实施例中，源极区或漏极区804具有与半导体子鳍状物部分802对准的基本垂直的侧壁。导电接触结构808沿半导体子鳍状物部分802的侧壁并且沿源极区或漏极区804的基本垂直的侧壁。电介质插塞806在半导体子鳍状物部分802上。源极区或漏极区804包括在中心点处相遇的一对刻面，并且导电接触结构808还位于该对刻面上。电介质间隔体810可以在该结构的一侧或两侧上。
参考图8B，在由绝缘体上硅(SOI)衬底制成的情况下，集成电路结构820包括源极区或漏极区824。源极区或漏极区824可以是在绝缘体子鳍状物部分822上的外延结构。在一个实施例中，源极区或漏极区824具有与绝缘体子鳍状物部分802对准的基本垂直的侧壁。导电接触结构828沿绝缘体子鳍状物部分822的侧壁并且沿源极区或漏极区824的基本垂直的侧壁。电介质插塞826在绝缘体子鳍状物部分822上。电介质间隔体830可以在该结构的一侧或两侧上。
参考图8C，在去除子鳍状物区域并利用接触材料填充的情况下，集成电路结构840包括源极区或漏极区844。源极区或漏极区844可以是外延结构。在一个实施例中，源极区或漏极区844具有与绝缘体子鳍状物部分802对准的基本垂直的侧壁。导电接触结构842沿源极区或漏极区844的基本垂直的侧壁，并且进一步地处于源极区或漏极区844和电介质插塞846之间。电介质间隔体850可以在该结构的一侧或两侧上。
应当理解，由以上示例性处理方案得到的结构可以以相同或相似的形式用于随后的处理操作以完成诸如PMOS和/或NMOS器件制造的器件制造。作为完成的器件的示例，图9示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
参考图9，半导体结构或器件900包括在沟槽隔离区域906内的非平面有源区域(例如，包括突出的鳍状物部分904和子鳍状物区域905的鳍状物结构)。在实施例中，代替实心的鳍状物，非平面有源区域被分成子鳍状物区域905上方的纳米线(诸如纳米线904A和904B)，如虚线所表示的。在任一种情况下，为了便于描述非平面集成电路结构900，以下将非平面有源区域904称为突出的鳍状物部分。应当理解，未示出制造衬底(例如体硅衬底)，并且根据一些实施例，可能在诸如背面显露工艺的较早的处理操作中已经去除了制造衬底。
栅极线908设置在非平面有源区域的突出部分904之上(如果适用，包括围绕的纳米线904A和904B)，并且在沟槽隔离区域906的一部分之上。如所示，栅极线908包括栅极电极950和栅极电介质层952。在一个实施例中，栅极线908还可以包括电介质盖层954。从该视角还可以看到栅极接触部914和上覆的栅极接触过孔916，连同上覆的金属互连960，它们都设置在层间电介质堆叠体或层970中。从图9的视角还可以看到，在一个实施例中，栅极接触部914设置在沟槽隔离区域906之上，但是没有在非平面有源区域之上。
在实施例中，半导体结构或器件900是非平面器件，例如但不限于：栅极全包围器件、纳米线器件、纳米带器件、fin-FET器件或三栅极器件。在这样的实施例中，相应的半导体沟道区域由三维主体组成或形成在三维主体中。在一个这样的实施例中，栅极线908的栅极电极堆叠体至少围绕三维主体的顶表面和一对侧壁。
同样如图9所示，在实施例中，界面980存在于突出的鳍状物部分904和子鳍状物区域905之间。界面980可以是掺杂的子鳍状物区域905和轻度掺杂或未掺杂的上部鳍状物部分904之间的过渡区域。在一个这样的实施例中，每个鳍状物的宽度约为10纳米或更小，并且从子鳍状物位置处的相邻的固态掺杂层提供子鳍状物掺杂剂。在特定的这样的实施例中，每个鳍状物的宽度小于10纳米。
尽管未在图9中示出，但是应当理解，突出的鳍状物部分904的源极区或漏极区或与突出的鳍状物部分904相邻的源极区或漏极区在栅极线908的任一侧上，即进出页面。在一个实施例中，源极区或漏极区是突出的鳍状物部分904的原始材料的掺杂部分。在另一个实施例中，突出的鳍状物部分904的材料被去除并且例如通过外延沉积由另一种半导体材料替代，以形成分立的外延小块或非分立的外延结构。在任一个实施例中，源极区或漏极区可以在沟槽隔离区域906的电介质层的高度下方延伸，即延伸到子鳍状物区域905中。根据本公开的实施例，更重度掺杂的子鳍状物区域(即界面980下方的鳍状物的掺杂部分)抑制了通过体半导体鳍状物的该部分的源极到漏极泄漏。
再次参考图9，在实施例中，鳍状物904/905(以及可能的纳米线904A和904B)由掺杂有电荷载体(例如但不限于磷、砷、硼或其组合)的晶体硅、硅/锗或锗层组成。在一个实施例中，硅原子的浓度大于97％。在另一个实施例中，鳍状物904/905由III-V族材料组成，III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化镓铟或其组合。沟槽隔离区域906可以由电介质材料组成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极线908可以由包括栅极电介质层952和栅极电极层950的栅极电极堆叠体组成。在实施例中，栅极电极堆叠体的栅极电极由金属栅极和由高K材料组成的栅极电介质层组成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽铅钪、铌酸铅锌、或它们的组合的材料组成。此外，栅极电介质层的一部分可以包括由鳍状物904的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实施方式中，栅极电介质的一部分是“U”形结构，其包括基本上平行于衬底或处理层的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。
在实施例中，栅极电极由金属层组成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极由形成在金属功函数设定层上方的非功函数设定填充材料组成。取决于晶体管是PMOS晶体管还是NMOS晶体管，栅极电极层可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅极电极层可以由两个或更多个金属层的堆叠体组成，其中一个或更多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成功函数在大约4.9eV与大约5.2eV之间的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成功函数在大约3.9eV与大约4.2eV之间的NMOS栅极电极。在一些实施方式中，栅极电极可以包括“U”形结构，该“U”形结构包括基本平行于衬底的表面的底部部分和基本垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面并且不包括基本垂直于衬底的顶表面的侧壁部分的平面层。在本公开的其他实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层组成。
与栅极电极堆叠体相关联的间隔体可以由适于最终使永久栅极结构与相邻的导电接触部(例如自对准接触部)电隔离或有助于将永久栅极结构与相邻的导电接触部隔离的材料组成。例如，在一个实施例中，间隔体由电介质材料组成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极接触部914和上覆栅极接触过孔916可以由导电材料组成。在实施例中，接触部或过孔中的一个或多个由金属物质组成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。
在实施例中(尽管未示出)，形成基本上与现有的栅极图案908完全对准的接触部图案，同时消除对具有非常严格的配准预算的光刻步骤的使用。在一个这样的实施例中，自对准方法使得能够使用本质上高度选择性的湿法刻蚀(例如，相对于常规实施的干法刻蚀或等离子刻蚀)来产生接触部开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方法使得能够消除对常规方法中所使用的用以产生接触部图案的另外的关键光刻操作的需要。在实施例中，沟槽接触栅格没有被单独地图案化，而是形成在多个(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽接触栅格。在实施例中，用于集成电路结构的源极或漏极导电接触结构的制造工艺包括使用最终提供具有一个或多个环绕式接触结构的栅极全包围集成电路结构的工艺方案，以上结合图7A-图7F和图8A-图8C描述了环绕式接触结构的示例。
在实施例中，提供结构900涉及通过替换栅极工艺来制造栅极堆叠体结构908。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并利用永久栅极电极材料来代替。在一个这样的实施例中，与从较早的处理所执行的相反，在该工艺中还形成了永久栅极电介质层。在实施例中，通过干法刻蚀或湿法刻蚀工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并利用包括使用SF6的干法刻蚀工艺来去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并利用包括使用含水的NH4OH或氢氧化四甲基铵的湿法刻蚀工艺来去除。在一个实施例中，虚设栅极由氮化硅组成，并利用包括含水磷酸的湿法刻蚀来去除。
再次参考图9，半导体结构或器件900的布置将栅极接触部置于隔离区域之上。这种布置可以被视为对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触形成在有源区域之上(例如，在鳍状物905之上)并且与沟槽接触过孔在同一层中的栅极电极的部分的接触结构。
应当认识到，并非必须实践上述工艺的所有方面以落入本公开的实施例的精神和范围内。而且，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。此外，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点制造半导体器件可能是尤其有用的。
在实施例中，如在整个本说明书中所使用的，层间电介质(ILD)材料由电介质层或绝缘材料层组成或包括电介质层或绝缘材料层。适当的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、掺杂的硅的氧化物、硅的氟化氧化物、碳掺杂的硅的氧化物、各种本领域已知的低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术、或通过其他沉积方法来形成。
在实施例中，如在整个说明书中也使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构组成。常见的示例是使用铜线和铜结构，其可以包括或不包括铜和周围的ILD材料之间的阻挡层。如本文所用，术语金属包括合金、堆叠体以及多种金属的其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层，或者可以由包括导电衬层和填充层的若干层形成。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺来形成互连线。在实施例中，互连线由导电材料组成，导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或简单地称为互连。
在实施例中，如在整个说明书中也使用的，硬掩模材料、盖层或插塞由不同于层间电介质材料的电介质材料组成。在一个实施例中，可以在不同区域中使用不同的硬掩模、盖层或插塞材料，以便提供相对于彼此以及相对于下面的电介质层和金属层不同的生长或刻蚀选择性。在一些实施例中，硬掩模层、盖层或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或两者或其组合。其他适当的材料可以包括基于碳的材料。取决于特定的实施方式，可以使用本领域中已知的其他硬掩模、盖层或插塞层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模、盖层或插塞层。
在实施例中，如在整个本说明书中也使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性抗蚀剂或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层(ARC)层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面中，一个或多个实施例涉及由自对准栅极端盖(SAGE)结构分隔开的相邻半导体结构或器件。具体实施例可以涉及对在SAGE架构中并由SAGE壁分隔开的多宽度(多Wsi)纳米线和纳米带的集成。在实施例中，纳米线/纳米带在前端工艺流程的SAGE架构部分中以多个Wsi集成。这种工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒的功能。相关联的外延源极区或漏极区(例如，去除纳米线的部分，并且然后执行源极或漏极(S/D)生长)可以被嵌入或通过垂直合并(例如，围绕现有的线形成外延区域)来形成。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且特别是向扩散间隔的扩散的缩小。为了提供说明性的比较，图10示出了根据本公开的实施例的通过纳米线和鳍状物截取的非端盖架构(左侧)与自对准栅极端盖(SAGE)架构(右侧)的截面图。
参考图10的左侧(a)，集成电路结构1000包括衬底(由于衬底部分1002最终可以在背面显露工艺中去除，所以示出为位置1002)，衬底具有从其突出到隔离结构1008上方一定量1006的鳍状物1004，隔离结构1008横向围绕鳍状物1004的下部部分。相应的纳米线1005在鳍状物1004之上。可以在集成电路结构1000之上形成栅极结构以制造器件。然而，可以通过增加鳍状物1004/纳米线1005对之间的间隔来适应这种栅极结构中的间断。
相比之下，参考图10的右侧(b)，集成电路结构1050包括衬底(由于衬底部分1002最终可以在背面显露工艺中去除，所以示出为位置1052)，衬底具有从其突出到隔离结构1058上方一定量1056的鳍状物1054，隔离结构1058横向围绕鳍状物1054的下部部分。相应的纳米线1055在鳍状物1054之上。隔离SAGE壁1060(如图所示，其上可以包括硬掩模)被包括在隔离结构1058内并且在相邻的鳍状物1054/纳米线1055对之间。隔离SAGE壁1060和最接近的鳍状物1054/纳米线1055对之间的距离限定了栅极端盖间隔1062。栅极结构可以形成在集成电路结构1050之上、在隔离SAGE壁之间，以制造器件。这种栅极结构中的间断由隔离SAGE壁造成。由于隔离SAGE壁1060是自对准的，因此可以使来自常规方法的限制最小化，以使得能够更积极地向扩散间隔扩散。此外，由于栅极结构在所有位置处都包括间断，因此可以通过形成在隔离SAGE壁1060之上的局部互连对各个栅极结构部分进行层连接。在实施例中，如图所示，SAGE壁1060均包括下部电介质部分和在下部电介质部分上的电介质盖。
根据本公开的实施例，用于与图10相关联的结构的制造工艺涉及使用提供具有一个或多个环绕式接触结构的栅极全包围集成电路结构的工艺方案，以上结合图7A-图7F和图8A-图8C描述了环绕式接触结构的示例。
自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽接触端盖，而无需额外的长度来解决掩模误配准。因此，可以实现实施例以使得能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在用于具有将相邻器件分隔开的SAGE壁的结构的示例性处理方案中，图11示出了根据本公开的实施例的表示制造具有栅极全包围器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
参考图11的部分(a)，起始结构包括在衬底1102上方的纳米线图案化堆叠体1104。在纳米线图案化堆叠体1104上方形成光刻图案化堆叠体1106。纳米线图案化堆叠体1104包括交替的硅锗层1110和硅层1112。保护掩模1114在纳米线图案化堆叠体1104和光刻图案化堆叠体1106之间。在一个实施例中，光刻图案化堆叠体1106是由形貌掩模部分1120、抗反射涂层(ARC)层1122和光致抗蚀剂层1124组成的三层掩模。在特定的这种实施例中，形貌掩模部分1120是碳硬掩模(CHM)层，并且抗反射涂层1122是硅ARC层。
参考图11的部分(b)，对部分(a)的堆叠体进行光刻图案化，并且然后进行刻蚀以提供包括图案化衬底1102和沟槽1130的刻蚀结构。
参考图11的部分(c)，部分(b)的结构具有形成在沟槽1130中的隔离层1140和SAGE材料1142。然后对该结构进行平坦化以留下图案化的形貌掩模层1120'作为被暴露的上层。
参考图11的部分(d)，使隔离层1140在图案化衬底1102的上表面下方凹陷，例如，以限定突出的鳍状物部分并提供在SAGE壁1142下方的沟槽隔离结构1141。
参考图11的部分(e)，至少在沟道区中去除硅锗层1110以释放硅纳米线1112A和1112B。在形成图11的部分(e)的结构之后，可以围绕纳米线1112B或1112A在衬底1102的突出的鳍状物之上、以及在SAGE壁1142之间形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体前，去除保护掩模1114的剩余部分。在另一个实施例中，保护掩模1114的剩余部分被保留作为绝缘鳍状物帽，作为处理方案的伪影。
再次参考图11的部分(e)，应当理解，描绘了沟道视图，其中源极区或漏极区被定位为进出页面。在实施例中，包括纳米线1112B的沟道区具有的宽度小于包括纳米线1112A的沟道区的宽度。因此，在实施例中，集成电路结构包括多宽度(多Wsi)纳米线。尽管1112B和1112A的结构可以分别区分为纳米线和纳米带，但是这两种结构在本文中通常被称为纳米线。还应当理解，通篇对鳍状物/纳米线对的参考或描述可以指代包括鳍状物和一个或多个上覆纳米线(例如，图11中示出了两个上覆纳米线)的结构。根据本公开的实施例，用于与图11相关联的结构的制造工艺涉及使用提供具有一个或多个环绕式接触结构的栅极全包围集成电路结构的处理方案，以上结合图7A-图7F和图8A-图8C描述了环绕式接触结构的示例。
为了突出显示具有三个垂直布置的纳米线的示例性集成电路结构，图12A示出了根据本公开实施例的基于纳米线的集成电路结构的三维截面图。图12B示出了沿a-a’轴截取的图12A的基于纳米线的集成电路结构的截面源极或漏极视图。图12C示出了沿b-b’轴截取的图12A的基于纳米线的集成电路结构的截面沟道视图。
参考图12A，集成电路结构1200包括在衬底1202上方的一个或多个垂直堆叠的纳米线(1204组)。出于说明性目的，为了强调纳米线部分，未示出最底部纳米线和衬底1202之间的可选的鳍状物。本文的实施例针对单线器件和多线器件两者。作为示例，出于说明性目的，示出了具有纳米线1204A、1204B和1204C的三个基于纳米线的器件。为了便于描述，将纳米线1204A用作其中描述集中于纳米线之一的示例。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例针对纳米线中的每一个可以具有相同或基本相同的属性。
纳米线1204中的每一个包括纳米线中的沟道区1206。沟道区1206具有长度(L)。参考图12C，沟道区还具有与长度(L)正交的周界(Pc)。参考图12A和图12C，栅极电极堆叠体1208围绕沟道区1206中的每一个的整个周界(Pc)。栅极电极堆叠体1208包括栅极电极以及在沟道区1206和栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区是分立的，因为其完全被栅极电极堆叠体1208围绕，而没有任何中间材料，例如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线1204的实施例中，纳米线的沟道区1206相对于彼此也是分立的。根据本公开的实施例，用于与图12A-图12C相关联的结构的制造工艺涉及使用提供具有一个或多个环绕式接触结构的栅极全包围集成电路结构的处理方案，以上结合图7A-图7F和图8A-图8C描述了环绕式接触结构的示例。
参考图12A和图12B，集成电路结构1200包括一对非分立的源极区或漏极区1210/1212。该对非分立的源极区或漏极区1210/1212位于多个垂直堆叠的纳米线1204的沟道区1206的任一侧上。此外，该对非分立的源极区或漏极区1210/1212邻接多个垂直堆叠的纳米线1204的沟道区1206。在一个未示出的这样的实施例中，该对非分立的源极区或漏极区1210/1212与沟道区1206直接垂直邻接，因为外延生长在延伸超过沟道区1206的纳米线部分上和之间，其中纳米线端部被示出为在源极或漏极结构内。在另一个实施例中，如图12A所示，该对非分立的源极区或漏极区1210/1212间接垂直地邻接沟道区1206，因为它们形成在纳米线的端部而不是在纳米线之间。
在实施例中，如图所示，源极区或漏极区1210/1212是非分立的，因为对于纳米线1204的每个沟道区1206没有单独且分立的源极区或漏极区。因此，在具有多个纳米线1204的实施例中，纳米线的源极区或漏极区1210/1212是全局的或统一的源极区或漏极区，而不是针对每个纳米线的分立区域。在一个实施例中，如图12B所示，从正交于分立的沟道区1206的长度的截面角度来看，该对非分立的源极区或漏极区1210/1212中的每一个是近似矩形的，具有底部锥形部分和顶部顶点部分。然而，在其他实施例中，纳米线的源极区或漏极区1210/1212是相对较大的但分立的非垂直合并的外延结构，例如小块。
根据本公开的实施例，并且如图12A和12B所示，集成电路结构1200还包括一对接触部1214，每个接触部1214在该对非分立的源极区或漏极区1210/1212中的一个上。在一个这样的实施例中，在垂直意义上，每个接触部1214完全围绕相应的非分立的源极区或漏极区1210/1212。在另一方面，如图12B所描绘的，非分立的源极区或漏极区1210/1212的整个周界可能不可用于与接触部1214接触，并且接触部1214因此仅部分地围绕非分立的源极区或漏极区1210/1212。在未示出的对比实施例中，沿a-a'轴截取的非分立的源极区或漏极区1210/1212的整个周界被接触部1214围绕。根据本公开的实施例，用于与图12A-图12C相关联的结构的制造工艺涉及使用提供具有一个或多个环绕式接触结构的栅极全包围集成电路结构的工艺方案，以上结合图7A-图7F和图8A-图8C描述了环绕式接触结构的示例。
参考图12B和图12C，在将单个统一的特征用作多个(在这种情况下为3个)纳米线1204、并且更具体地用于多个分立的沟道区1206的源极区或漏极区的意义上，非分立的源极区或漏极区1210/1212是全局的。在实施例中，该对非分立的源极区或漏极区1210/1212由不同于分立的沟道区1206的半导体材料的半导体材料组成，例如，该对非分立的源极区或漏极区1210/1212由硅锗组成，而分立的沟道区1206由硅组成。在另一个实施例中，该对非分立源极区或漏极区1210/1212由与分立的沟道区1206的半导体材料相同或基本相同的半导体材料组成，例如，该对非分立的源极区或漏极区1210/1212和分立的沟道区1206两者由硅组成。
再次参考图12A，在实施例中，集成电路结构1200还包括一对间隔体1216。如图所示，该对间隔体1216的外部部分可以与非分立的源极区或漏极区1210/1212的部分重叠，在该对间隔体1216下方提供非分立的源极区或漏极区1210/1212的“嵌入”部分。同样如图所示，非分立的源极区或漏极区1210/1212的嵌入部分可以不是在该对隔离物1216的整体下方延伸。
衬底1202可以由适于集成电路结构制造的材料组成。在一个实施例中，衬底1202包括由单晶材料组成的下部体衬底，该材料可包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层位于下部体衬底上。因此，结构1200可以由起始的绝缘体上半导体衬底制造。替代地，结构1200直接由体衬底形成，并且局部氧化用于形成代替上述的上部绝缘体层的电绝缘部分。在另一替代实施例中，结构1200直接由体衬底形成，并且使用掺杂来在其上形成电隔离的有源区域，例如纳米线。在一个这样的实施例中，第一纳米线(即，靠近衬底)是Ω-FET型结构的形式。
在实施例中，纳米线1204的尺寸可以设置为线或带，如下所述，并且可以具有方形角或抹圆角。在实施例中，纳米线1204由诸如但不限于硅、锗或其组合的材料组成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线1204，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下所述，也可以考虑其他取向。在实施例中，从截面的角度来看，纳米线1204的尺寸是纳米级的。例如，在特定实施例中，纳米线1204的最小尺寸小于约20纳米。在实施例中，特别是在沟道区1206中，纳米线1204由应变材料组成。
参考图12C，在实施例中，沟道区1206中的每一个具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。换言之，在两种情况下，沟道区1206的截面轮廓均为正方形，或者如果是抹圆角的，则沟道区1206的截面轮廓为圆形。在另一方面，沟道区的宽度和高度不需要相同，例如贯穿全文所描述的纳米带的情况。
在另一方面，可以在晶圆级实践双侧器件处理方案。在一些示例性实施例中，可以处理大型衬底(例如，直径为300mm或450mm)晶圆。在示例性处理方案中，提供了包括器件层的施主衬底。在一些实施例中，器件层是IC器件采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)的晶体管器件中，沟道半导体由半导体器件层形成。作为另一示例，对于诸如光电二极管的光学器件，漂移和/或增益半导体由器件层形成。器件层也可以与IC器件一起用于无源结构中。例如，光波导可以采用从器件层图案化的半导体。
在一些实施例中，施主衬底包括材料层的堆叠体。这样的材料堆叠体可以促进包括器件层但是缺少施主衬底的其他层的IC器件层的后续形成。在示例性实施例中，施主衬底包括通过一个或多个中间材料层与器件层分开的载体层。载体层用于在器件层的正面处理期间提供机械支撑。载体还可以为半导体器件层中的结晶度提供基础。(多个)中间层可以促进载体层的去除和/或器件层背面的显露。
然后，执行正面制造操作以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的正面处理技术来形成任何已知的IC器件，并且在本文其他地方进一步描述了示例性实施例。然后将施主衬底的正面接合到主衬底以形成器件-主组件。主衬底将在器件层的背面处理期间提供正面机械支撑。主衬底还可以需要集成电路，在施主衬底上制造的IC器件利用该集成电路互连。对于这样的实施例，主衬底和施主衬底的接合可以进一步需要通过混合(电介质/金属)键合形成3D互连结构。可以采用任何已知的主衬底和晶圆级接合技术。
继续工艺流程，其中通过去除载体层的至少一部分来显露器件层的背面。在一些其他实施例中，在显露操作期间也可以去除沉积在器件层之上的任何中间层和/或正面材料的部分。如本文其他地方在一些示例性实施例的上下文中所描述的，(多个)中间层可以促进器件层背面的高度均匀的暴露，例如用作在晶圆级背面显露工艺中采用的刻蚀标记或刻蚀停止部中的一个或多个。从背面暴露的器件层表面被处理以形成双侧器件层。然后可以用一种或多种非原生材料来代替与器件区域界面连接的诸如施主衬底中的任何原生材料的原生材料。例如，半导体器件层或中间层的一部分可以用一种或多种其他半导体、金属或电介质材料代替。在一些其他实施例中，在显露操作器件被去除的正面材料的部分也可以被代替。例如，在正面器件制造期间形成的电介质间隔体、栅极堆叠体、或接触金属化的一部分可以在该正面器件的背面取消处理/重新处理期间用一种或多种其他半导体、金属或电介质材料代替。在其他实施例中，第二器件层或金属内插件键合到显露的背面。
上述工艺流程提供了器件层-主衬底组件。然后可以进一步处理该器件层-主衬底组件。例如，可以采用任何已知的技术来单一化并封装器件层-主衬底组件。在主衬底是完全牺牲的情况下，器件层-主衬底的封装可能需要将主衬底与器件层分离。在主衬底不是完全牺牲的情况下(例如，在主衬底还包括器件层的情况下)，可以在上述工艺流程的后续迭代期间将器件层-主衬底组件输出反馈为主衬底输入。因此，上述方法的迭代可以形成任何数量的双侧器件层的晶圆级组件，例如，每个双侧器件层的厚度仅为几十或几百纳米。在一些实施例中，并且如本文其他地方进一步描述的，对器件层内的一个或多个器件单元进行电测试，例如作为双侧器件层的晶圆级组件的制造中的良品率控制点。在一些实施例中，电测试需要背面器件探测。
图13A-图13H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。图14A-图14H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
如图13A和图14A所示，施主衬底1301包括在正面晶圆表面之上的任意空间布局中的多个IC管芯1311。可以按照任何技术来执行IC管芯1311的正面处理以形成任何器件结构。在示例性实施例中，管芯1311包括器件层1315内的一个或多个半导体区域。中间层1310将器件层1315与载体层1305分隔开。在示例性实施例中，中间层1310与载体层1305和器件层1315两者直接接触。替代地，可以在中间层1310与器件层1315和/或载体层1305之间设置一个或多个间隔体层。施主衬底1301还可以包括例如设置在器件层1315上方和/或在载体层1305下方的其他层。
器件层1315可以包括已知适用于特定IC器件的任何器件材料成分的一个或多个层，所述特定IC器件例如但不限于晶体管、二极管和电阻器。在一些示例性实施例中，器件层1315包括一个或多个IV族(即，IUPAC 14族)半导体材料层(例如，Si、Ge、SiGe)、III-V族半导体材料层(例如，GaAs、InGaAs、InAs、InP)或III族-N半导体材料层(例如，GaN、AlGaN、InGaN)。器件层1315还可以包括一个或多个半导体过渡金属二硫化物(TMD或TMDC)层。在其他实施例中，器件层1315包括一个或多个石墨烯层或具有半导体属性的石墨烯材料层。在其他实施例中，器件层1315包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC 4-10族)或后过渡金属(例如，IUPAC 11-14族)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低价氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其他实施例中，器件层1315包括一个或多个磁性、铁磁、铁电材料层。例如，器件层1315可以包括已知适用于隧穿结器件的任何材料的一个或多个层，所述隧穿结器件例如但不限于磁隧穿结(MTJ)器件。
在一些实施例中，器件层1315是基本上单晶的。尽管是单晶的，但是仍然可能存在大量的晶体缺陷。在其他实施例中，器件层1315是非晶的或纳米晶体的。器件层1315可以具有任何厚度(例如，图14A中的z维度)。在一些示例性实施例中，器件层1315具有的厚度大于管芯1311所采用的至少一些半导体区域的z厚度，因为构建在器件层1315上/或嵌入器件层1315内的管芯1311的功能半导体区域不需要延伸穿过器件层1315的整个厚度。在一些实施例中，管芯1311的半导体区域仅设置在图14A中由虚线1312标记的器件层1315的顶侧厚度内。例如，管芯1311的半导体区域可以具有200-300nm或更小的z-厚度，而器件层可以具有700-1000nm或更大的z-厚度。这样，约600nm的器件层厚度可以将管芯1311的半导体区域与中间层1310分隔开。
载体层1305可以具有与器件层1315相同的材料成分，或者可以具有与器件层1315不同的材料成分。对于载体层1305和器件层1315具有相同成分的实施例，可以通过它们相对于中间层1310的位置来识别这两层。在器件层1315是晶体IV族、III-V族或III族-N半导体的一些实施例中，载体层1305是与器件层1315相同的晶体IV族、III-V族或III族-N半导体。在替代实施例中，其中器件层1315是晶体IV族、III-V族或III族-N半导体，载体层1305是与器件层1315不同的晶体IV族、III-V族或III族-N半导体。在其他实施例中，载体层1305可以包括或可以是器件层1315被转移到或生长于其上的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如玻璃)或晶体氧化物层(例如蓝宝石)、聚合物片、或被构建或层压到已知适于在IC器件处理期间作为载体的结构支撑物中的任何(一种或多种)材料。根据载体材料属性和衬底直径，载体层1305可以具有任何厚度(例如，图14A中的z维度)。例如，在载体层1305是大型(例如300mm-450mm)半导体衬底的情况下，载体层厚度可以是700μm-1000μm或更大。
在一些实施例中，一个或多个中间层1310设置在载体层1305和器件层1315之间。在一些示例性实施例中，中间层1310在成分上与载体层1305不同，使得它可以在随后去除载体层1305期间用作可检测的标记。在一些这样的实施例中，中间层1310具有这样的成分，当暴露于载体层1305的刻蚀剂时，其将以比载体层1305显著更慢的速率进行刻蚀(即，中间层1310用作载体层刻蚀工艺的刻蚀停止部)。在其他实施例中，中间层1310具有不同于器件层1315的成分。中间层1310例如可以是金属、半导体或电介质材料。
在载体层1305和器件层1315中的至少一个是晶体半导体的一些示例性实施例中，中间层1310也是晶体半导体层。中间层1310还可以具有与载体层1305和/或器件层1315相同的结晶度和晶体取向。相对于其中中间层1310是使中间层1310到器件层1315和/或载体层1305的键合(例如，热压键合)成为必要的材料的替代实施例，这种实施例可以具有降低的施主衬底成本的优点。
对于中间层1310是半导体的实施例，主要半导体晶格元素、合金成分或杂质浓度中的一个或多个至少在载体层1305和中间层1310之间可以变化。在至少载体层1305是IV族半导体的一些实施例中，中间层1310也可以是IV族半导体，但是具有与载体层1305不同的IV族元素或合金和/或利用杂质物质掺杂到不同于载体层1305的杂质水平。例如，中间层1310可以是在硅载体上外延生长的硅-锗合金。对于这样的实施例，可以将假晶中间层异质外延生长至低于临界厚度的任何厚度。替代地，中间层1310可以是厚度大于临界厚度的松弛缓冲层。
在至少载体层1305是III-V族半导体的其他实施例中，中间层1310也可以是III-V族半导体，但是具有与载体层1305不同的III-V族合金和/或利用杂质物质掺杂到不同于载体层1305的杂质水平。例如，中间层1310可以是在GaAs载体上外延生长的AlGaAs合金。在载体层1305和器件层1315都是晶体半导体的一些其他实施例中，中间层1310也是晶体半导体层，其可以进一步具有与载体层1305和/或器件层1315相同的结晶度和晶体取向。
在载体层1305和中间层1310两者具有相同或不同的主要半导体晶格元素的实施例中，杂质掺杂剂可以区分载体层和中间层。例如，中间层1310和载体层1305都可以是硅晶体，其中中间层1310缺少在载体层1305中存在的杂质，或者掺杂有载体层1305中不存在的杂质，或者利用载体层1305中存在的杂质掺杂到不同的水平。杂质区别可以赋予载体层和中间层之间的刻蚀选择性，或仅引入可检测的物质。
中间层1310可以掺杂或不掺杂有电活性的杂质(即，使其成为n型或p型半导体)，因为该杂质可以在随后的载体去除期间提供用于中间层1310的检测的任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如B)、IV族元素(例如P)。任何其他元素可以用作非电活性物质。中间层1310内的杂质掺杂剂浓度仅需要与载体层1305的掺杂剂浓度相差足以进行检测的量，该量可以根据检测技术和检测器灵敏度预先确定。
如本文其他地方进一步描述的，中间层1310可以具有与器件层1315不同的成分。在一些这样的实施例中，中间层1310可以具有与器件层1315不同的带隙。例如，中间层1310可以具有比器件层1315更宽的带隙。
在中间层1310包括电介质材料的实施例中，电介质材料可以是无机材料(例如，SiO、SiN、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，中间层1310可以形成为嵌入层(例如，通过将氧注入到硅器件和/或载体层中而形成的SiOx)。电介质中间层的其他实施例可以使载体层1305到器件层1315的键合(例如，热压键合)成为必要。例如，在施主衬底1301是氧化物上半导体(SOI)衬底的情况下，载体层1305和器件层1315中的任一个或两者可以被氧化并键合在一起以形成SiO中间层1310。类似的键合技术可以用于其他无机或有机电介质材料。
在一些其他实施例中，中间层1310包括在层内横向间隔开的两种或更多种材料。两种或更多种材料可以包括电介质和半导体、电介质和金属、半导体和金属、电介质和金属、两种不同的电介质、两种不同的半导体或两种不同的金属。在这样的中间层内，第一材料可以围绕延伸穿过中间层的厚度的第二材料的岛。例如，中间层可以包括围绕延伸穿过中间层的厚度的半导体的岛的场隔离电介质。半导体可以在图案化电介质的开口内外延生长，或者电介质材料可以沉积在图案化半导体的开口内。
在一些示例性实施例中，诸如鳍状物或台面或纳米线或纳米带的半导体特征被形成到半导体器件层的正面表面中。围绕这些特征的沟槽随后可以例如按照任何已知的浅沟槽隔离(STI)工艺利用隔离电介质来回填。半导体特征或隔离电介质中的一个或多个可以用于终止背面载体去除工艺，例如作为背面显露刻蚀停止部。在一些实施例中，沟槽隔离电介质的显露可以停止，显著延迟或感应可检测信号以终止背面载体抛光。例如，当暴露围绕包括器件层的半导体特征的沟槽隔离电介质的(底)表面时，采用具有相对于隔离电介质(例如SiO)的去除有助于载体半导体(例如，Si)的去除的高选择性的浆料的载体半导体的CMP抛光可以显著减慢。因为器件层设置在中间层的正面上，所以器件层不需要直接暴露于背面显露工艺。
值得注意的是，对于其中中间层包括半导体和电介质两者的实施例，中间层厚度可以显著大于与中间层和载体的晶格失配相关联的临界厚度。尽管低于临界厚度的中间层可能是不足以容纳晶圆级背面显露工艺的不均匀性的厚度，但是具有更大厚度的实施例可以有利地增加背面显露工艺窗口。具有针孔电介质的实施例可以以其他方式促进载体和器件层的随后分离以及改善器件层内的晶体质量。
包括半导体和电介质两者的中间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，穿过设置在硅载体层之上的针孔电介质生长硅外延器件层。
继续图13A和图14A的描述，中间层1310也可以是金属。对于这样的实施例，金属可以具有已知适用于键合到载体层1305或器件层1315的任何成分。例如，载体层1305和器件层1315中的任一个或两者可以利用诸如但不限于Au或Pt的金属来进行最后加工，并且随后键合在一起，以例如形成Au或Pt中间层1310。这种金属也可以是中间层的部分，该中间层还包括围绕金属特征的图案化电介质。
中间层1310可以具有任何厚度(例如，图14A中的z高度)。中间层应该足够厚，以确保在暴露器件区域和/或器件层1315之前可以可靠地终止载体去除操作。中间层1310的示例性厚度范围从几百纳米到几微米，并且可以根据例如待去除的载体材料的量、载体去除工艺的均匀性、和载体去除工艺的选择性而变化。对于中间层具有与载体层1305相同的结晶度和晶体取向的实施例，可以通过中间层1310的厚度来减小载体层的厚度。换言之，中间层1310可以是700μm-1000μm厚的、也被用作载体层的IV族晶体半导体衬底的顶部部分。在假晶异质外延实施例中，中间层的厚度可以受限于临界厚度。对于采用纵横比捕获(ART)或另一种完全松弛的缓冲架构的异质外延中间层实施例，中间层可以具有任何厚度。
如图13B和图14B进一步所示，施主衬底1301可以与主衬底1302接合以形成施主-主衬底组件1303。在一些示例性实施例中，施主衬底1301的正面表面接合到主衬底1302的表面，使得器件层1315位于主衬底1302的近端，并且载体层1305位于主衬底1302的远端。主衬底1302可以是已知适用于与器件层1315和/或器件层1315之上制造的正面堆叠体接合的任何衬底。在一些实施例中，主衬底1302包括一个或多个附加器件层。举例来说，主衬底1302还可以包括一个或一个以上器件层(未描绘出)。主衬底1302可以包括集成电路，在主衬底1302的器件层中制造的IC器件可以利用该集成电路来互连，在这种情况下，器件层1315与主衬底1302的接合可能还需要通过晶圆级键合形成3D互连结构。
尽管未在图14B中详细描述，但是在器件层1315和主衬底1302之间可以存在任何数量的正面层，例如互连金属化层级和层间电介质(ILD)层。可以采用任何技术来将主衬底1302和施主衬底1301接合在一起。在本文其他地方进一步描述的一些示例性实施例中，施主衬底1301与主衬底1302的接合是通过金属-金属、氧化物-氧化物、或混合(金属/氧化物-金属/氧化物)热压键合。
如图13C和图14C进一步所示，在主衬底1302与载体层1305相对的一侧面对器件层1315的情况下，可以去除载体层1305的至少一部分。在整个载体层1305被去除的情况下，施主-主衬底组件1303保持具有平面背面和正面表面的高度均匀的厚度。替代地，可以掩蔽载体层1305，并且仅在未掩蔽的子区域中暴露中间层1310以形成非平面的背面表面。在图13C和图14C所示的示例性实施例中，从施主-主衬底组件1303的整个背面去除载体层1305。可以例如通过劈开、研磨、和/或抛光(例如，化学机械抛光)、和/或湿法化学刻蚀、和/或等离子刻蚀穿过载体层的厚度来去除载体层1305以暴露中间层1310。可以采用一个或多个操作来去除载体层1305。有利地，可以基于持续时间或对中间层1310的暴露敏感的端点信号来终止(一个或多个)去除操作。
在其他实施例中，例如如图13D和图14D所示，还至少部分地刻蚀中间层1310以暴露器件层1315的背面。在中间层1310用作载体层刻蚀停止部和/或载体层刻蚀端点触发器之后，可以去除中间层1310的至少一部分。在去除整个中间层1310的情况下，施主-主衬底组件1303保持具有平面的背面和正面表面的高度均匀的器件层厚度，其中由中间层提供的厚度比由载体层提供的厚度薄得多。替代地，可以掩蔽中间层1310并且仅在未掩蔽的子区域中暴露器件层1315，从而形成非平面的背面表面。在图13D和图14D所示的示例性实施例中，从施主-主衬底组件1303的整个背面表面去除中间层1310。可以例如通过抛光(例如，化学机械抛光)、和/或均厚湿法化学刻蚀、和/或均厚等离子体刻蚀穿过中间层的厚度来去除中间层1310以暴露器件层1315。有利地，可以基于持续时间或对中间层1315的暴露敏感的端点信号来终止(一个或多个)去除操作。
在一些其他实施例中，例如如图13E和图14E所示，部分地刻蚀器件层1315以暴露先前在正面处理期间形成的器件结构的背面。在器件层1315用于制造一个或多个器件半导体区域、和/或用作中间层刻蚀停止部或端点触发器之后，可以去除器件层1315的至少一部分。在器件层1315在整个衬底区域上被减薄的情况下，施主-主衬底组件1303保持具有平面后表面和正表面的高度均匀的减小的厚度。替代地，可以掩蔽器件层1315，并且仅在未掩蔽的子区域中选择性地显露器件结构(例如，器件半导体区域)，从而形成非平面的背面表面。在图13E和图14E所示的示例性实施例中，器件层1315在施主-主衬底组件1303的整个背面表面上被减薄。器件层1315可以例如通过抛光(例如，化学机械抛光)和/或湿法化学刻蚀、和/或等离子体刻蚀穿过器件层的厚度来减薄器件层1315以暴露先前在正面处理期间形成的一个或多个器件半导体区域、和/或一个或多个其他器件结构(例如，正面器件端子接触金属化、间隔体电介质等)。可以采用一个或多个操作来减薄器件层1315。有利地，可以基于持续时间或对器件层1315内的图案化特征的暴露敏感的端点信号来终止器件层减薄。例如，在正面处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，器件层1315的背面减薄可以在暴露隔离电介质材料时终止。
非原生材料层可以沉积在器件层1315内的中间层、器件层、和/或特定的器件区域的背面表面之上、和/或一个或多个其他器件结构(例如，正面器件端子接触金属化、间隔体电介质等)之上。从背面暴露(显露)的一种或多种材料可以利用非原生材料层覆盖或利用这种材料来代替。在一些实施例中，如图13F和图14F所示，非原生材料层1320沉积在器件层1315上。非原生材料层1320可以是具有与被去除以显露器件层的背面的材料不同的组成和/或微结构的任何材料。例如，在去除中间层1310以暴露器件层1315的情况下，非原生材料层1320可以是具有与中间层1310不同的成分或微结构的另一半导体。在一些这样的实施例中，其中器件层1315是III-N半导体，非原生材料层1320也可以是在III-N器件区域的被显露的背面表面上再生长的、具有相同或不同成分的III-N半导体。该材料可以从显露的III-N器件区域外延再生长，例如，以具有比所去除的材料更好的晶体质量，和/或在器件层内和/或器件层内的器件区域内引起应变，和/或形成适用于堆叠器件的器件半导体区域的垂直(例如，z-维度)堆叠体。
在器件层1315是III-V半导体的一些其他实施例中，非原生材料层1320也可以是在III-N器件区域的被显露的背面表面上再生长的、具有相同或不同成分的III-V半导体。该材料可以从显露的III-V器件区域外延再生长，例如，以具有比所去除的材料相对更好的晶体质量，和/或在器件层或器件层内的特定器件区域内引起应变，和/或形成适用于堆叠器件的器件半导体区域的垂直堆叠体。
在器件层1315是IV族半导体的一些其他实施例中，非原生材料层1320也可以是在IV族器件区域的被显露的背面表面上再生长的、具有相同或不同成分的IV族半导体。该材料可以从显露的IV族器件区域外延再生长，例如，以具有比所去除的材料相对更好的晶体质量，和/或在器件区域内引起应变，和/或形成适用于堆叠器件的半导体区域的堆叠体。
在一些其他实施例中，非原生材料层1320是电介质材料，例如但不限于SiO、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用于电隔离先前可以在施主衬底401的正面处理期间形成的各种器件结构，例如半导体器件区域。
在一些其他实施例中，非原生材料层1320是导电材料，例如已知适用于接触从背面显露的器件区域的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层1320是适用于接触从背面显露的器件区域(例如，晶体管源极区或漏极区)的金属化。
在一些实施例中，非原生材料层1320是材料堆叠体，例如包括栅极电介质层和栅极电极层两者的FET栅极堆叠体。作为一个示例，非原生材料层1320可以是适用于接触从背面显露的半导体器件区域(例如，晶体管沟道区)的栅极电介质堆叠体。被描述为器件层1315的选项的任何其他材料也可以沉积在器件层1315的背面之上和/或器件层1315内形成的器件区域之上。例如，非原生材料层1320可以是上述氧化物半导体、TMDC或隧穿材料中的任一种，其可以沉积在背面上，例如，从而以递增方式制造垂直堆叠的器件层。
背面晶圆级处理可以以已知适用于正面处理的任何方式继续。例如，可以使用任何已知的光刻和刻蚀技术将非原生材料层1320图案化成有源器件区域、器件隔离区域、器件接触金属化或器件互连。背面晶圆级处理可以进一步制造将不同器件的端子耦合到IC中的一个或多个互连金属化层级。在本文其他地方进一步描述的一些实施例中，可以采用背面处理来将电源总线互连到IC内的各器件端子。
在一些实施例中，背面处理包括键合到第二主衬底。这样的键合可以采用任何层转移工艺来将背面(例如，非原生)材料层接合到另一衬底上。在这样的键合之后，先前的主衬底可以作为牺牲施主而被去除，以重新暴露器件层的正面堆叠体和/或正面。这种实施例可以实现器件层的迭代的侧到侧层压，其中第一器件层用作组件的核心。在图13G和图14G所示的一些实施例中，接合到非原生材料层1320的第二主衬底1340在去除主衬底1302时至少提供机械支撑。
可以采用任何键合(例如但不限于热压键合)将第二主衬底1340接合到非原生材料1320。在一些实施例中，第二主衬底1340的表面层和非原生材料层1320是被热压键合的连续的电介质层(例如，SiO)。在一些其他实施例中，第二主衬底1340的表面层和非原生材料层1320都包括被热压键合的金属层(例如，Au、Pt等)。在其他实施例中，第二主衬底1340的表面层和非原生材料层1320中的至少一个被图案化，包括图案化的金属表面(即，迹线)和周围电介质(例如，隔离)两者，其被热压键合以形成混合(例如金属/氧化物)接合点。对于这样的实施例，在键合工艺期间，第二主衬底1340和图案化的非原生材料层1320中的结构特征是(例如，光学地)对准的。在一些实施例中，非原生材料层1320包括一个或多个导电的背面迹线，其耦合到在器件层1315中制造的晶体管的端子。导电的背面迹线可以例如键合到第二主衬底1340上的金属化。
在已经完成器件层的正面处理之前或之后，器件层的键合可以从器件层的正面和/或背面开始。在器件(例如，晶体管)的正面制造基本上完成之后，可以执行背面键合工艺。替代地，可以在完成器件(例如，晶体管)的正面制造之前执行背面键合工艺，在这种情况下，器件层的正面可以在背面键合工艺之后接收附加的处理。如图13H和图14H中进一步所示的，例如，正面处理包括去除主衬底1302(作为第二施主衬底)以重新暴露器件层1315的正面。此时，施主-主衬底组件1303包括通过非原生材料层1320接合到器件层1315的第二主衬底1340。
本文公开的实施例可以用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域已知的各种电子设备中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个潜在地可以使用本文公开的方法制造。
图15示出了根据本公开的实施例的一种实施方式的计算设备1500。计算设备1500容纳板1502。板1502可以包括多个部件，包括但不限于处理器1504和至少一个通信芯片1506。处理器1504物理和电耦合到板1502。在至少一个实施方式中，至少一个通信芯片1506也物理和电耦合到板1502。在其他实施方式中，通信芯片1506是处理器1504的部分。
取决于其应用，计算设备1500可以包括可以或可以不物理和电耦合到板1502的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能磁盘(DVD)，等等)。
通信芯片1506能够实现用于向和从计算设备1500传送数据的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1506可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置1500可以包括多个通信芯片1506。例如，第一通信芯片1506可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片1506可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。
计算设备1500的处理器1504包括封装在处理器1504内的集成电路芯片。处理器1504的集成电路芯片可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的用于半导体纳米线和纳米带的环绕式接触结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片1506也包括封装在通信芯片1506内的集成电路管芯。通信芯片1506的集成电路管芯可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的用于半导体纳米线和纳米带的环绕式接触结构。
在其他实施方式中，容纳在计算设备1500内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本公开的实施例的实施方式构建的用于半导体纳米线和纳米带的环绕式接触结构。
在各种实施方式中，计算设备1500可以是膝上型计算机、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他实施方式中，计算设备1500可以是处理数据的任何其他电子设备。
图16示出了包括本公开的一个或多个实施例的内插件1600。内插件1600是用于将第一衬底1602桥接到第二衬底1604的中间衬底。第一衬底1602可以是例如集成电路管芯。第二衬底1604可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，内插件1600的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插件1600可以将集成电路管芯耦合到球栅阵列(BGA)1606，该球栅阵列可以随后耦合到第二衬底1604。在一些实施例中，第一和第二衬底1602/1604附接到内插件1600的相对侧。在其他实施例中，第一和第二衬底1602/1604附接到内插件1600的同一侧。并且在其他实施例中，三个或更多个衬底通过内插件1600互连。
内插件1600可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件可以由替代的刚性或柔性材料形成，其可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗以及其他III-V族和IV族材料。
内插件可以包括金属互连1608和过孔1610，包括但不限于穿硅过孔(TSV)1612。内插件1600还可以包括嵌入式器件1614，包括无源和有源器件。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在内插件1600上。根据本公开的实施例，本文所公开的装置或工艺可以用于制造内插件1600或制造包括在内插件1600中的部件。
因此，本公开的实施例包括用于半导体纳米线和纳米带的环绕式接触结构、以及制造用于半导体纳米线和纳米带的环绕式接触结构的方法。
本公开的实施例的所示实施方式的上述描述(包括摘要中所描述的内容)并非旨在是穷举的或将本公开限制于所公开的精确形式。尽管出于说明性目的在本文中描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等价修改。
鉴于以上详细描述，可对本公开做出这些修改。以下权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的特定实施方式。相反，本公开的范围完全由以下权利要求确定，以下权利要求应根据权利要求解释所建立的原则来解释。
示例性实施例1：一种集成电路结构包括位于半导体子鳍状物的第一部分上方的半导体纳米线。栅极结构围绕该半导体纳米线的沟道部分。源极区或漏极区位于栅极结构的第一侧，源极区或漏极区包括位于半导体子鳍状物的第二部分上的外延结构，外延结构具有与半导体子鳍状物的第二部分对准的基本垂直的侧壁。导电接触结构沿半导体子鳍状物的第二部分的侧壁并且沿外延结构的基本垂直的侧壁。
示例性实施例2：根据示例性实施例1的集成电路结构，其中，该外延结构包括远离半导体子鳍状物的第二部分的平坦表面，并且其中，导电接触结构还位于该平坦表面上。
示例性实施例3：根据示例性实施例1的集成电路结构，其中，该外延结构包括在中心点处相遇的一对刻面，并且其中，导电接触结构还位于该对刻面上。
示例性实施例4：根据示例性实施例1、2或3的集成电路结构，还包括沿导电接触结构的侧壁的一对电介质间隔体。
示例性实施例5：根据示例性实施例1、2、3或4的集成电路结构，还包括位于栅极结构的第二侧的第二源极区或漏极区，第二源极区或漏极区包括位于该半导体子鳍状物的第三部分上的第二外延结构，该第二外延结构具有与半导体子鳍状物的第三部分对准的基本垂直的侧壁。第二导电接触结构沿半导体子鳍状物的第三部分的侧壁并且沿第二外延结构的基本垂直的侧壁。
示例性实施例6：根据示例性实施例1、2、3或4的集成电路结构，还包括在栅极结构的第二侧的第二源极区或漏极区，第二源极区或漏极区包括在半导体子鳍状物的第三部分上的第二外延结构，第二外延结构具有横向地延伸超过半导体鳍状物的第三部分的非垂直的侧壁。
示例性实施例7：根据示例性实施例6的集成电路结构，还包括沿第二外延结构和半导体子鳍状物的第三部分的一对电介质间隔体，其中，第二外延结构的非垂直的侧壁的点与该对电介质间隔体接触。
示例性实施例8：根据示例性实施例1、2、3、4、5、6或7的集成电路结构，其中，外延结构包括不同于半导体子鳍状物并且不同于半导体纳米线的半导体材料。
示例性实施例9：根据示例性实施例1、2、3、4、5、6、7或8的集成电路结构，其中，栅极结构包括高k电介质层、以及包括金属的栅极电极。
示例性实施例10：根据示例性实施例1、2、3、4、5、6、7、8或9的集成电路结构，还包括位于该半导体子鳍状物的第二部分的与外延结构相对的表面上的电介质插塞。
示例性实施例11：根据示例性实施例10的集成电路结构，其中，该导电接触结构还沿电介质插塞的侧壁。
示例性实施例12：一种集成电路结构包括位于半导体子鳍状物的第一部分上方的半导体纳米线。栅极结构围绕半导体纳米线的沟道部分。源极区或漏极区位于该栅极结构的第一侧，源极区或漏极区包括位于电介质插塞上的半导体子鳍状物的第二部分。导电接触结构沿半导体子鳍状物的第二部分的侧壁并且沿电介质插塞的侧壁。一对电介质间隔体沿导电接触结构的侧壁。
示例性实施例13：根据示例性实施例12的集成电路结构，还包括位于栅极结构的第二侧的第二源极区或漏极区，第二源极区或漏极区包括位于第二电介质插塞上的半导体子鳍状物的第三部分。第二导电接触结构沿半导体子鳍状物的第三部分的侧壁并且沿第二电介质插塞的侧壁。
示例性实施例14：根据示例性实施例12的集成电路结构，其中，栅极结构包括高k电介质层、以及包括金属的栅极电极。
示例性实施例15：一种制造集成电路结构的方法，包括在半导体子鳍状物的第一部分上方形成半导体纳米线。该方法还包括围绕半导体纳米线的沟道部分形成栅极结构。该方法还包括在栅极结构的第一侧形成源极区或漏极区，该源极区或漏极区包括位于半导体子鳍状物的第二部分上的外延结构，该外延结构具有与半导体子鳍状物的第二部分对准的基本垂直的侧壁。该方法还包括沿半导体子鳍状物的第二部分的侧壁并且沿外延结构的基本垂直的侧壁形成导电接触结构。
示例性实施例16：根据示例性实施例15的方法，还包括沿导电接触结构的侧壁形成一对电介质间隔体。
示例性实施例17：根据示例性实施例15或16的方法，还包括在栅极结构的第二侧形成第二源极区或漏极区，第二源极区或漏极区包括在半导体子鳍状物的第三部分上的第二外延结构，该第二外延结构具有与半导体子鳍状物的第三部分对准的基本垂直的侧壁。该方法还包括沿半导体子鳍状物的第三部分的侧壁以及沿第二外延结构的基本垂直的侧壁形成第二导电接触结构。
示例性实施例18：根据示例性实施例15或16的方法，还包括在栅极结构的第二侧形成第二源极区或漏极区，第二源极区或漏极区包括在半导体子鳍状物的第三部分上的第二外延结构，该第二外延结构具有横向地延伸超过半导体子鳍状物的第三部分的非垂直的侧壁。
示例性实施例19：根据示例性实施例18的方法，还包括沿第二外延结构和半导体子鳍状物的第三部分形成一对电介质间隔体，其中，第二外延结构的非垂直的侧壁的点与该对电介质间隔体接触。
示例性实施例20：根据示例性实施例15、16、17、18或19的方法，其中，外延结构包括不同于半导体子鳍状物并且不同于半导体纳米线的半导体材料。
示例性实施例21：根据示例性实施例15、16、17、18、19或20的方法，其中，栅极结构包括高k电介质层、以及包括金属的栅极电极。
示例性实施例22：根据示例性实施例15、16、17、18、19、20或21的方法，还包括在半导体子鳍状物的第二部分的与外延结构相对的表面上形成电介质插塞。
示例性实施例23：根据示例性实施例22的方法，其中，还沿电介质插塞的侧壁形成导电接触结构。

Claims (23)

1.一种集成电路结构，包括：
位于半导体子鳍状物的第一部分上方的半导体纳米线；
围绕所述半导体纳米线的沟道部分的栅极结构；
位于所述栅极结构的第一侧的源极区或漏极区，所述源极区或漏极区包括位于所述半导体子鳍状物的第二部分上的外延结构，所述外延结构具有与所述半导体子鳍状物的所述第二部分对准的基本垂直的侧壁；以及
导电接触结构，其沿所述半导体子鳍状物的所述第二部分的侧壁并且沿所述外延结构的所述基本垂直的侧壁。
2.根据权利要求1所述的集成电路结构，其中，所述外延结构包括远离所述半导体子鳍状物的所述第二部分的平坦表面，并且其中，所述导电接触结构还位于所述平坦表面上。
3.根据权利要求1所述的集成电路结构，其中，所述外延结构包括在中心点处相遇的一对刻面，并且其中，所述导电接触结构还位于所述一对刻面上。
4.根据权利要求1、2或3所述的集成电路结构，还包括：
沿所述导电接触结构的侧壁的一对电介质间隔体。
5.根据权利要求1、2或3所述的集成电路结构，还包括：
位于所述栅极结构的第二侧的第二源极区或漏极区，所述第二源极区或漏极区包括位于所述半导体子鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体子鳍状物的所述第三部分对准的基本垂直的侧壁；以及
第二导电接触结构，其沿所述半导体子鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的所述基本垂直的侧壁。
6.根据权利要求1、2或3所述的集成电路结构，还包括：
位于所述栅极结构的第二侧的第二源极区或漏极区，所述第二源极区或漏极区包括位于所述半导体子鳍状物的第三部分上的第二外延结构，所述第二外延结构具有横向地延伸超过所述半导体鳍状物的所述第三部分的非垂直的侧壁。
7.根据权利要求6所述的集成电路结构，还包括：
一对电介质间隔体，其沿所述第二外延结构和所述半导体子鳍状物的所述第三部分，其中，所述第二外延结构的所述非垂直的侧壁的点与所述一对电介质间隔体接触。
8.根据权利要求1、2或3所述的集成电路结构，其中，所述外延结构包括不同于所述半导体子鳍状物并且不同于所述半导体纳米线的半导体材料。
9.根据权利要求1、2或3所述的集成电路结构，其中，所述栅极结构包括高k电介质层、以及包括金属的栅极电极。
10.根据权利要求1、2或3所述的集成电路结构，还包括：
电介质插塞，其位于所述半导体子鳍状物的所述第二部分的与所述外延结构相对的表面上。
11.根据权利要求10所述的集成电路结构，其中，所述导电接触结构还沿所述电介质插塞的侧壁。
12.一种集成电路结构，包括：
位于半导体子鳍状物的第一部分上方的半导体纳米线；
围绕所述半导体纳米线的沟道部分的栅极结构；
位于所述栅极结构的第一侧的源极区或漏极区，所述源极区或漏极区包括位于电介质插塞上的所述半导体子鳍状物的第二部分；
导电接触结构，其沿所述半导体子鳍状物的所述第二部分的侧壁并且沿所述电介质插塞的侧壁；以及
一对电介质间隔体，沿所述导电接触结构的侧壁。
13.根据权利要求12所述的集成电路结构，还包括：
位于所述栅极结构的第二侧的第二源极区或漏极区，所述第二源极区或漏极区包括位于第二电介质插塞上的所述半导体子鳍状物的第三部分；以及
第二导电接触结构，其沿所述半导体子鳍状物的所述第三部分的侧壁并且沿所述第二电介质插塞的侧壁。
14.根据权利要求12或13所述的集成电路结构，其中，所述栅极结构包括高k电介质层、以及包括金属的栅极电极。
15.一种制造集成电路结构的方法，包括：
在半导体子鳍状物的第一部分上方形成半导体纳米线；
围绕所述半导体纳米线的沟道部分形成栅极结构；
在所述栅极结构的第一侧形成源极区或漏极区，所述源极区或漏极区包括在所述半导体子鳍状物的第二部分上的外延结构，所述外延结构具有与所述半导体子鳍状物的所述第二部分对准的基本垂直的侧壁；以及
沿所述半导体子鳍状物的所述第二部分的侧壁并且沿所述外延结构的所述基本垂直的侧壁形成导电接触结构。
16.根据权利要求15所述的方法，还包括：
沿所述导电接触结构的侧壁形成一对电介质间隔体。
17.根据权利要求15或16所述的方法，还包括：
在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括位于所述半导体子鳍状物的第三部分上的第二外延结构，所述第二外延结构具有与所述半导体子鳍状物的所述第三部分对准的基本垂直的侧壁；以及
沿所述半导体子鳍状物的所述第三部分的侧壁并且沿所述第二外延结构的所述基本垂直的侧壁形成第二导电接触结构。
18.根据权利要求15或16所述的方法，还包括：
在所述栅极结构的第二侧形成第二源极区或漏极区，所述第二源极区或漏极区包括位于所述半导体子鳍状物的第三部分上的第二外延结构，所述第二外延结构具有横向地延伸超过所述半导体子鳍状物的所述第三部分的非垂直的侧壁。
19.根据权利要求18所述的方法，还包括：
沿所述第二外延结构和所述半导体子鳍状物的所述第三部分形成一对电介质间隔体，其中，所述第二外延结构的所述非垂直的侧壁的点与所述一对电介质间隔体接触。
20.根据权利要求15或16所述的方法，其中，所述外延结构包括不同于所述半导体子鳍状物并且不同于所述半导体纳米线的半导体材料。
21.根据权利要求15或16所述的方法，其中，所述栅极结构包括高k电介质层、以及包括金属的栅极电极。
22.根据权利要求15或16所述的方法，还包括：
在所述半导体子鳍状物的所述第二部分的与所述外延结构相对的表面上形成电介质插塞。
23.根据权利要求22所述的方法，其中，还沿所述电介质插塞的侧壁形成所述导电接触结构。
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