CN114664814A - 无衬底静电放电（esd）集成电路结构 - Google Patents

无衬底静电放电（esd）集成电路结构 Download PDF

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Abstract

描述了无衬底静电放电(ESD)集成电路结构和制造无衬底静电放电(ESD)集成电路结构的方法。例如，无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物。N型区域处于第一和第二鳍状物中。P型区域处于半导体基座中。P/N结处于N型区域和P型区域之间，P/N结处于半导体基座上或中。

Description

无衬底静电放电(ESD)集成电路结构
技术领域
本公开的实施例属于集成电路结构和处理领域，并且更具体地是无衬底静电放电(ESD)集成电路结构，以及制造无衬底静电放电(ESD)集成电路结构的方法。
背景技术
在过去的几十年中，集成电路中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上集成增大数量的存储器或逻辑装置，从而允许制造具有增大容量的产品。然而，对越来越大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
在集成电路装置的制造中，随着装置尺寸继续缩放，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些实例中，由于体硅衬底的成本较低，并且能够实现不太复杂的三栅极制造工艺，因而体硅衬底是优选的。在另一方面，随着微电子装置尺寸缩放到10纳米(nm)节点以下，维持迁移率改进和短沟道控制为装置制造提供了挑战。
然而，缩放多栅极晶体管和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束变得势不可挡。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在折衷。
附图说明
图1A示出了基于衬底的STI二极管架构的截面图。
图1B示出了无衬底横向二极管架构的截面图。
图1C示出了根据本公开的实施例的无衬底二极管架构的截面图。
图1D示出了根据本公开的实施例的包括基座的无衬底二极管架构的截面图。
图2A-2D示出了表示根据本公开的实施例的制造包括基座的无衬底二极管架构的方法中的各种操作的截面图。
图3示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
图4A-4H示出了根据一些实施例的用双侧装置处理方法处理的衬底的平面图。
图5A-5H示出了根据一些实施例的用双侧装置处理方法处理的衬底的截面图。
图6示出了根据本公开的实施例的用于非端盖架构的穿过纳米线和鳍状物截取的截面图。
图7示出了根据本公开的实施例的用于自对准栅极端盖(SAGE)架构的穿过纳米线和鳍状物截取的截面图。
图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开的实施例的图8A的基于纳米线的集成电路结构的沿a-a’轴截取的截面源极或漏极视图。
图8C示出了根据本公开的实施例的图8A的基于纳米线的集成电路结构的沿b-b’轴截取的截面沟道视图。
图9示出了根据本公开的实施例的一种实施方式的计算装置。
图10示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了无衬底静电放电(ESD)集成电路结构和制造无衬底静电放电(ESD)集成电路结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料制度，以提供对本公开的实施例的透彻理解。对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示并且不一定是按比例绘制的。
在以下描述中也可以仅出于参考目的而使用某些术语，并且因此这些术语不旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语是指图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”的术语描述了部件的各部分在一致但任意的参照系内的取向和/或位置，参考描述正在讨论的部件的文本和相关联的图来使所述取向和/或位置清楚。这种术语可以包括上文具体提及的词、其派生词以及类似含义的词。
本文描述的实施例可以针对前端制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中对个体装置(例如晶体管、电容器、电阻器等)进行图案化。FEOL通常涵盖直到(但不包括)金属互连层沉积的所有操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶片。
本文描述的实施例可以涉及后端制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中个体装置(例如晶体管、电容器、电阻器等)与晶片上的布线(例如一个或多个金属化层)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合位点。在制造阶段的BEOL部分，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加多于10个金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，虽然可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
本文描述的一个或多个实施例涉及采用无衬底技术制造二极管的方法，所述无衬底技术例如是用于实现背面金属互连的技术。可以实施本文所述的实施例以制造静电放电(ESD)二极管、热传感器等。一个或多个实施例可以涉及用于使用鳍状物外形工程采用无衬底技术来增强ESD二极管的载流能力的方法。
为了提供上下文，形成二极管装置的传统方法依赖于厚硅(Si)衬底中的互扩散阱设计。当去除Si衬底以便于背面金属互连时，这种设计可能会失败。根据本公开的一个或多个实施例，描述了采用无衬底背面互连技术实现二极管的方法。从传统的浅沟槽隔离(STI)二极管转变到无衬底技术中的横向二极管，基于硅数据，反向偏置二极管泄漏可以增加1000倍。现有技术STI二极管中在阳极到阴极之间的电流传导路径是通过衬底在STI下方进行的。在横向二极管中，阳极和阴极之间的传导路径是通过栅极下方的沟道进行的，并且泄漏的主要贡献是关断状态的亚阈值电流。
为了提供进一步的上下文，采用无衬底技术(例如，MOBS)形成二极管的现有技术解决方案可能遇到一个基本问题，即在去除Si衬底后，所得的Si主体很薄，这会降低二极管的载流能力。在这种情况下，需要将鳍状物高度制作得更高以增加Si主体，这可能导致鳍状物稳定性问题。
根据本公开的一个或多个实施例，鳍状物轮廓工程用于在用于形成ESD二极管结构的Si(或其他半导体)鳍状物的基部处生成“Si基座”或其他半导体基座。基座特征可以通过在逻辑与ESD二极管区域中选择性注入或集成不同材料来形成。在任一情况下，ESD二极管区域中的材料的蚀刻速率被设计为比逻辑区域中的蚀刻速率慢，这导致基座特征的形成。基座特征增加了二极管的载流能力，而无需更高的鳍状物高度。
作为比较示例，图1A示出了基于衬底的STI二极管架构的截面图。参考图1A，集成电路结构100包括衬底102上的鳍状物108，例如硅衬底上的硅鳍状物。衬底102包括P掺杂的衬底部分104和NWELL衬底部分106。鳍状物108可以包括NWELL掺杂。鳍状物108的高度被示为110。多个栅极结构112包括栅极部分112B上的栅极盖112A。诸如硼掺杂的硅或硼掺杂的硅锗结构的P型外延(Epi)结构116处于多个栅极结构112中的相邻栅极结构之间。多个栅极结构114包括栅极部分114B上的栅极盖114A。诸如磷掺杂的硅结构的N型外延(Epi)结构118处于多个栅极结构114中的相邻栅极结构之间。二极管120包括P型外延(Epi)结构116之一和N型外延(Epi)结构118之一，具有穿过衬底102的通路。
作为示例性横向二极管架构，图1B示出了根据本公开的另一个实施例的无衬底横向二极管架构的截面图。参考图1B，集成电路结构130包括鳍状物132，例如硅鳍状物。鳍状物132可以包括在P扩散鳍状物中的N扩散区域134。多个栅极结构136包括栅极部分136B上的栅极盖136A。诸如硼掺杂的硅或硼掺杂的硅锗结构的P型外延(Epi)结构138和诸如磷掺杂的硅结构的N型外延(Epi)结构140处于多个栅极结构136中的选择的栅极结构之间。可以分别在P型外延(Epi)结构138和N型外延(Epi)结构140上形成接触部142和144。二极管包括P型外延(Epi)结构138之一和N型外延(Epi)结构140之一，具有穿过鳍状物132的通路。在一个实施例中，由于该通路不需要体衬底，所以二极管在无衬底架构上起作用，例如，其中体衬底已被从鳍状物132去除。
作为没有基座的二极管的示例，图1C示出了根据本公开的实施例的无衬底二极管架构的截面图。
参考图1C，集成电路结构150包括鳍状物152。每个鳍状物152具有下部P型部分154和上部N型部分156。集成电路结构150还可以包括在鳍状物152上的N型外延结构158，以及在N型外延结构158上的导电接触结构160。如图所示，鳍状物152可以包括在电介质层162中。应当理解，由于体衬底已经被去除，并且由于集成电路结构150的P/N结在鳍状物152中，因此由该结构制造的ESD二极管可以表现出相对降低的载流能力，因为载流能力局限于鳍状物152。
与图1C的结构相比，作为具有基座的二极管的示例，图1D示出了根据本公开的实施例的包括基座的无衬底二极管架构的截面图。
参考图1D，无衬底集成电路结构170包括从半导体基座174突出的第一和第二鳍状物172。N型区域176在第一和第二鳍状物172中。P型区域在半导体基座174中。P/N结在N型区域176和P型区域之间。在一个实施例中，如图所示，P/N结在半导体基座174上。在另一个未描绘的实施例中，N型区域176部分地延伸到半导体基座174中，并且P/N结在半导体基座174中。在实施例中，第一和第二鳍状物172以及半导体基座174形成二极管。在一个这样的实施例中，二极管具有穿过半导体基座174的通路。
在实施例中，无衬底集成电路结构170还包括在第一鳍状物(左172)上的第一N型外延结构(左178)和在第二鳍状物(右172)上的第二N型外延结构(右178)。在实施例中，无衬底集成电路结构170还包括在第一N型外延结构(左178)和第二N型外延结构(右178)上的导电接触结构180。如图所示，鳍状物172可以包括在电介质层182中。
再次参考图1D，在实施例中，鳍状物172和基座174完全由相同的半导体材料制成。在另一实施例中，例如，作为制造工艺的人工制品，鳍状物172的上部部分由与鳍状物172的下部部分和半导体基座174的半导体材料不同的半导体材料构成。在一个实施例中，鳍状物172的上部部分由硅锗构成，并且鳍状物172的下部部分和半导体基座174由硅构成。在一个实施例中，鳍状物172的上部部分由硅构成，并且鳍状物172的下部部分和半导体基座174由硅锗构成。
作为用于制造用于二极管的基座的示例性处理方案，图2A-2D示出了表示根据本公开的实施例的在制造包括基座的无衬底二极管架构的方法中的各种操作的截面图。
参考图2A，起始结构200包括用于制造逻辑晶体管的区域202和用于制造ESD二极管的区域204。诸如硅衬底或硅锗虚拟衬底的半导体衬底206具有限定在其中的区域208。在一个实施例中，区域208是蚀刻出来的区域。在另一个实施例中，区域208是掺杂区域，例如硼掺杂区域。
参考图2B，在区域208中形成蚀刻差别结构210。在一个实施例中，区域208是蚀刻出来的区域，并且蚀刻差别结构210是不同于半导体衬底206的半导体材料。例如，在特定的这种实施例中，半导体衬底206是硅衬底，并且蚀刻差别结构210由硅锗构成。在另一个特定的这种实施例中，半导体衬底206是硅锗虚拟衬底，并且蚀刻差别结构210由硅构成。在另一个实施例中，例如在退火之后，区域208是掺杂区域，并且蚀刻差别结构210是激活的掺杂区域。
参考图2C，图2B的结构被蚀刻(例如，使用掩模和光刻工艺)以形成图案化的衬底206A，以在区域202中形成同质鳍状物212，并且在区域204中形成异质鳍状物218。异质鳍状物218包括与鳍状物212具有相同半导体材料的下部鳍状物部分220和与蚀刻差别结构210具有相同半导体材料的上部鳍状物部分222。在实施例中，蚀刻差别结构210减慢了区域204中的相对蚀刻速率，留下未蚀刻的基座216。异质鳍状物218和基座216一起形成结构214。
参考图2D，为了形成无衬底结构以用于例如背面接触部接入，去除图案化的衬底206A以形成结构250。在一个实施例中，通过下面更详细地描述的柱背面抛光工艺来去除图案化的衬底206A。结构214保留基座216，并且可以用于制造诸如上文结合图1D所述的二极管结构。
应当理解，如本公开中通篇所使用的，本文描述的无衬底二极管的基座、下部鳍状物部分和/或上部鳍状物部分可以是硅基座、下部硅鳍状物部分和/或上部硅鳍状物部分。如通篇所使用的，硅层可以用于描述由非常大量(如果不是全部)硅构成的硅材料。然而，应当理解，实际上，100％纯Si可能难以形成，并且因此可能包括极少百分比的碳、锗或锡。这种杂质可能在Si沉积期间作为不可避免的杂质或成分被包括在内，或者可能在沉积后的处理期间在扩散时“污染”Si。因此，本文描述的针对硅层的实施例可以包括包含相对少量(例如“杂质”水平)的非Si原子或物质(例如Ge、C或Sn)的硅层。应当理解，如本文所述的硅层可以是未掺杂的或者可以掺杂有诸如硼、磷或砷的掺杂剂原子。
应当理解，如本公开中通篇所使用的，本文描述的无衬底二极管的基座、下部鳍状物部分和/或上部鳍状物部分可以是硅锗基座、下部硅锗鳍状物部分和/或上部硅锗鳍状物部分。如通篇所使用的，硅锗层可以用于描述由硅和锗两者的主要部分(例如两者的至少5％)构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当理解，实际上，100％纯硅锗(通常称为SiGe)可能难以形成，并且因此可能包括极少百分比的碳或锡。这种杂质可能在SiGe沉积期间作为不可避免的杂质或成分被包括在内，或者可能在沉积后的处理期间在扩散时“污染”SiGe。因此，本文描述的针对硅锗层的实施例可以包括包含相对少量(例如“杂质”水平)的非Ge和非Si原子或物质(例如碳或锡)的硅锗层。应当理解，如本文所述的硅锗层可以是未掺杂的或者可以掺杂有诸如硼、磷或砷的掺杂剂原子。
应当理解，上文结合图1D和图2D描述的二极管结构可以与其他无衬底集成电路结构共同集成。作为无衬底装置的示例，图3示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
参考图3，半导体结构或装置300包括在沟槽隔离区域306内的非平面有源区域(例如，包括突出鳍状物304和子鳍状物区域305的鳍状物结构)。在实施例中，代替实心的鳍状物，非平面有源区域在子鳍状物区域305上方被分成纳米线(例如纳米线304A和304B)，如虚线所表示的。在任一情况下，为了便于描述非平面集成电路结构300，非平面有源区域304在下文被称为突出鳍状物部分。应当理解，在一个实施例中，没有耦合到子鳍状物区域305的体衬底。
栅极线308设置在非平面有源区域的突出部分304(如果适用，包括周围的纳米线304A和304B)之上以及沟槽隔离区域306的一部分之上。如图所示，栅极线308包括栅电极350和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质盖层354。从这个角度还可以看到栅极接触部314和上覆的栅极接触过孔316，以及上覆的金属互连360，所有这些都设置在层间电介质堆叠体或层370中。同样从图3的角度看出，在一个实施例中，栅极接触部314设置在沟槽隔离区域306之上，但不在非平面有源区域之上。
在实施例中，半导体结构或装置300是非平面装置，例如但不限于fin-FET装置、三栅极装置、纳米带装置或纳米线装置。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维主体中。在一个这样的实施例中，栅极线308的栅电极堆叠体至少围绕三维主体的顶表面和一对侧壁。
还如图3所示，在实施例中，在突出鳍状物部分304和子鳍状物区域305之间存在界面380。界面380可以是掺杂的子鳍状物区域305和轻掺杂或未掺杂的上部鳍状物部分304之间的过渡区域。在一个这样的实施例中，每个鳍状物大约10纳米宽或更小，并且从在子鳍状物位置处的相邻固态掺杂层供应子鳍状物掺杂剂。在特定的这样的实施例中，每个鳍状物小于10纳米宽。在另一个实施例中，子鳍状物区域是电介质材料，其通过经由湿法或干法蚀刻使鳍状物凹陷，并且用共形或可流动的电介质填充凹陷的腔体而形成。
尽管未在图3中描绘，但应理解，突出鳍状物部分304的源极或漏极区域或与突出鳍状物部分304相邻的源极或漏极区域处于栅极线308的任一侧上，即进入和离开页面。在一个实施例中，源极或漏极区域是突出鳍状物部分304的原始材料的掺杂部分。在另一实施例中，将突出鳍状物部分304的材料去除并且例如通过外延沉积替换为另一种半导体材料，以形成分立的外延小块或非分立的外延结构。在任一实施例中，源极或漏极区域可以延伸到沟槽隔离区域306的电介质层的高度下方，即延伸到子鳍状物区域305中。根据本公开的实施例，更重掺杂的子鳍状物区域，即在界面380下方的鳍状物的掺杂部分，抑制了通过体半导体鳍状物的该部分的源极到漏极泄漏。
再次参考图3，在实施例中，鳍状物304/305(以及可能的纳米线304A和304B)由掺杂有诸如但不限于磷、砷、硼或其组合的电荷载流子的晶体硅、硅/锗或锗层构成。在一个实施例中，硅原子的浓度大于93％。在另一个实施例中，鳍状物304/305由III-V族材料构成，所述III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。沟槽隔离区域306可以由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料构成。
栅极线308可以由栅电极堆叠体构成，栅电极堆叠体包括栅极电介质层352和栅电极层350。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底鳍状物304的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实施方式中，栅极电介质的一部分是“U”形结构，其包括大体上平行于衬底表面的底部部分和大体上垂直于衬底顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。取决于晶体管将是PMOS晶体管还是NMOS晶体管，栅电极层可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅电极层可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成功函数介于约4.9eV和约5.2eV之间的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成功函数介于约3.9eV和约4.2eV之间的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构组成，该“U”形结构包括大体上平行于衬底表面的底部部分和大体上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是大体上平行于衬底的顶表面的平面层并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层组成。
与栅电极堆叠体相关联的间隔体可以由适合于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离或有助于将永久栅极结构与相邻导电接触部(例如自对准接触部)隔离的材料构成。例如，在一个实施例中，间隔体由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料构成。
栅极接触部314和上覆的栅极接触过孔316可以由导电材料构成。在实施例中，接触部或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。
在实施例(虽然未示出)中，形成与现有栅极图案308基本上完美对准的接触图案，同时消除了使用具有极严格的配准预算的光刻步骤。在一个这样的实施例中，自对准方法使得能够使用固有高选择性湿法蚀刻(例如，相对于常规实施的干法蚀刻或等离子体蚀刻)来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如常规方法中所使用的用于生成接触图案的另外的关键光刻操作的需要。在实施例中，沟槽接触网格不是单独图案化的，而是形成在多晶(栅极)线之间。例如，在一个这样的实施例中，在栅极栅格图案化之后、但在栅极栅格切割之前形成沟槽接触网格。
在实施例中，提供结构300包含通过替换栅极工艺制造栅极堆叠体结构308。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料并替换为永久栅电极材料。在一个这样的实施例中，在该工艺中还形成了永久栅极电介质层，这与从早期工艺进行的相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并利用包括使用SF6的干法蚀刻工艺来去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并利用包括使用NH4OH水溶液或四甲基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅构成，并用包括磷酸水溶液的湿法蚀刻来去除。
再次参考图3，半导体结构或装置300的布置将栅极接触部置于隔离区域之上。这种布置可以被视为对布局空间的低效使用。然而，在另一个实施例中，半导体装置具有接触结构，该接触结构接触形成在有源区域之上(例如，子鳍状物305之上)以及与沟槽接触过孔在同一层中的栅电极的部分。
应当理解，并不需要实践上述工艺的所有方面才落入本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠体的有源部分之上制造栅极接触部之前，不需要形成虚设栅极。上述栅堆叠体实际上可以是最初形成的永久栅极堆叠体。此外，本文所述的工艺可以用于制造一个或多个半导体装置。半导体装置可以是晶体管或类似装置。例如，在实施例中，半导体装置是用于逻辑单元或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。此外，在实施例中，半导体装置具有三维架构，例如三栅极装置、独立接入的双栅极装置或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点处制造半导体装置可能特别有用。
在实施例中，如本说明书通篇所使用的，层间电介质(ILD)材料由电介质或绝缘材料层构成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料、及其组合。层间电介质材料可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术形成，或通过其他沉积方法形成。
在实施例中，如本说明书通篇所使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜线和结构，在铜和周围ILD材料之间可以包括或可以不包括阻挡层。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层、或者可以由若干层形成，包括导电衬层和填充层。例如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺可以用来形成互连线。在实施例中，互连线由导电材料构成，所述导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或简称为互连。
在实施例中，同样如本说明书通篇所使用的，硬掩模材料、盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同区域中使用不同的硬掩模、盖或插塞材料，以便提供相对于彼此以及相对于下面的电介质和金属层不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、盖层或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或这两者，或它们的组合。其他合适的材料可以包括基于碳的材料。取决于特定实施方式，可以使用本领域中已知的其他硬掩模、盖或插塞层。硬掩模、盖或插塞层可以通过CVD、PVD或通过其他沉积方法来形成。
在实施例中，同样如本说明书通篇所使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂覆(ARC)层和光刻胶层构成的三层掩模。在特定的这种实施例中，形貌掩模部分是碳硬掩模(CHM)层并且抗反射涂覆层是硅ARC层。
在另一方面，本文描述的集成电路结构可以使用正面结构的背面显露的制造方法来制造。在一些示例性实施例中，晶体管或其他装置结构的背面的显露需要晶片级背面处理。与常规的TSV型技术相比，如本文所述的晶体管的背面的显露可以在装置单元的密度下执行，并且甚至在装置的子区域内执行。此外，可以执行晶体管的背面的这种显露，以在正面装置处理期间去除在其上设置装置层的施主衬底的大体上全部。因此，在晶体管的背面的显露之后装置单元中的半导体的厚度可能只有几十或几百纳米的情况下，微米深的TSV变得不必要。
本文描述的显露技术可以实现从“自底向上”装置制造到“中心向外”制造的范式转变，其中“中心”是在正面制造中采用的任何层，其从背面显露，并且再次用于背面制造。当主要依赖于正面处理时，装置结构的正面和显露的背面的处理可以解决与制造3D IC相关联的许多挑战。
例如，可以采用晶体管的背面显露的方法来去除施主-受主衬底组件的载体层和居间层的至少一部分，例如如图4A-4H和图5A-5H所示，如下所述。工艺流程从施主-受主衬底组件的输入开始。施主-受主衬底中的载体层的厚度被抛光(例如，CMP)和/或用湿法或干法(例如，等离子体)蚀刻工艺蚀刻。可以采用已知适合于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知适合于减薄半导体的CMP浆料。同样，也可以采用已知适合于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述之前，沿着大体上平行于居间层的断裂平面劈开载体层。劈开或断裂工艺可以用于将载体层的大部分作为大块体去除，以减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶片级断裂的任何均厚注入来劈开100-700μm。在一些示例性实施例中，轻元素(例如，H、He或Li)被注入到载体层内期望有断裂平面的地方的均匀目标深度。在这样的劈开工艺之后，然后可以抛光或蚀刻载体层的留在施主-受主衬底组件中的厚度以完成去除。替代地，在载体层没有断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
接着，检测居间层的曝光。检测用于识别当施主衬底的背面表面已经前进到接近装置层时的点。可以实践已知适用于检测用于载体层和居间层的材料之间的转变的任何端点检测技术。在一些实施例中，一个或多个端点标准基于在执行抛光或蚀刻期间检测施主衬底的背面表面的光吸收或发射的改变。在一些其他实施例中，端点标准与施主衬底背面表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层和居间层的不同成分的函数而改变。在其他实施例中，端点标准与抛光或蚀刻施主衬底的背面表面的副产物中的物质的质量的改变相关联。例如，处理的副产物可以通过四极质谱分析器来采样，并且物质质量的改变可以与载体层和居间层的不同成分相关。在另一个示例性实施例中，端点标准与以下两个表面之间的摩擦的改变相关联：施主衬底的背面表面和与施主衬底的背面表面接触的抛光表面。
可以增强居间层的检测，其中去除工艺相对于居间层对载体层是选择性的，因为载体层和居间层之间的蚀刻速率增量可以减轻载体去除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率去除居间层，则甚至可以跳过检测。如果不采用端点标准，如果居间层的厚度足以实现蚀刻的选择性，则预定的固定持续时间的研磨、抛光和/或蚀刻操作可以停止在居间层材料上。在一些示例中，载体蚀刻速率:居间层蚀刻速率为3:1-10:1或更高。
在暴露居间层时，可以去除居间层的至少一部分。例如，可以去除居间层的一个或多个部件层。例如，可以通过抛光均匀地去除居间层的厚度。替代地，居间层的厚度可以用掩模蚀刻或均厚蚀刻工艺来去除。该工艺可以采用与用于减薄载体的抛光或蚀刻工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻停止的情况下，后一种操作可以采用不同的抛光或蚀刻工艺，其有利于去除居间层而不是去除装置层。在要去除小于几百纳米的居间层厚度的情况下，去除工艺可能相对较慢，针对整个晶片的均匀性进行了优化，并且比用于去除载体层的工艺受到更精确的控制。所采用的CMP工艺可以例如采用在围绕装置层并嵌入在居间层内的半导体(例如，硅)和电介质材料(例如，SiO)(例如，作为相邻装置区域之间的电隔离)之间提供非常高的选择性(例如，100:1-300:1，或更高)的浆料。
对于通过完全去除居间层来显露装置层的实施例，背面处理可以在装置层的暴露的背面上或其中的特定装置区域上开始。在一些实施例中，背面装置层处理包括穿过设置在居间层和先前在装置层中制造的装置区域(例如源极或漏极区域)之间的装置层的厚度进行的进一步的抛光或湿法/干法蚀刻。
在用湿法和/或等离子体蚀刻使载体层、居间层或装置层背面凹陷的一些实施例中，这样的蚀刻可以是向装置层背面表面中赋予显著的非平面性或形貌的图案化蚀刻或材料选择性蚀刻。如下文进一步描述的，图案化可以在装置单元内(即，“单元内”图案化)或可以跨装置单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，居间层的至少部分厚度被用作用于背面装置层图案化的硬掩模。因此，掩模蚀刻工艺可以以对应的掩模装置层蚀刻为开始。
上述处理方案可以得到一种施主-受主衬底组件，其包括具有居间层的背面、装置层的背面和/或装置层内的一个或多个半导体区域的背面、和/或显露的正面金属化的IC装置。然后可以在下游处理期间对这些显露区域中的任一个执行附加的背面处理。
根据本公开的一个或多个实施例，为了实现对分隔的源极或漏极接触结构的背面接入，可以在晶片级实践双侧装置处理方案。在一些示例性实施例中，可以处理大外形的衬底(例如，300或450mm直径)晶片。在示例性处理方案中，提供包括装置层的施主衬底。在一些实施例中，装置层是IC装置采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)的晶体管装置中，沟道半导体由半导体装置层形成。作为另一示例，对于诸如光电二极管的光学装置，漂移和/或增益半导体由装置层形成。装置层也可以用于具有IC装置的无源结构中。例如，光波导可以采用从装置层图案化的半导体。
在一些实施例中，施主衬底包括材料层的堆叠体。这样的材料堆叠体可以便于包括装置层但缺少施主衬底的其他层的IC装置阶层的后续形成。在示例性实施例中，施主衬底包括通过一个或多个居间材料层与装置层分开的载体层。载体层用于在装置层的正面处理期间提供机械支撑。载体还可以为半导体装置层中的晶性提供基础。(多个)居间层可以便于载体层的去除和/或装置层背面的显露。
然后执行正面制造操作以形成包括装置层中的一个或多个区域的装置结构。可以采用任何已知的正面处理技术来形成任何已知的IC装置，并且在本文别处进一步描述了示例性实施例。然后将施主衬底的正面结合到受主衬底以形成装置-受主组件。受主衬底用于在装置层的背面处理期间提供正面机械支撑。受主衬底还可能需要与制造在施主衬底上的IC装置互连的集成电路。对于这样的实施例，受主和施主衬底的结合可能还需要通过混合(电介质/金属)接合来形成3D互连结构。可以采用任何已知的受主衬底和晶片级结合技术。
工艺流程继续进行，其中通过去除载体层的至少一部分来显露装置阶层的背面。在一些其他实施例中，在显露操作期间也可以去除沉积在装置层之上的任何居间层和/或正面材料的部分。如本文其他地方在一些示例性实施例的上下文中所描述的，(多个)居间层可以便于装置阶层背面的高度均匀的暴露，以例如充当在晶片级背面显露工艺中采用的蚀刻标记或蚀刻停止部中的一个或多个。从背面暴露的装置阶层表面被处理以形成双侧装置阶层。然后可以用一种或多种非原生材料替换与装置区域界面接合的原生材料，例如施主衬底的那些材料中的任一种。例如，半导体装置层或居间层的一部分可以被替换为一种或多种其他半导体、金属或电介质材料。在一些其他实施例中，也可以替换在显露操作期间去除的正面材料的部分。例如，在正面装置制造期间形成的电介质间隔体、栅极堆叠体或接触金属化的一部分可以被替换为在正面装置的背面逆向处理(deprocessing)/再处理期间的一种或多种其他半导体、金属或电介质材料。在其他实施例中，第二装置阶层或金属内插器接合到显露的背面。
上述工艺流程提供了装置阶层-受主衬底组件。然后可以进一步处理装置阶层-受主组件。例如，可以采用任何已知的技术来单个化并封装装置阶层-受主衬底组件。在受主衬底完全牺牲的情况下，装置阶层-受主衬底的封装可能需要将受主衬底与装置阶层分开。在受主衬底不是完全牺牲的情况下(例如，其中受主衬底还包括装置阶层)，装置阶层-受主组件输出可以在上述工艺流程的后续迭代期间作为受主衬底输入而被反馈。因此，上述方法的迭代可以形成具有任何数量的双侧装置阶层的晶片级组件，例如，每个装置阶层的厚度仅为几十或几百纳米。在一些实施例中，并且如本文别处进一步描述的，装置阶层内的一个或多个装置单元被电测试，例如作为双侧装置阶层的晶片级组件的制造中的良率控制点。在一些实施例中，电测试需要背面装置探测。
图4A-4H示出了根据一些实施例的用双侧装置处理方法处理的衬底的平面图。图5A-5H示出了根据一些实施例的用双侧装置处理方法处理的衬底的截面图。
如图4A和图5A所示，施主衬底401包括在正面晶片表面之上的任意空间布局中的多个IC管芯411。可能已经在用于形成任何装置结构的任何技术之后执行了IC管芯411的正面处理。在示例性实施例中，管芯411包括装置层415内的一个或多个半导体区域。居间层410将装置层415与载体层405分开。在示例性实施例中，居间层410与载体层405和装置层415两者直接接触。替代地，一个或多个间隔体层可以设置在居间层410和装置层415和/或载体层405之间。施主衬底401还可以包括例如设置在装置层415之上和/或载体层405下方的其他层。
装置层415可以包括已知适用于特定IC装置(例如但不限于晶体管、二极管和电阻器)的任何装置材料成分的一层或多层。在一些示例性实施例中，装置层415包括一个或多个IV族(即，IUPAC第14族)半导体材料层(例如Si、Ge、SiGe)、III-V族半导体材料层(例如GaAs、InGaAs、InAs、InP)、或III族-N半导体材料层(例如，GaN、AlGaN、InGaN)。装置层415还可以包括一个或多个半导体过渡金属二硫属化物(TMD或TMDC)层。在其他实施例中，装置层415包括一个或多个石墨烯层，或具有半导体特性的石墨烯材料层。在其他实施例中，装置层415包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC第4-10族)或后过渡金属(例如，IUPAC第11-14族)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低价氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其他实施例中，装置层415包括一个或多个磁性、铁磁性、铁电材料层。例如，装置层415可以包括已知适用于隧道结装置(例如但不限于磁性隧道结(MTJ)装置)的任何材料的一层或多层。
在一些实施例中，装置层415大体上是单晶的。尽管是单晶，但仍可能存在大量晶体缺陷。在其他实施例中，装置层415是非晶的或纳米晶体。装置层415可以具有任何厚度(例如，图5A中的z维度)。在一些示例性实施例中，装置层415具有的厚度大于管芯411采用的半导体区域中的至少一些的z厚度，因为构建在装置层415上和/或嵌入在装置层415内的管芯411的功能半导体区域不需要延伸穿过装置层415的整个厚度。在一些实施例中，管芯411的半导体区域仅设置在图5A中由虚线412划定的装置层415的顶侧厚度内。例如，管芯411的半导体区域可以具有200-300nm或更小的z厚度，而装置层可以具有700-1000nm或更大的z厚度。因此，大约600nm的装置层厚度可以将管芯411的半导体区域与居间层410分开。
载体层405可以具有与装置层415相同的材料成分，或者可以具有与装置层415不同的材料成分。对于载体层405和装置层415具有相同成分的实施例，可以通过两个层相对于居间层410的位置来识别这两个层。在装置层415是晶体IV族、III-V族或III族-N半导体的一些实施例中，载体层405是与装置层415相同的晶体IV族、III-V族或III族-N半导体。在其中装置层415是晶体IV族、III-V族或III族-N半导体的替代实施例中，载体层405是与装置层415不同的晶体IV族、III-V族或III族-N半导体。在其他实施例中，载体层405可以包括或者是装置层415被转移到的或在其上生长的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)、聚合物片材、或被构建或层合到已知适合在IC装置处理期间作为载体的结构支撑件中的任何(多种)材料。载体层405可以具有作为载体材料特性和衬底直径的函数的任何厚度(例如，图5A中的z维度)。例如，在载体层405是大幅面(例如，300-450mm)半导体衬底的情况下，载体层厚度可以是700-1000μm或更大。
在一些实施例中，一个或多个居间层410设置在载体层405和装置层415之间。在一些示例性实施例中，居间层410在成分上不同于载体层405，使得其可以用作在后续去除载体层405期间可检测的标记。在一些这样的实施例中，居间层410具有这样一种成分，当暴露于载体层405的蚀刻剂时，该成分的蚀刻速率将明显慢于载体层405的蚀刻速率(即，居间层410用作用于载体层蚀刻工艺的蚀刻停止部)。在其他实施例中，居间层410具有不同于装置层415的成分的成分。例如，居间层410可以是金属、半导体或电介质材料。
在载体层405和装置层415中的至少一个是晶体半导体的一些示例性实施例中，居间层410也是晶体半导体层。居间层410还可以具有与载体层405和/或装置层415相同的晶性和晶体取向。这种实施例相对于居间层410是需要将居间层410接合(例如，热压接合)到居间层410和/或载体层405的材料的替代实施例，可以具有降低施主衬底成本的优点。
对于居间层410是半导体的实施例，主要半导体晶格元素、合金组成成分或杂质浓度中的一个或多个可以在至少载体层405和居间层410之间变化。在至少载体层405是IV族半导体的一些实施例中，居间层410也可以是IV族半导体，但是具有不同的IV族元素或合金和/或利用杂质物质掺杂到与载体层405的杂质水平不同的杂质水平。例如，居间层410可以是外延生长在硅载体上的硅锗合金。对于这样的实施例，赝晶居间层可以异质外延地生长到低于临界厚度的任何厚度。替代地，居间层410可以是厚度大于临界厚度的驰豫缓冲层。
在其中至少载体层405是III-V族半导体的其他实施例中，居间层410也可以是III-V族半导体，但是具有与载体层405不同的III-V族合金和/或利用杂质物质掺杂到与载体层405不同的杂质水平。例如，居间层410可以是在GaAs载体上外延生长的AlGaAs合金。在载体层405和装置层415两者是晶体半导体的一些其他实施例中，居间层410也是晶体半导体层，其可以还具有与载体层405和/或装置层415相同的晶性和晶体取向。
在载体层405和居间层410两者具有相同或不同的主要半导体晶格元素的实施例中，杂质掺杂剂可以区分载体和居间层。例如，居间层410和载体层405都可以是硅晶体，并且居间层410缺乏载体层405中存在的杂质，或者被掺杂有载体层405中不存在的杂质，或者被掺杂到与载体层405中存在的杂质不同的水平。杂质差异可以赋予载体和居间层之间的蚀刻选择性，或者仅仅引入可检测的物质。
居间层410可以掺杂有电活性的杂质(即，使其成为n型或p型半导体)，或者可以不掺杂，因为杂质可以在后续载体去除期间提供用于居间层410的检测的任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如B)、IV族元素(例如P)。可以采用任何其他元素作为非电活性物质。居间层410内的杂质掺杂剂浓度仅需要从载体层405的掺杂剂浓度变化足以用于检测的量，该量可以作为检测技术和检测器灵敏度的函数而被预先确定。
如本文别处进一步描述的，居间层410可以具有不同于装置层415的成分。在一些这样的实施例中，居间层410可以具有与装置层415的带隙不同的带隙。例如，居间层410可以具有比装置层415宽的带隙。
在居间层410包括电介质材料的实施例中，电介质材料可以是无机材料(例如，SiO、SiN、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，居间层410可以形成为嵌入层(例如，通过将氧注入硅装置和/或载体层而形成的SiOx)。电介质居间层的其他实施例可能需要将载体层405接合(例如，热压接合)到装置层415。例如，在施主衬底401是氧化物上半导体(SOI)衬底的情况下，载体层405和装置层415中的任一者或两者可以被氧化并接合在一起以形成SiO居间层410。类似的接合技术可以用于其他无机或有机电介质材料。
在一些其他实施例中，居间层410包括在层内横向间隔开的两种或更多种材料。两种或更多种材料可以包括电介质和半导体、电介质和金属、半导体和金属、电介质和金属、两种不同的电介质、两种不同的半导体或两种不同的金属。在这样的居间层内，第一材料可以围绕延伸穿过居间层的厚度的第二材料的岛。例如，居间层可以包括围绕半导体岛的场隔离电介质，半导体岛延伸穿过居间层的厚度。半导体可以在图案化电介质的开口内外延生长，或者电介质材料可以沉积在图案化半导体的开口内。
在一些示例性实施例中，诸如鳍状物或台面的半导体特征被蚀刻到半导体装置层的前面表面中。例如在任何已知的浅沟槽隔离(STI)工艺之后，可以随后用隔离电介质回填围绕这些特征的沟槽。半导体特征或隔离电介质中的一个或多个可以被用作例如背面显露蚀刻停止部，以用于终止背面载体去除工艺。在一些实施例中，沟槽隔离电介质的显露可以停止、显著延迟或引发用于终止背面载体抛光的可检测的信号。例如，载体半导体的采用具有有利于去除载体半导体(例如Si)而不去除隔离电介质(例如SiO)的高选择性的浆料的CMP抛光，可以在暴露围绕包括装置层的半导体特征的沟槽隔离电介质的(底)表面时显著减慢。因为装置层设置在居间层的正面，所以装置层不需要直接暴露于背面显露工艺。
值得注意的是，对于居间层包括半导体和电介质两者的实施例，居间层厚度可以远大于与居间层和载体的晶格失配相关联的临界厚度。然而低于临界厚度的居间层可能是不足以适应晶片级背面显露工艺的不均匀性的厚度，具有较大厚度的实施例可以有利地增加背面显露工艺窗口。具有针孔电介质的实施例可以以其他方式便于载体层和装置层的后续分离以及提高装置层内的晶体质量。
包括半导体和电介质的居间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，硅外延装置层通过设置在硅载体层之上的针孔电介质而生长。
继续图4A和图5A的描述，居间层410也可以是金属。对于这样的实施例，金属可以是已知适合于接合到载体层405或装置层415的任何成分。例如，载体层405和装置层415中的任一个或两者可以用诸如但不限于Au或Pt的金属完成，并且随后接合在一起，例如以形成Au或Pt居间层410。这样的金属也可以是还包括围绕金属特征的图案化电介质的居间层的部分。
居间层410可以具有任何厚度(例如，图5A中的z高度)。居间层应该足够厚以确保可以在暴露装置区域和/或装置层415之前可靠地终止载体去除操作。居间层410的示例性厚度在从几百纳米到几微米的范围内，并且例如可以作为要去除的载体材料的量、载体去除工艺的均匀性以及载体去除工艺的选择性的函数而变化。对于居间层具有与载体层405相同的晶性和晶体取向的实施例，载体层的厚度可以被减少了居间层410的厚度。换言之，居间层410可以是700-1000μm厚的IV族晶体半导体衬底(也用作载体层)的顶部部分。在赝晶异质外延实施例中，居间层厚度可以限制于临界厚度。对于采用深宽比俘获(ART)或另一种完全驰豫的缓冲架构的异质外延居间层实施例，居间层可以具有任何厚度。
如图4B和图5B进一步所示，施主衬底401可以结合到受主衬底402以形成施主-受主衬底组件403。在一些示例性实施例中，施主衬底401的正面表面被结合到受主衬底402的表面，使得装置层415靠近主衬底402，并且载体层405远离主衬底402。主衬底402可以是已知适合于结合到装置层415和/或制造在装置层415之上的正面堆叠体的任何衬底。在一些实施例中，受主衬底402包括一个或多个附加装置阶层。例如，受主衬底402还可以包括一个或多个装置层(未描绘)。受主衬底402可以包括集成电路，在主机衬底402的装置层中制造的IC装置与该集成电路互连，在这种情况下，将装置层415结合到受主衬底402可以进一步需要通过晶片级接合来形成3D互连结构。
虽然图5B没有详细描绘，但是任何数量的正面层(例如互连金属化层级和层间电介质(ILD)层)可以存在于装置层415和受主衬底402之间。可以采用任何技术来结合受主衬底402和施主衬底401。在本文别处进一步描述的一些示例性实施例中，将施主衬底401结合到受主衬底402是通过金属-金属、氧化物-氧化物或混合(金属/氧化物-金属/氧化物)热压接合进行的。
在受主衬底402在与载体层405相对的一侧上面向装置层415的情况下，载体层405的至少一部分可以被去除，如图4C和图5C中进一步示出的。在去除整个载体层405的情况下，施主-受主衬底组件403维持高度均匀的厚度，具有平面的背面和正面表面。替代地，载体层405可以被掩蔽并且居间层410仅在未被掩蔽的子区域中被暴露以形成非平面的背面表面。在图4C和图5C所示的示例性实施例中，从施主-受主衬底组件403的整个背面表面去除载体层405。例如可以通过劈开、研磨和/或抛光(例如，化学机械抛光)、和/或湿法化学蚀刻、和/或等离子体蚀刻、穿过载体层的厚度去除载体层405以暴露居间层410。可以采用一个或多个操作来去除载体层405。有利地，(多个)去除操作可以基于持续时间或对居间层410的暴露敏感的端点信号而终止。
在其他实施例中，例如图4D和图5D所示，居间层410也被至少部分地蚀刻以暴露装置层415的背面。居间层410的至少一部分可以在其用作载体层蚀刻停止部和/或载体层蚀刻端点触发器之后被去除。在去除整个居间层410的情况下，施主-受主衬底组件403维持高度均匀的装置层厚度，由比载体层薄得多的居间层提供平面的背面和正面表面。替代地，可以掩蔽居间层410并且仅在未掩蔽的子区域中暴露装置层415，从而形成非平面的背面表面。在图4D和图5D所示的示例性实施例中，从施主-受主衬底组件403的整个背面去除居间层410。所以可以例如通过抛光(例如，化学机械抛光)、和/或均厚湿法化学蚀刻、和/或均厚等离子体蚀刻、穿过居间层的厚度去除居间层410，以暴露装置层415。可以采用一个或多个操作来去除居间层410。有利地，(多个)去除操作可以基于持续时间或对装置层415的暴露敏感的端点信号而终止。
在一些其他实施例中，例如图4E和图5E所示，装置层415被部分蚀刻以暴露先前在正面处理期间形成的装置结构的背面。装置层415的至少一部分可以在其用于制造一个或多个装置半导体区域和/或其用作居间层蚀刻停止部或端点触发器之后被去除。在装置层415在整个衬底区域之上被减薄的情况下，施主-受主衬底组件403维持具有平面的背面和正面表面的高度均匀的减小厚度。替代地，装置层415可以被掩蔽并且装置结构(例如，装置半导体区域)仅在未被掩蔽的子区域中被选择性地显露，从而形成非平面的背面表面。在图4E和图5E所示的示例性实施例中，在施主-受主衬底组件403的整个背面表面之上减薄装置层415。可以例如通过抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻、穿过装置层的厚度减薄装置层415，以暴露一个或多个装置半导体区域和/或先前在正面处理期间形成的一个或多个其他装置结构(例如，正面装置端子接触金属化、间隔体电介质等)。可以采用一个或多个操作来减薄装置层415。有利地，装置层减薄可以基于的持续时间或对装置层415内的图案化特征的暴露敏感的端点信号而终止。例如，在正面处理形成装置隔离特征(例如，浅沟槽隔离)的情况下，装置层415的背面减薄可以在暴露隔离电介质材料时终止。
非原生材料层可以沉积在居间层、装置层和/或装置层415内的特定装置区域的背面表面之上，和/或在一个或多个其他装置结构(例如，正面装置端子接触金属化、间隔体电介质等)之上。从背面暴露(显露)的一种或多种材料可以被非原生材料层覆盖或被替换为这种材料。在一些实施例中，如图4F和图5F所示，非原生材料层420沉积在装置层415上。非原生材料层420可以是任何材料，其具有的成分和/或微结构不同于被去除以显露装置阶层的背面的材料的成分和/或微结构。例如，在去除居间层410以暴露装置层415的情况下，非原生材料层420可以是具有与居间层410的成分或微结构不同的成分或微结构的另一半导体。在装置层415是III族-N半导体的一些这种实施例中，非原生材料层420也可以是在III族-N装置区域的显露的背面表面上再生长的具有相同或不同成分的III族-N半导体。该材料可以从显露的III族-N装置区域外延再生长，例如，以具有比被去除的材料更好的晶体质量，和/或在装置层内和/或装置层内的装置区域内引起应变，和/或形成适合于堆叠装置的装置半导体区域的垂直(例如，z维度)堆叠体。
在装置层415是III族-V半导体的一些其他实施例中，非原生材料层420也可以是在III族-V装置区域的显露的背面表面上再生长的具有相同或不同成分的III族-V半导体。该材料可以从显露的III族-V装置区域外延再生长，例如，以具有比被去除的材料更好的晶体质量，和/或在装置层内和/或装置层内的装置区域内引起应变，和/或形成适合于堆叠装置的装置半导体区域的垂直堆叠体。
在装置层415是IV族半导体的一些其他实施例中，非原生材料层420也可以是在IV族装置区域的显露的背面表面上再生长的具有相同或不同成分的IV族半导体。该材料可以从显露的IV族装置区域外延再生长，例如，以具有比被去除的材料更好的晶体质量，和/或在装置层内引起应变，和/或形成适合于堆叠装置的装置半导体区域的堆叠体。
在一些其他实施例中，非原生材料层420是电介质材料，例如但不限于SiO、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用于电隔离各种装置结构，例如半导体装置区域，可能先前已经在施主衬底401的正面处理期间形成了这些装置结构。
在一些其他实施例中，非原生材料层420是导电材料，例如已知适合于接触从背面显露的装置区域的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层420是适合于接触从背面显露的装置区域(例如晶体管源极或漏极区域)的金属化。在实施例中，可以形成诸如NixSiy、TixSiy、Ni:Si:Pt、TiSi、CoSi等的金属间接触部。此外，注入物可以用于实现鲁棒的接触部(例如，P、Ge、B等)。
在一些实施例中，非原生材料层420是材料的堆叠体，例如包括栅极电介质层和栅电极层的FET栅极堆叠体。作为一个示例，非原生材料层420可以是适合于接触从背面显露的半导体装置区域(例如晶体管沟道区域)的栅极电介质堆叠体。被描述为用于装置层415的选项的任何其他材料也可以沉积在装置层415的背面之上和/或装置层415内形成的装置区域之上。例如，非原生材料层420可以是氧化物半导体、TMDC或上述隧穿材料中的任一种，其可以沉积在背面上，例如，以递增地制造垂直堆叠的装置阶层。
背面晶片级处理可以以任何已知适合于正面处理的方式继续。例如，可以使用任何已知的光刻和蚀刻技术将非原生材料层420图案化为有源装置区域、装置隔离区域、装置接触金属化或装置互连。背面晶片级处理可以进一步制造一个或多个互连金属化层级，其将不同装置的端子耦合到IC。在本文别处进一步描述的一些实施例中，可以采用背面处理来将功率总线互连到IC内的各种装置端子。
在一些实施例中，背面处理包括接合到第二受主衬底。这种接合可以采用任何层转移工艺来将背面(例如，非原生)材料层结合到另一衬底。在这样的结合之后，可以将之前的受主衬底作为牺牲施主而去除，以重新暴露正面堆叠体和/或装置层的正面。这样的实施例可以实现装置阶层的迭代的侧对侧层合，并且第一装置层充当组件的核心。在图4G和图5G所示的一些实施例中，在去除受主衬底402的同时，结合到非原生材料层420的第二受主衬底440至少提供机械支撑。
可以采用例如但不限于热压接合的任何接合来将第二受主衬底440结合到非原生材料层420。在一些实施例中，第二受主衬底440的表面层和非原生材料层420两者是热压接合的连续电介质层(例如，SiO)。在一些其他实施例中，第二受主衬底440的表面层和非原生材料层420两者包括热压接合的金属层(例如，Au、Pt等)。在其他实施例中，第二受主衬底440的表面层和非原生材料层420中的至少一个被图案化，包括图案化的金属表面(即，迹线)和周围电介质(例如，隔离部)两者，它们被热压接合以形成混合(例如，金属/氧化物)接头。对于这样的实施例，在接合工艺期间，第二受主衬底440中的结构特征和图案化的非原生材料层420被(例如，光学地)对准。在一些实施例中，非原生材料层420包括耦合到在装置层415中制造的晶体管的端子的一个或多个导电背面迹线。导电背面迹线可以例如接合到第二受主衬底440上的金属化。
装置阶层的接合可以在装置层的正面处理已经完成之前或之后从装置层的正面和/或背面进行。可以在装置(例如，晶体管)的正面制造大体上完成之后执行背面接合工艺。替代地，可以在完成装置(例如，晶体管)的正面制造之前执行背面接合工艺，在这种情况下，装置层的正面可以在背面接合工艺之后接收附加的处理。如图4H和图5H中进一步示出的，例如，正面处理包括去除受主衬底402(作为第二施主衬底)以重新暴露装置层415的正面。此时，施主-受主衬底组件403包括通过非原生材料层420结合到装置层415的第二受主440。
在另一方面，上文结合图1D和图2D描述的二极管结构可以与其他无衬底集成电路结构共同集成，所述无衬底集成电路结构例如是由自对准栅极端盖(SAGE)结构分开的相邻的半导体结构或装置。特定实施例可以涉及将多宽度(多Wsi)纳米线和纳米带集成在SAGE架构中并由SAGE壁分开。在实施例中，纳米线/纳米带与前端工艺流程的SAGE架构部分中的多Wsi集成。这种工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒的功能。可以嵌入相关联的外延源极或漏极区域(例如，去除纳米线的部分，并且然后执行源极或漏极(S/D)生长)。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且尤其是缩放了扩散到扩散间隔。为了提供说明性的比较，图6示出了根据本公开的实施例的用于非端盖架构的穿过纳米线和鳍状物截取的截面图。图7示出了根据本公开的实施例的用于自对准栅极端盖(SAGE)架构的穿过纳米线和鳍状物截取的截面图。
参考图6，集成电路结构600包括衬底602，衬底602具有在横向围绕鳍状物604的下部部分的隔离结构608上方从衬底602突出一定量606的鳍状物604。鳍状物的上部部分可以包括局部隔离结构622和生长增强层620，如图所示。对应的纳米线605在鳍状物604之上。可以在集成电路结构600之上形成栅极结构以制造装置。然而，可以通过增加鳍状物604/纳米线605对之间的间隔来适应这种栅极结构中的中断。
参考图6，在实施例中，在栅极形成之后，结构600的下部部分可以被平坦化和/或蚀刻到层级634，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，背面(底部)接触部可以形成在外延源极或漏极结构的暴露的底表面上。还应当理解，平坦化和/或蚀刻可以用于其他层级，例如630或632。
相比之下，参考图7，集成电路结构750包括衬底752，该衬底752具有在横向围绕鳍状物754的下部部分的隔离结构758上方从衬底752突出一定量756的鳍状物754。鳍状物的上部部分可以包括局部隔离结构772和生长增强层770，如图所示。对应的纳米线755在鳍状物754之上。隔离SAGE壁760(其上可以包括硬掩模，如图所示)被包括在隔离结构758内和相邻的鳍状物754/纳米线755对之间。隔离SAGE壁760和最近的鳍状物754/纳米线755对之间的距离限定了栅极端盖间隔762。可以在集成电路结构750之上、隔离SAGE壁之间形成栅极结构以制造装置。这种栅极结构的中断是由隔离SAGE壁施加的。由于隔离SAGE壁760是自对准的，来自常规方法的限制可以被最小化以实现更积极的扩散到扩散间隔。此外，由于栅极结构在所有位置都包括中断，因此各个栅极结构部分可以是通过形成在隔离SAGE壁760之上的局部互连而连接的层。在实施例中，如图所示，隔离SAGE壁760均包括下部电介质部分和在下部电介质部分上的电介质盖。
参考图7，在实施例中，在栅极形成之后，结构700的下部部分可以被平坦化和/或蚀刻到层级784，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，背面(底部)接触部可以形成在外延源极或漏极结构的暴露的底表面上。还应理解，平坦化和/或蚀刻可以用于其他层级，例如780或782。
自对准栅极端盖(SAGE)处理方案包含形成与鳍状物自对准的栅极/沟槽接触部端盖，而不需要额外的长度来解决掩模未配准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文所述的实施例可以包含栅极端盖隔离结构的制造，栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在实施例中，如通篇所述，自对准栅极端盖(SAGE)隔离结构可以由一种或多种适合于最终将永久栅极结构的部分彼此电隔离或有助于将永久栅极结构的部分彼此隔离的材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料组合包括具有二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的下部部分和诸如氧化铪的较高介电常数材料的上部部分的多层堆叠体。
应当理解，上文结合图1D和图2D描述的二极管结构可以与诸如基于纳米线或纳米带的装置的其他无衬底集成电路结构共同集成。为了突出具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了图8A的基于纳米线的集成电路结构的沿a-a’轴截取的截面源极或漏极视图。图8C示出了图8A的基于纳米线的集成电路结构的沿b-b’轴截取的截面沟道视图。
参考图8A，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线(804组)。在实施例中，如所描绘的，局部隔离结构802C、生长增强层802B和下部衬底部分802A包括在衬底802中，如图所示。为了说明的目的，为了强调纳米线部分，未描绘在最底部的纳米线下方并由衬底802形成的可选的鳍状物。本文的实施例针对单线装置和多线装置两者。作为示例，出于说明的目的，示出了具有纳米线804A、804B和804C的基于三个纳米线的装置。为了描述方便，将纳米线804A用作示例，其中描述集中于纳米线之一。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每个纳米线可以具有相同或基本相同的属性。
每个纳米线804包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周长(Pc)。参考图8A和图8C，栅电极堆叠体808围绕每个沟道区域806的整个周长(Pc)。栅电极堆叠体808包括栅电极以及在沟道区域806和栅电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为它完全被栅电极堆叠体808围绕而没有任何居间材料，例如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806相对于彼此也是分立的。
参考图8A和图8B，集成电路结构800包括一对非分立的源极或漏极区域810/812。该对非分立的源极或漏极区域810/812位于多个垂直堆叠的纳米线804的沟道区域806的任一侧。此外，该对非分立的源极或漏极区域810/812邻接多个垂直堆叠的纳米线804的沟道区域806。在一个这样的实施例(未描绘)中，该对非分立的源极或漏极区域810/812与沟道区域806直接垂直邻接，因为外延生长在延伸超出沟道区域806的纳米线部分上和之间，其中纳米线端部被示为在源极或漏极结构内。在另一个实施例中，如图8A所示，该对非分立的源极或漏极区域810/812与沟道区域806间接垂直邻接，因为它们形成在纳米线的端部而不是纳米线之间。
在实施例中，如图所示，源极或漏极区域810/812是非分立的，因为对于纳米线804的每个沟道区域806，没有单个且分立的源极或漏极区域。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区域810/812是全局的或统一的源极或漏极区域，而不是对于每个纳米线是分立的。也就是说，在单个统一的特征被用作多个(在这种情况下，3个)纳米线804的源极或漏极区域，并且更具体地用于一个以上的分立的沟道区域806的意义上，非分立的源极或漏极区域810/812是全局的。在一个实施例中，从与分立沟道区域806的长度正交的截面视角来看，该对非分立的源极或漏极区域810/812中的每一个都是近似矩形形状的，其具有底部锥形部分和顶部顶点部分，如图8B所示。然而，在其他实施例中，纳米线的源极或漏极区域810/812是相对较大但分立的非垂直合并的外延结构，例如小块。
根据本公开的实施例，并且如图8A和图8B中所描绘的，集成电路结构800还包括一对接触部814，每个接触部814在该对非分立的源极或漏极区域810/812中的一个上。在一个这样的实施例中，在垂直意义上，每个接触部814完全围绕相应的非分立的源极或漏极区域810/812。在另一方面，非分立的源极或漏极区域810/812的整个周长可能是不可接入的，从而无法与接触部814接触，并且因此接触部814仅部分地围绕非分立的源极或漏极区域810/812，如图8B所示。在未描绘的对比实施例中，非分立的源极或漏极区域810/812的整个周长(如沿a-a’轴截取的)被接触部814围绕。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔体816。如所描绘的，该对间隔体816的外部部分可以与非分立的源极或漏极区域810/812的部分重叠，从而在该对间隔体816下方提供非分立的源极或漏极区域810/812的“嵌入”部分。如还描绘的，非分立的源极或漏极区域810/812的嵌入部分可以不在该对间隔体816的整体下方延伸。
衬底802可以由适合于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由单晶材料构成的下部体衬底，该材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡、或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上部绝缘体层在下部体衬底上。因此，结构800可以由起始绝缘体上半导体衬底制造。替代地，结构800直接由体衬底形成并且局部氧化用于形成电绝缘部分以代替上述的上部绝缘体层。在另一替代实施例中，结构800直接由体衬底形成并且掺杂用于在其上形成电隔离的有源区域，例如纳米线。在一个这样的实施例中，第一纳米线(即，靠近衬底)是Ω-FET型结构的形式。
在实施例中，纳米线804的尺寸可以是线或带，如下所述，并且可以具有方形或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如具有z方向上的<100>平面。如下所述，也可以考虑其他取向。在实施例中，从截面视角来看，纳米线804的尺寸是纳米级的。例如，在特定实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，特别是在沟道区域806中，纳米线804由应变材料构成。
参考图8C，在实施例中，沟道区域806中的每个具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。即，在两种情况下，沟道区域806的截面轮廓是方形的，或者如果是圆角，则该截面轮廓是圆形的。在另一方面，沟道区域的宽度和高度不必相同，例如通篇描述的纳米带的情况。
再次参考图8A、图8B和图8C，在实施例中，结构800的下部部分可以被平坦化和/或蚀刻到层级899，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，背面(底部)接触部可以形成在外延源极或漏极结构的暴露的底表面上。
在实施例中，如通篇所述，集成电路结构包括非平面装置，例如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅极结构，以及在finFET或三栅极结构与对应的一个或多个上覆纳米线结构之间的隔离结构。在一些实施例中，保留finFET或三栅极结构。在其他实施例中，可以最终在衬底去除工艺中去除finFET或三栅极结构。
本文公开的实施例可以用于制造各种各样不同类型的集成电路和/或微电子装置。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可以用于本领域已知的各种各样的电子装置中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子装置等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方法来制造。
图9示出了根据本公开的实施例的一种实施方式的计算装置900。计算装置900容纳板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理和电耦合到板902。在其他实施方式中，通信芯片906是处理器904的一部分。
取决于其应用，计算装置900可以包括可以或可以不物理和电耦合到板902的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(如硬盘驱动器、紧凑盘(CD)、数字多用盘(DVD)等)。
通信芯片906实现用于向计算装置900传输数据和从计算装置900传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及后续代的任何其他无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离无线通信。
计算装置900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的无衬底集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的一部分。
通信芯片906也包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括一个或多个结构，例如根据本公开的实施例的实施方式构建的无衬底集成电路结构。
在其他实施方式中，容纳在计算装置900内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本公开的实施例的实施方式构建的无衬底集成电路结构。
在各种实施方式中，计算装置900可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式机计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他实施方式中，计算装置900可以是处理数据的任何其他电子装置。
图10示出了包括本公开的一个或多个实施例的内插器1000。内插器1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器1000的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列(BGA)1006随后可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到内插器1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到内插器1000的同一侧。并且在其他实施例中，三个或更多个衬底通过内插器1000而互连。
内插器1000可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器1000可以由交替的刚性或柔性材料形成，这些材料可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插器1000可以包括金属互连1008和过孔1010，包括但不限于穿硅过孔(TSV)1012。内插器1000还可以包括嵌入式装置1014，包括无源和有源装置两者。这种装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)装置。诸如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置的更复杂的装置也可以形成在内插器1000上。根据本公开的实施例，本文公开的设备或工艺可以用于内插器1000的制造或内插器1000中包括的部件的制造。
因此，本公开的实施例包括无衬底静电放电(ESD)集成电路结构，以及制造无衬底静电放电(ESD)集成电路结构的方法。
以上对本公开的实施例的所示出的实施方式的描述，包括在摘要中描述的内容，并非旨在穷举或将本公开限制于所公开的精确形式。虽然本文出于说明的目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内各种等效修改是可能的。
可以根据以上详细描述对本公开进行这些修改。所附权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的具体实施方式。相反，本公开的范围完全由所附权利要求确定，这些权利要求根据权利要求解释的既定原则来解释。
示例实施例1：一种无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物。N型区域处于第一和第二鳍状物中。P型区域处于半导体基座中。P/N结处于N型区域和P型区域之间，P/N结处于半导体基座上或中。
示例实施例2：示例实施例1的无衬底集成电路结构，其中第一鳍状物、第二鳍状物和半导体基座形成二极管。
示例实施例3：示例实施例2的无衬底集成电路结构，其中二极管具有穿过半导体基座的通路。
示例实施例4：示例实施例1、2或3的无衬底集成电路结构，还包括在第一鳍状物上的第一N型外延结构和在第二鳍状物上的第二N型外延结构。
示例实施例5：示例实施例4的无衬底集成电路结构，还包括在第一N型外延结构上和第二N型外延结构上的导电接触结构。
示例实施例6：一种计算装置包括板和耦合到板的部件。该部件包括无衬底集成电路结构，该无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物。N型区域处于第一和第二鳍状物中。P型区域处于半导体基座中。P/N结处于N型区域和P型区域之间，P/N结处于半导体基座上或中。
示例实施例7：示例实施例6的计算装置，还包括耦合到板的存储器。
示例实施例8：示例实施例6或7的计算装置，还包括耦合到板的通信芯片。
示例实施例9：示例实施例6、7或8的计算装置，其中所述部件是封装的集成电路管芯。
示例实施例10：示例实施例6、7、8或9的计算装置，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
示例实施例11：一种无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物，其中第一和第二鳍状物的下部部分以及半导体基座包括第一半导体材料，并且其中第一和第二鳍状物的上部部分包括不同于第一半导体材料的第二半导体材料。P/N结处于半导体基座上或中。
示例实施例12：示例实施例11的无衬底集成电路结构，其中第一鳍状物、第二鳍状物和半导体基座形成二极管。
示例实施例13：示例实施例12的无衬底集成电路结构，其中二极管具有穿过半导体基座的通路。
示例实施例14：示例实施例11、12或13的无衬底集成电路结构，还包括在第一鳍状物上的第一N型外延结构和在第二鳍状物上的第二N型外延结构。
示例实施例15：示例实施例14的无衬底集成电路结构，还包括在第一N型外延结构上和第二N型外延结构上的导电接触结构。
示例实施例16：一种计算装置包括板和耦合到板的部件。该部件包括无衬底集成电路结构，该无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物，其中第一和第二鳍状物的下部部分以及半导体基座包括第一半导体材料，并且其中第一鳍状物和第二鳍状物的上部部分包括不同于第一半导体材料的第二半导体材料。P/N结处于半导体基座上或中。
示例实施例17：示例实施例16的计算装置，还包括耦合到板的存储器。
示例实施例18：示例实施例16或17的计算装置，还包括耦合到板的通信芯片。
示例实施例19：示例实施例16、17或18的计算装置，其中所述部件是封装的集成电路管芯。
示例实施例20：示例实施例16、17、18或19的计算装置，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。

Claims (20)

1.一种无衬底集成电路结构，包括：
从半导体基座突出的第一鳍状物和第二鳍状物；
在所述第一鳍状物和所述第二鳍状物中的N型区域；
在所述半导体基座中的P型区域；以及
在所述N型区域和所述P型区域之间的P/N结，所述P/N结在所述半导体基座上或中。
2.根据权利要求1所述的无衬底集成电路结构，其中，所述第一鳍状物、所述第二鳍状物和所述半导体基座形成二极管。
3.根据权利要求2所述的无衬底集成电路结构，其中，所述二极管具有穿过所述半导体基座的通路。
4.根据权利要求1、2或3所述的无衬底集成电路结构，还包括：
在所述第一鳍状物上的第一N型外延结构；以及
在所述第二鳍状物上的第二N型外延结构。
5.根据权利要求4所述的无衬底集成电路结构，还包括：
在所述第一N型外延结构上和所述第二N型外延结构上的导电接触结构。
6.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括：
从半导体基座突出的第一鳍状物和第二鳍状物；
在所述第一鳍状物和所述第二鳍状物中的N型区域；
在所述半导体基座中的P型区域；以及
在所述N型区域和所述P型区域之间的P/N结，所述P/N结在所述半导体基座上或中。
7.根据权利要求6所述的计算装置，还包括：
耦合到所述板的存储器。
8.根据权利要求6或7所述的计算装置，还包括：
耦合到所述板的通信芯片。
9.根据权利要求6或7所述的计算装置，其中，所述部件是封装的集成电路管芯。
10.根据权利要求6或7所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
11.一种无衬底集成电路结构，包括：
从半导体基座突出的第一鳍状物和第二鳍状物，其中，所述第一鳍状物和所述第二鳍状物的下部部分以及所述半导体基座包括第一半导体材料，并且其中，所述第一鳍状物和所述第二鳍状物的上部部分包括与所述第一半导体材料不同的第二半导体材料；以及
在所述半导体基座上或中的P/N结。
12.根据权利要求11所述的无衬底集成电路结构，其中，所述第一鳍状物、所述第二鳍状物和所述半导体基座形成二极管。
13.根据权利要求12所述的无衬底集成电路结构，其中，所述二极管具有穿过所述半导体基座的通路。
14.根据权利要求11、12或13所述的无衬底集成电路结构，还包括：
在所述第一鳍状物上的第一N型外延结构；以及
在所述第二鳍状物上的第二N型外延结构。
15.根据权利要求14所述的无衬底集成电路结构，还包括：
在所述第一N型外延结构和所述第二N型外延结构上的导电接触结构。
16.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括：
从半导体基座突出的第一鳍状物和第二鳍状物，其中，所述第一鳍状物和所述第二鳍状物的下部部分以及所述半导体基座包括第一半导体材料，并且其中，所述第一鳍状物和所述第二鳍状物的上部部分包括与所述第一半导体材料不同的第二半导体材料；以及
在所述半导体基座上或中的P/N结。
17.根据权利要求16所述的计算装置，还包括：
耦合到所述板的存储器。
18.根据权利要求16或17所述的计算装置，还包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算装置，其中，所述部件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
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SE01 Entry into force of request for substantive examination
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