CN114664951A - 无衬底垂直二极管集成电路结构 - Google Patents

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B·格林
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Abstract

描述了无衬底垂直二极管集成电路结构和制造无衬底垂直二极管集成电路结构的方法。例如，无衬底集成电路结构包括在电介质层中的半导体鳍状物，半导体鳍状物具有顶部和底部，并且电介质层具有顶表面和底表面。第一外延半导体结构在半导体鳍状物的顶部上。第二外延半导体结构在半导体鳍状物的底部上。第一导电触点在第一外延半导体结构上。第二导电触点在第二外延半导体结构上。

Description

无衬底垂直二极管集成电路结构
技术领域
本公开内容的实施例属于集成电路结构和处理领域，具体而言，属于无衬底垂直二极管集成电路结构以及制造无衬底垂直二极管集成电路结构的方法。
背景技术
过去几十年来，集成电路中特征的缩小是日益增长的半导体工业背后的驱动力。到越来越小的特征的缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩的晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，从而导致制造出具有增大容量的产品。但对于越来越大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，随着器件尺寸不断缩小，诸如三栅晶体管的多栅晶体管已经变得更加普遍。在传统工艺中，三栅晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为它们的成本较低，并且因为它们能够实现不太复杂的三栅制造工艺。在另一方面，当微电子器件尺寸减小到小于10纳米(nm)节点时，保持迁移率的改善和短沟道控制在器件制造方面提出了挑战。
然而，缩小多栅晶体管和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束已变得具有压倒性。特别地，在半导体叠置体中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在折衷。
附图说明
图1A示出了基于衬底的STI二极管架构的截面图。
图1B示出了无衬底横向二极管架构的截面图。
图1C示出了无衬底二极管架构的截面图。
图2A-2C示出了根据本公开内容的实施例的表示制造无衬底垂直二极管架构的方法中的各种操作的截面图。
图3示出了根据本公开内容的实施例的非平面集成电路结构沿栅极线截取的截面图。
图4A-4H示出了根据一些实施例的利用双面器件处理方法处理的衬底的平面图。
图5A-5H示出了根据一些实施例的利用双面器件处理方法处理的衬底的截面图。
图6示出了根据本公开内容的实施例的通过用于无端盖架构的纳米线和鳍状物截取的截面图。
图7示出了根据本公开内容的实施例的通过用于自对准栅极端盖(SAGE)架构的纳米线和鳍状物截取的截面图。
图8A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开内容的实施例的图8A的基于纳米线的集成电路结构沿A-A'轴截取的源极或漏极截面图。
图8C示出了根据本公开内容的实施例的图8A的基于纳米线的集成电路结构沿b-b'轴截取的沟道截面图。
图9示出了根据本公开内容的实施例的一个实施方式的计算设备。
图10示出了包括本公开内容的一个或多个实施例的中介层。
具体实施方式
描述了无衬底垂直二极管集成电路结构和制造无衬底垂直二极管集成电路结构的方法。在以下描述中，阐述了许多具体细节，诸如具体集成和材料体系，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他示例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开内容的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性的表示，并且不一定按比例绘制。
某些术语也可以用于以下描述中，仅用于参考的目的，并且因此不旨在是限制性的。例如，诸如“上”、“下”、“上方”和“下方”的术语指的是所参考的附图中的方向。诸如“前”、“后”、“后部”和“侧”的术语描述了在一致但任意的参考系内的部件的部分的定向和/或位置，通过参考描述所讨论的部件的文本和相关联的附图，该参考系变得清楚。这样的术语可以包括上面具体提到的词语、其派生词和类似含义的词语。
本文描述的实施例可以涉及前端工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化单个器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖直到(但不包括)金属互连层的沉积的所有事物。在最后的FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以涉及后端工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件(例如晶体管、电容器、电阻器等)与晶圆上的布线(例如一个或多个金属化层)互连。BEOL包括触点、绝缘层(电介质)、金属层和用于芯片到封装连接的接合位置。在制造阶段的BEOL部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
以下描述的实施例可应用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然使用FEOL处理情况来例示示例性处理方案，但是这样的方法也可以应用于BEOL处理。同样地，虽然使用BEOL处理情况来例示示例性处理方案，但是这样的方法也可以应用于FEOL处理。
本文描述的一个或多个实施例针对用于以无衬底技术制造二极管的方法，所述无衬底技术例如为用于实现背面金属互连的技术。可以实施本文描述的实施例以制造垂直二极管、静电放电(ESD)二极管、热传感器等。一个或多个实施例可以针对用于无衬底垂直二极管的基于外延(EPI)的欧姆层。一个或多个实施例可以针对用于增强降低Si背面金属触点的接触电阻以便导通二极管结构的方法。
为了提供上下文，传统上，半导体和金属之间的低接触电阻需要Si中的高表面掺杂，这是通过原位掺杂的外延和/或高剂量注入和激活来实现的。对于背面界面，可以使用埋层，其经受热扩散和与背面抛光控制的相互作用，以确保暴露的界面被充分地高度掺杂。背面外延能够实现硅接触，而与背面抛光变化无关，并且能够实现一致的低硅接触电阻。传统的对源极/漏极的接触是通过在金属栅极或Cu互连之前的外延实现的。无衬底技术使得能够从Si结构的背面到达前端。在暴露的金属下起作用并实现来自背面IC的接触的外延生长技术是形成接触的策略性的新颖方式。先前存在Si衬底，但是新技术正朝着无衬底硅纳米线(Si-NW)晶体管发展。因此，依赖于Si衬底的存在的二极管可能不是实际的解决方案。没有Si衬底的选项是横向二极管，其在没有Si衬底的情况下不是能有效地工作的器件。
为了提供进一步的上下文，所有先前的二极管都依赖于Si衬底。垂直二极管需要良好的背面接触，并且需要前端嵌入的EPI层，该EPI层经受热扩散，并且将需要对层间扩散有足够的隔离区域。当金属通过外延层与Si接触时，在Si上选择性地生长外延可以降低势垒。直接接触Si的金属的势垒，通过小的掺杂，可以导致高的势垒。在Si和金属之间引入外延层可以降低势垒高度，从而降低接触电阻。根据本公开内容的实施例，在Si和金属之间引入外延层，使得背面金属能够在垂直二极管架构中形成与Si的近欧姆接触。实施本文所述的实施例的优点可使得能够降低垂直二极管Si背面金属触点的接触电阻和/或能够形成受控界面以获得较低接触电阻。
本文描述的实施例的实现可以通过分析可以检测的生长方向来检测。外延生长结构的形状可以在外延层的生长方向之间进行区分，EDX图可以检测外延生长的类型。为了提供进一步的上下文，Si作为半导体固有地具有带隙和费米能级。当金属与Si相邻时，它形成肖特基势垒。降低势垒高度将降低Si和金属之间的接触电阻，这是任何接触电阻所需的。势垒高度取决于半导体带隙、金属类型、金属-Si界面和Si掺杂水平。历史上，通过对Si掺杂，可以降低势垒高度，由此可以降低接触电阻。所需的掺杂水平可以很高，并且由于接触总是在被掺杂的Si的同一侧上形成，所以没有非晶化的风险。然而，当Si的背面需要与金属的欧姆接触时，较高的掺杂水平会冒Si非晶化的风险。因为外延可以选择性地生长在Si上而不是在电介质(例如氧化物)和其他表面上。可以干净地实现掺杂外延和金属而没有Si的非晶化。
为了提供进一步的背景，形成二极管器件的传统方法依赖于在厚的硅(Si)衬底中的相互扩散阱设计。当去除Si衬底以便于背面金属互连时，这种设计可能失败。根据本公开内容的一个或多个实施例，描述了以无衬底背面互连技术实现二极管的方法。从传统的浅沟槽隔离(STI)二极管转到利用无衬底技术的横向二极管，基于硅数据，反向偏置二极管泄漏可增加1000倍。在现有技术STI二极管中，阳极到阴极之间的电流传导路径穿过衬底位于STI下方。在横向二极管中，阳极和阴极之间的传导路径通过栅极下的沟道，并且影响泄漏的主要是截止状态亚阈值电流。
用于以无衬底技术(例如，MOBS)形成二极管的现有技术解决方案可能遭受基本问题，即在Si衬底去除之后，所得到的Si体薄，这降低了二极管的载流能力。在这种情况下，需要将鳍状物高度制造得更高以增加Si体，这可能导致鳍状物稳定性问题。
作为对照例，图1A示出了基于衬底的STI二极管架构的截面图。参考图1A，集成电路结构100包括衬底102上的鳍状物108，例如硅衬底上的硅鳍状物。衬底102包括P掺杂衬底部分104和N阱衬底部分106。鳍状物108可以包括N阱掺杂。鳍状物108的高度示为110。多个栅极结构112包括在栅极部分112B上的栅极盖层112A。P型外延(Epi)结构116(例如掺硼的硅或掺硼的硅锗结构)位于多个栅极结构112中的相邻栅极结构之间。多个栅极结构114包括在栅极部分114B上的栅极盖层114A。N型外延(Epi)结构118(例如掺磷的硅结构)位于多个栅极结构114的相邻栅极结构之间。二极管120包括P型外延(Epi)结构116中的一个和N型外延(Epi)结构118中的一个，并且具有穿过衬底102的路径。
作为示例性横向二极管架构，图1B示出了根据本公开内容的另一实施例的无衬底横向二极管架构的截面图。参考图1B，集成电路结构130包括鳍状物132，例如硅鳍状物。鳍状物132可以包括在其他P扩散鳍状物中的N扩散区域134。多个栅极结构136包括在栅极部分136B上的栅极盖层136A。P型外延(Epi)结构138(例如掺硼的硅或掺硼的硅锗结构)以及N型外延(Epi)结构140(例如掺磷的硅结构)位于多个栅极结构136中的选定栅极结构之间。触点142和144可以分别形成在P型外延(Epi)结构138和N型外延(Epi)结构140上。二极管包括P型外延(Epi)结构138中的一个和N型外延(Epi)结构140中的一个，并且具有穿过鳍状物132的路径。在一个实施例中，由于路径不需要块体衬底，所以二极管在无衬底架构上工作，例如，在已从鳍状物132去除块体衬底的情况下。
作为没有背面外延结构的垂直二极管的示例，图1C示出了无衬底二极管架构的截面图。
参考图1C，集成电路结构150包括鳍状物152。每个鳍状物152具有下P型部分154和上N型部分156。集成电路结构150可进一步包括鳍状物152上的N型外延结构158和N型外延结构158上的导电触点结构160。鳍状物152可以包括在电介质层162中，如图所示。导电触点166在电介质层162的背面上，并从背面进行与鳍状物152的电接触。应当理解，由于已经去除了块体衬底，因此由该结构制造的ESD二极管可以表现出相对增加的接触电阻，尤其是在背面触点处。
作为用于制造二极管的背面外延结构的示例性处理方案，图2A-2C示出了根据本公开内容的实施例的表示制造无衬底垂直二极管架构的方法中的各种操作的截面图。
参考图2A，起始结构200包括从衬底202延伸的多个鳍状物204。多个鳍状物204包括在电介质层206中。通过蚀刻工艺在多个鳍状物204的顶部处，例如在多个鳍状物204的凹进的并且可能被形成刻面(faceted)的表面上，形成外延半导体结构208。金属触点210在外延半导体结构208上方。
参考图2B，从背面去除衬底202以便形成无衬底结构，例如用于背面触点接入。衬底202的去除露出多个鳍状物204的背面。在一个实施例中，通过后背面抛光工艺去除经图案化衬底202，下面将更详细地描述。
参考图2C，多个鳍状物204的背面可以经受凹陷蚀刻，其可以在多个鳍状物204的背面表面形成刻面，从而形成集成电路结构250的经蚀刻鳍状物204A。随后，在鳍状物204A的背面上形成背面外延半导体结构212。然后，可以在背面外延半导体结构212上形成背面触点212。
再次参考图2C，根据本公开内容的实施例，无衬底集成电路结构250包括在电介质层206中的半导体鳍状物204A。半导体鳍状物204A具有顶部和底部，并且电介质层206具有顶表面和底表面。第一外延半导体结构208在半导体鳍状物204A的顶部上。第二外延半导体结构212在半导体鳍状物204A的底部上。第一导电触点210在第一外延半导体结构208上。第二导电触点214在第二外延半导体结构212上。
在一个实施例中，第一外延半导体结构208具有在电介质层206的顶表面下方的底部，并且第二外延半导体结构212具有在电介质层206的底表面上方的顶部。在一个实施例中，鳍状物204A包括硅，并且第一外延半导体结构208和第二外延半导体结构212包括硅和锗。在一个实施例中，第一外延半导体结构208和第二外延半导体结构212被形成刻面，如图所示。在一个实施例中，集成电路结构250是垂直二极管。
再次参考图2C，根据本公开内容的另一实施例，无衬底集成电路结构250包括在电介质层206中的多个鳍状物204A。多个N型外延结构208在多个鳍状物204A的顶部上。多个P型外延结构212在多个鳍状物204A的底部上。第一导电触点210在多个N型外延结构208上。第二导电触点214在多个P型外延结构212上。
在一个实施例中，多个鳍状物204A是多个N型鳍状物。在另一实施例中，多个鳍状物204A是多个P型鳍状物。在一个实施例中，多个鳍状物204A包括硅，多个N型外延结构208包括硅和锗，并且多个P型外延结构212包括硅和锗。在一个实施例中，集成电路结构250是垂直二极管。
应当理解，如在整个公开内容中所使用的，鳍状物、下鳍状物部分、上鳍状物部分、纳米线、纳米带或外延结构可以是或可以包括硅层。硅层可用于描述由非常大量的硅(如果不是全部的话)构成的硅材料。然而，应当理解，实际上，100％纯的Si可能难以形成，因此，可能包括极少百分比的碳、锗或锡。这些杂质可能作为Si沉积期间不可避免的杂质或成分而被包括，或者可能在后沉积处理期间扩散时“污染”Si。因此，本文所述的涉及硅层的实施例可包括含有相对少量(例如“杂质”级)的非Si原子或物质(例如Ge、C或Sn)的硅层。应当理解，如本文所述的硅层可以是未掺杂的或可掺杂有例如硼、磷或砷的掺杂剂原子。
应当理解，如在整个公开内容中所使用的，鳍状物、下鳍状物部分、上鳍状物部分、纳米线、纳米带或外延结构可以是或可以包括硅锗层。硅锗层可用于描述由硅和锗两者的实质性部分(例如，两者的至少5％)构成的硅材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(Si70Ge30)。应当理解，实际上，100％纯的硅锗(通常称为SiGe)可能难以形成，因此可能包括极少百分比的碳或锡。这些杂质可能作为SiGe沉积期间不可避免的杂质或成分而被包括，或者在后沉积处理期间扩散时可能“污染”SiGe。因此，本文所述的涉及硅锗层的实施例可包括含有相对少量(例如“杂质”级)的非Ge和非Si原子或物质(例如碳或锡)的硅锗层。应当理解，如本文所述的硅锗层可以是未掺杂的或可掺杂有例如硼、磷或砷的掺杂剂原子。
应当理解，上文结合图2C描述的垂直二极管结构可与其他无衬底集成电路结构共同集成。可替换地或另外，可制造其他类型的无衬底集成电路结构以包括背面外延半导体结构。作为用于共同集成或者用于包括背面外延半导体结构的无衬底器件的示例，图3示出了根据本公开内容的实施例的非平面集成电路结构的沿栅极线截取的截面图。
参考图3，半导体结构或器件300包括在沟槽隔离区域306内的非平面有源区域(例如，包括突出的鳍状物部分304和子鳍状物区域305的鳍状物结构)。在实施例中，代替实心鳍状物，非平面有源区域在子鳍状物区域305上方被分成纳米线(诸如纳米线304A和304B)，如由虚线表示的。在任一情况下，为了便于描述非平面集成电路结构300，非平面有源区域304在下面被称为突出的鳍状物部分。应当理解，在一个实施例中，没有块体衬底耦接到子鳍状物区域305。
栅极线308设置在非平面有源区域的突出部分304上方(如果适用，包括围绕纳米线304A和304B)，以及沟槽隔离区域306的一部分上方。如图所示，栅极线308包括栅电极350和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质盖层354。从该角度还可以看到栅极触点314和上覆(overlaying)栅极触点过孔316以及上覆金属互连360，所有这些都设置在层间介质叠置体或层370中。从图3的角度还可以看出，在一个实施例中，栅极触点314设置在沟槽隔离区域306上方，但不在非平面有源区域上方。
在实施例中，半导体结构或器件300是非平面器件，例如但不限于鳍式FET器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维体中。在一个这样的实施例中，栅极线308的栅电极叠置体至少围绕三维体的顶表面和一对侧壁。
如图3中还示出的，在实施例中，在突出的鳍状物部分304和子鳍状物区域305之间存在界面380。界面380可以是掺杂的子鳍状物区域305和轻的或未掺杂的上鳍状物部分304之间的过渡区域。在一个这样的实施例中，每个鳍状物大约10纳米宽或更小，并且子鳍状物掺杂剂从子鳍状物位置处的相邻固态掺杂层供应。在特定的这种实施例中，每个鳍状物的宽度小于10纳米。在另一实施例中，子鳍状物区域是电介质材料，其通过湿法或干法蚀刻使鳍状物凹陷并且用共形的或可流动的电介质填充凹陷的腔来形成。
尽管图3中未示出，但应当理解，突出鳍状物部分304的或邻近于突出鳍状物部分304的源极或漏极区域在栅极线308的任一侧上，即，进出纸面的方向。在一个实施例中，源极或漏极区域是突出的鳍状物部分304的原始材料的掺杂部分。在另一实施例中，去除突出鳍状物部分304的材料并例如通过外延沉积以形成分立外延结块(nub)或非分立外延结构而用另一半导体材料来替换。在任一实施例中，源极或漏极区域可以在沟槽隔离区域306的电介质层的高度下方延伸，即，延伸到子鳍状物区域305中。根据本公开内容的实施例，更重掺杂的子鳍状物区域，即，界面380下方的鳍状物的掺杂部分，抑制了通过块体半导体鳍状物的该部分的源极到漏极泄漏。
再次参考图3，在实施例中，鳍状物304/305(以及可能的纳米线304A和304B)由掺杂有电荷载流子的晶体硅、硅/锗或锗层构成，电荷载流子诸如但不限于磷、砷、硼或其组合。在一个实施例中，硅原子的浓度大于93％。在另一实施例中，鳍状物304/305由III-V族材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。沟槽隔离区域306可以由电介质材料构成，例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
栅极线308可以由包括栅极电介质层352和栅电极层350的栅电极叠置体构成。在实施例中，栅电极叠置体的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底鳍状物304的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方案中，栅极电介质的一部分是“U”形结构，其包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层构成，例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在一个具体实施例中，栅电极由形成在金属功函数设定层上的非功函数设定填充材料构成。栅电极层可以由P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可由两个或更多个金属层的叠置体构成，其中一个或多个金属层是功函数金属层且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有在约4.9eV和约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将能够形成具有在约3.9eV和约4.2eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可由“U”形结构构成，所述“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开内容的其他实施方式中，栅电极可由U形结构与平面非U形结构的组合构成。例如，栅电极可由形成于一个或多个平面非U形层顶部的一个或多个U形金属层构成。
与栅电极叠置体相关联的间隔物可以由适于最终将永久栅极结构与相邻导电触点(例如自对准触点)电隔离或有助于该隔离的材料构成。例如，在一个实施例中，间隔物由电介质材料构成，例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
栅极触点314和上覆栅极触点过孔316可以由导电材料构成。在实施例中，一个或多个触点或过孔由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。
在实施例中(尽管未示出)，形成基本上完全对准现有栅极图案308的触点图案，同时无需使用具有非常严格的配准预算的光刻步骤。在一个这样的实施例中，自对准方法使得能够使用固有的高选择性湿法蚀刻(例如，相对于传统实施的干法或等离子体蚀刻)来生成触点开口。在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够无需否则如在常规方法中使用的生成触点图案的关键的光刻操作。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
在实施例中，提供结构300涉及通过替代栅极工艺制造栅极叠置体结构308。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并用永久栅电极材料代替。在一个这样的实施例中，与从较早的处理实施相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且通过包括使用SF6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且通过包括使用NH4OH水溶液或氢氧化四甲铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且通过包括磷酸水溶液的湿法蚀刻去除。
再次参考图3，半导体结构或器件300的布置将栅极触点置于隔离区域上方。这种布置可以被视为是布局空间的低效使用。然而，在另一个实施例中，半导体器件具有触点结构，该触点结构接触栅电极的形成在有源区域上方(例如在子鳍状物305上方)的部分，并且在与沟槽触点过孔相同的层中。
应当理解，并非需要实施上述过程的所有方面才落入本公开内容的实施例的精神和范围内。例如，在一个实施例中，在栅极叠置体的有源部分上方制造栅极触点之前，不需要形成虚设栅极。上述栅极叠置体实际上可以是初始形成的永久栅极叠置体。此外，本文所述的过程可用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在一个实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，诸如三栅器件、独立存取的双栅极器件或鳍式FET。一个或多个实施例对于以亚10纳米(10nm)技术节点制造半导体器件可能是特别有用的。
在实施例中，如整个本说明书中所使用的，层间电介质(ILD)材料由电介质或绝缘材料的层构成或包括电介质或绝缘材料的层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可通过传统技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)或通过其他沉积方法。
在实施例中，如也在整个本说明书中所使用的，金属线或互连线材料(和过孔材料)由一个或多个金属或其他导电结构构成。常见的示例是使用铜线和可以包括或者可以不包括在铜和周围的ILD材料之间的阻挡层的结构。如本文所用，术语金属包括多种金属的合金、叠置体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的叠置体等。因此，互连线可以是单一材料层，或者可以由包括导电衬里层和填充层的若干层形成。任何合适的沉积工艺，例如电镀、化学气相沉积或物理气相沉积，都可以用于形成互连线。在实施例中，互连线由导电材料构成，例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、导线、线路、金属或简单地称为互连。
在实施例中，如也在整个本说明书中所使用的，硬掩模材料、覆盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，不同的硬掩模、覆盖或插塞材料可以用在不同的区域中，以便提供彼此不同的生长或蚀刻选择性，以及为下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层，或两者，或其组合。其他合适的材料可包括碳基材料。根据特定的实施方式，可以使用本领域已知的其他硬掩模、覆盖或插塞层。硬掩模、覆盖或插塞层可以通过CVD、PVD或其他沉积方法形成。
在实施例中，如也在整个本说明书中所使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是三层掩模，由形貌掩蔽部分、抗反射涂层(ARC)和光致抗蚀剂层构成。在一个特定的这种实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，抗反射涂层是硅ARC层。
在另一方面，本文所述的集成电路结构可以使用正面结构的背面显露(reveal)制造方法来制造。在一些示例性实施例中，晶体管或其他器件结构的背面的显露需要晶圆级背面处理。与常规TSV型技术相比，可以以器件单元的密度且甚至在器件的子区域内执行如本文所描述的晶体管的背面的显露。此外，可以执行晶体管的背面的这种显露，以基本上去除在正面器件处理期间器件层设置在其上的所有施主衬底。这样，在晶体管的背面显露之后的器件单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的TSV变得没有必要。
揭示本文所述的技术可实现从“自下而上”器件制造到“中心向外”制造的范例转变，其中“中心”为用于正面制造、从背面显露且再次用于背面制造的任何层。对器件结构的正面和显露的背面的处理可以解决与制造3D IC相关的主要依赖于正面处理的许多挑战。
例如，可以采用晶体管背面的显露方法来去除施主-基质(donor-host)衬底组件的载体层和中间层的至少一部分，例如，如下所述的图4A-4H和5A-5H所示。工艺流程开始于输入施主-基质衬底组件。施主-基质衬底中的载体层的厚度被抛光(例如CMP)和/或用湿法或干法(例如等离子体)蚀刻工艺蚀刻。可以采用已知适合于载体层的成分的任何研磨、抛光和/或湿/干法蚀刻工艺。例如，在载体层是IV族半导体(例如硅)的情况下，可以采用已知适于减薄半导体的CMP浆料。同样，也可以采用已知适于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述内容之前，沿着基本上平行于中间层的断裂面解理载体层。可以利用解理或断裂工艺来去除作为块体物质的载体层的相当大的部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实施已知促进晶圆级断裂的任何均厚注入来解理100-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层内期望为断裂平面的均匀目标深度。在这种解理工艺之后，可以对施主-基质衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。可替换地，在未断裂载体层的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
接着，检测中间层的曝光。检测用于识别施主衬底的背面表面已经前进到接近器件层的点。可以实施任何已知的适于检测载体层和中间层所用材料之间的转变的终点检测技术。在一些实施例中，一个或多个终点标准基于在执行抛光或蚀刻期间检测施主衬底的背面表面的光学吸收或发射的变化。在一些其他实施例中，终点标准与在抛光或蚀刻施主衬底背面表面期间副产物的光学吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可根据载体层与中间层的不同成分而变化。在其他实施例中，终点标准与抛光或蚀刻施主衬底的背面表面的副产物中的物质的质量的变化相关联。例如，处理的副产物可以通过四极质量分析器采样，并且物质质量的变化可以与载体层和中间层的不同成分相关。在另一示例性实施例中，终点标准与施主衬底的背面表面和与施主衬底的背面表面接触的抛光表面之间的摩擦力的变化相关联。
在去除工艺相对于中间层对载体层具有选择性的情况下，可以增强中间层的检测，因为载体去除工艺中的不均匀性可以通过载体层与中间层之间的蚀刻速率增量(delta)来减轻。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率去除中间层，则甚至可以跳过检测。如果不采用终点标准，则如果中间层的厚度足以实现蚀刻的选择性，则预定固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率:中间层蚀刻速率为3:1-10:1或更大。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组成层。例如，可以通过抛光均匀地去除中间层的厚度。可替换地，可以用掩模或均厚蚀刻工艺去除中间层的厚度。该工艺可以采用与减薄载体所采用的相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止的情况下，后一操作可以采用不同的抛光或蚀刻工艺，其相比于器件层的去除更有利于中间层的去除。在要去除小于几百纳米的中间层厚度的情况下，去除工艺可以相对缓慢，针对整个晶圆的均匀性进行优化，并且比用于去除载体层的工艺更精确地受控制。所采用的CMP工艺可以例如采用浆料，该浆料在半导体(例如硅)和围绕器件层并嵌入在中间层内的电介质材料(例如SiO)(例如作为相邻器件区域之间的电隔离)之间提供非常高的选择性(例如100:1-300:1或更高)。
对于通过完全去除中间层而显露器件层的实施例，可以在器件层的暴露的背面或其中的特定器件区域上开始背面处理。在一些实施例中，背面器件层处理包括穿过设置在中间层和先前在器件层中制造的器件区域(诸如源极或漏极区域)之间的器件层的厚度的进一步抛光或湿法/干法蚀刻。
在载体层、中间层或器件层背面用湿法和/或等离子体蚀刻凹陷的一些实施例中，这样的蚀刻可以是图案化蚀刻或材料选择性蚀刻，其将显著的非平面性或形貌赋予器件层背面表面。如下文进一步描述的，图案化可在器件单元内(即，“单元内”图案化)或可跨越器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用至少部分厚度的中间层作为用于背面器件层图案化的硬掩模。因此，掩蔽蚀刻工艺可以在相应的掩蔽器件层蚀刻之前。
上述处理方案可以产生包括IC器件的施主-基质衬底组件，所述IC器件具有中间层的背面、器件层的背面和/或器件层内的一个或多个半导体区域的背面，和/或露出的正面金属化层。然后，在下游处理期间，可以对这些露出区域中的任何一个执行附加的背面处理。
根据本公开内容的一个或多个实施例，为了实现对分区源极或漏极触点结构的背面接入，可在晶圆级实施双面器件处理方案。在一些示例性实施例中，可以处理大的正规衬底(例如，300或450mm直径)晶圆。在示例性处理方案中，提供了包括器件层的施主衬底。在一些实施例中，器件层是IC器件所采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)的晶体管器件中，沟道半导体由半导体器件层形成。作为另一个示例，对于诸如光电二极管的光学器件，漂移和/或增益半导体由器件层形成。该器件层也可以用于具有IC器件的无源结构中。例如，光波导可以采用从器件层图案化的半导体。
在一些实施例中，施主衬底包括材料层的叠置体。这样的材料叠置体可以促进包括器件层但是缺少施主衬底的其他层的IC器件层的后续形成。在示例性实施例中，施主衬底包括通过一个或多个居间材料层与器件层分离的载体层。载体层在器件层的正面处理期间提供机械支撑。载体还可以提供半导体器件层中的结晶度的基础。(一个或多个)中间层可以促进载体层的去除和/或器件层背面的显露。
然后执行正面制造操作以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的正面处理技术来形成任何已知的IC器件，并且在本文其他部分进一步描述了示例性实施例。然后将施主衬底的正面接合到基质衬底上，以形成器件-基质组件。基质衬底在器件层的背面处理期间提供正面机械支撑。基质衬底还可能需要集成电路，在施主衬底上制造的IC器件与所述集成电路互连。对于这些实施例，基质和施主衬底的接合可能还需要通过混合(电介质/金属)接合形成3D互连结构。可以采用任何已知的基质衬底和晶圆级接合技术。
工艺流程继续，其中通过去除载体层的至少一部分来显露器件层的背面。在一些另外的实施例中，在显露操作期间，还可以去除沉积在器件层上方的任何中间层和/或正面材料的部分。如本文在一些示例性实施例的上下文中的其他部分所述，(一个或多个)中间层可以促进器件层背面的高度均匀暴露，例如用作在晶圆级背面显露工艺中采用的蚀刻标记或蚀刻停止层中的一个或多个。对从背面暴露的器件层表面进行处理，以形成双面器件层。然后，可用一种或多种非原生材料替换与器件区域界面相连的原生材料，例如施主衬底的那些材料中的任一种。例如，可以用一种或多种其他半导体、金属或电介质材料替换半导体器件层或中间层的一部分。在一些另外的实施例中，也可以替换在显露操作期间去除的正面材料的部分。例如，可以在正面器件的背面去处理/再处理期间用一个或多个其他半导体、金属或电介质材料替换在正面器件制造期间形成的电介质间隔物、栅极叠置体或触点金属化层的一部分。在其他实施例中，第二器件层或金属中介层接合到露出的背面。
上述工艺流程提供了器件层-基质衬底组件。然后可以进一步处理器件层-基质衬底组件。例如，可以采用任何已知的技术来单切和封装器件层-基质衬底组件。在基质衬底是完全牺牲性的情况下，器件层-基质衬底的封装可能需要将基质衬底与器件层分离。在基质衬底不完全是牺牲性的情况下(例如，在基质衬底还包括器件层的情况下)，可以在以上工艺流程的后续重复期间将器件层-基质衬底组件输出作为基质衬底输入而馈送返回。因此，上述方法的重复可以形成任意数量的双面器件层的晶圆级组装，例如，每层的厚度仅为几十或几百纳米。在一些实施例中，并且如本文其他部分进一步描述的，对器件层内的一个或多个器件单元进行电测试，例如作为双面器件层的晶圆级组装的制造中的成品率控制点。在一些实施例中，电测试需要背面器件探测。
图4A-4H示出了根据一些实施例的利用双面器件处理方法处理的衬底的平面图。图5A-5H示出了根据一些实施例的利用双面器件处理方法处理的衬底的截面图。
如图4A和5A所示，施主衬底401包括在正面晶圆表面上方任意空间布局的多个IC管芯411。可以按照任何技术执行IC管芯411的正面处理以形成任何器件结构。在示例性实施例中，管芯411包括器件层415内的一个或多个半导体区域。中间层410将器件层415与载体层405分开。在示例性实施例中，中间层410与载体层405和器件层415两者直接接触。可替换地，一个或多个间隔层可以设置在中间层410与器件层415和/或载体层405之间。施主衬底401可进一步包括其他层，例如，设置在器件层415上方和/或载体层405下方的其他层。
器件层415可以包括已知适合于特定IC器件(例如但不限于晶体管、二极管和电阻器)的任何器件材料成分的一个或多个层。在一些示例性实施例中，器件层415包括一个或多个IV族(即IUPAC第14族)半导体材料层(例如Si、Ge、SiGe)、III-V族半导体材料层(例如GaAs、InGaAs、InAs、InP)或III-N族半导体材料层(例如GaN、AlGaN、InGaN)。器件层415还可以包括一个或多个半导体过渡金属二硫属化物(TMD或TMDC)层。在其他实施例中，器件层415包括一个或多个石墨烯层，或具有半导体特性的石墨烯材料层。在其他实施例中，器件层415包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC第4-10族)或后过渡金属(例如，IUPAC第11-14族)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低价氧化物(A2O)、一元氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其他实施例中，器件层415包括一个或多个磁性、铁磁、铁电材料层。例如，器件层415可以包括已知适合于隧道结器件的任何材料的一个或多个层，例如但不限于磁隧道结(MTJ)器件。
在一些实施例中，器件层415基本上是单晶的。尽管是单晶的，但是仍然可能存在大量的晶体缺陷。在其他实施例中，器件层415是非晶的或纳米晶的。器件层415可以具有任何厚度(例如，图5A中的z维度)。在一些示例性实施例中，器件层415具有大于管芯411所采用的至少一些半导体区域的z厚度的厚度，因为构建在器件层415上和/或嵌入其中的管芯411的功能半导体区域不需要延伸通过器件层415的整个厚度。在一些实施例中，管芯411的半导体区域仅被设置在器件层415的顶侧厚度内，该顶侧厚度在图5A中由虚线412划界。例如，管芯411的半导体区域可以具有200-300nm或更小的z厚度，而器件层可以具有700-1000nm或更大的z厚度。这样，大约600nm的器件层厚度可以将管芯411的半导体区域与中间层410分开。
载体层405可以具有与器件层415相同的材料成分，或者可以具有与器件层415不同的材料成分。对于载体层405和器件层415具有相同成分的实施例，这两层可以通过它们相对于中间层410的位置来识别。在器件层415是晶体IV族、III-V族或III-N族半导体的一些实施例中，载体层405是与器件层415相同的晶体IV族、III-V族或III-N族半导体。在器件层415是晶体IV族、III-V族或III-N族半导体的替代实施例中，载体层405是与器件层415不同的晶体IV族、III-V族或III-N族半导体。在其他实施例中，载体层405可以包括或者可以是器件层415转移到或者生长到其上的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)、聚合物片、或构建或层压到结构支撑中的任何材料，该结构支撑已知在IC器件处理期间适于作为载体。载体层405可以具有根据载体材料特性和衬底直径的任何厚度(例如，图5A中的z维度)。例如，在载体层405是大规格(例如，300-450mm)半导体衬底的情况下，载体层厚度可以是700-1000μm或更大。
在一些实施例中，一个或多个中间层410设置在载体层405和器件层415之间。在一些示例性实施例中，中间层410在成分上不同于载体层405，使得其可以用作在载体层405的后续去除期间可检测的标记。在一些这样的实施例中，中间层410具有这样的成分，即，当暴露于载体层405的蚀刻剂时，该成分将以比载体层405显著更慢的速率蚀刻(即，中间层410用作载体层蚀刻工艺的蚀刻停止层)。在另外的实施例中，中间层410具有与器件层415的成分不同的组成。例如，中间层410可以是金属、半导体或电介质材料。
在载体层405和器件层415中的至少一个是晶体半导体的一些示例性实施例中，中间层410也是晶体半导体层。中间层410还可以具有与载体层405和/或器件层415相同的结晶度和晶体取向。相对于其中中间层410是必需要将中间层410接合(例如，热压接合)到中间层410和/或载体层405的材料的替代实施例，此类实施例可具有降低施主衬底成本的优点。
对于其中中间层410是半导体的实施例，主要半导体晶格元素、合金成分或杂质浓度中的一个或多个可以至少在载体层405与中间层410之间变化。在至少载体层405是IV族半导体的一些实施例中，中间层410也可以是IV族半导体，但是具有不同的IV族元素或合金和/或掺杂有杂质物质达到与载体层405不同的杂质水平。例如，中间层410可以是在硅载体上外延生长的硅锗合金。对于这样的实施例，假晶中间层可以异质外延生长到低于临界厚度的任何厚度。可替换地，中间层410可以是厚度大于临界厚度的弛豫缓冲层。
在至少载体层405是III-V族半导体的其他实施例中，中间层410也可以是III-V族半导体，但是具有不同的III-V族合金和/或掺杂有杂质物质达到与载体层405不同的杂质水平。例如，中间层410可以是在GaAs载体上外延生长的AlGaAs合金。在载体层405和器件层415都是晶体半导体的一些其他实施例中，中间层410也是晶体半导体层，其可以进一步具有与载体层405和/或器件层415相同的结晶度和晶体取向。
在载体层405与中间层410两者都具有相同或不同主要半导体晶格元素的实施例中，杂质掺杂物可区分载体层与中间层。例如，中间层410和载体层405都可以是硅晶体，其中中间层410缺少载体层405中存在的杂质，或者掺杂有载体层405中不存在的杂质，或者掺杂到与载体层405中存在的杂质不同的水平。杂质差异可以在载体和中间层之间赋予蚀刻选择性，或者仅仅引入可检测的物质。
中间层410可以掺杂有电活性的杂质(即，使其成为n型或p型半导体)或不掺杂，因为杂质可以在随后的载体去除期间提供用于检测中间层410的任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如B)、IV族元素(例如P)。任何其他元素可以用作非电活性物质。中间层410内的杂质掺杂剂浓度仅需与载体层405的杂质掺杂剂浓度相差足以用于检测的量，该量可根据检测技术和检测器灵敏度预先确定。
如本文其他部分进一步所述，中间层410可具有不同于器件层415的成分。在一些这样的实施例中，中间层410可以具有与器件层415的带隙不同的带隙。例如，中间层410可以具有比器件层415更宽的带隙。
在中间层410包括电介质材料的实施例中，电介质材料可以是无机材料(例如SiO、SiN、SiON、SiOC、氢硅倍半氧烷、甲基硅倍半氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，中间层410可以形成为嵌入层(例如，通过将氧注入到硅器件和/或载体层中的SiOx)。电介质中间层的其他实施例可能需要将载体层405接合(例如，热压接合)到器件层415。例如，在施主衬底401是氧化物上半导体(SOI)衬底的情况下，可以氧化载体层405和器件层415之一或两者并将其接合在一起以形成SiO中间层410。对于其他无机或有机电介质材料，可以采用类似的接合技术。
在一些其他实施例中，中间层410包括在所述层内横向间隔开的两种或更多种材料。所述两种或更多种材料可包括电介质与半导体、电介质与金属、半导体与金属、电介质与金属、两种不同电介质、两种不同半导体或两种不同金属。在这样的中间层内，第一材料可以围绕第二材料的延伸穿过中间层的厚度的岛。例如，中间层可以包括围绕半导体岛的场隔离电介质，所述半导体岛延伸穿过中间层的厚度。半导体可以在图案化的电介质的开口中外延生长，或者电介质材料可以沉积在图案化的半导体的开口中。
在一些示例性实施例中，半导体特征，例如鳍状物或台面，被蚀刻到半导体器件层的正面表面中。围绕这些特征的沟槽随后可以用隔离电介质回填，例如在任何已知的浅沟槽隔离(STI)工艺之后。可以采用一个或多个半导体特征或隔离电介质来终止背面载体去除工艺，例如作为背面显露蚀刻停止层。在一些实施例中，沟槽隔离电介质的显露可以停止、显著地延迟或引起用于终止背面载体抛光的可检测信号。例如，在暴露围绕包括器件层的半导体特征的沟槽隔离电介质的(底部)表面时，采用具有高选择性的浆料的载体半导体的CMP抛光可能显著减慢，其中，相对于隔离电介质(例如SiO)的去除，所述高选择性更有利于载体半导体(例如Si)的去除。因为器件层设置在中间层的正面上，所以器件层不需要直接暴露于背面显露工艺。
值得注意的是，对于其中中间层包括半导体和电介质两者的实施例，中间层厚度可以显著大于与中间层和载体的晶格失配相关联的临界厚度。尽管临界厚度以下的中间层可能厚度不足以适应晶圆级背面显露工艺的不均匀性，但是具有较大厚度的实施例可以有利地增加背面显露工艺窗口。具有针孔电介质的实施例可以以其他方式促进载体层和器件层的后续分离，以及提高器件层内的晶体质量。
在包括半导体和电介质的中间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，硅外延器件层通过设置在硅载体层之上的针孔电介质生长。
继续图4A和5A的描述，中间层410也可以是金属。对于这样的实施例，金属可以具有已知适合于接合到载体层405或器件层415的任何成分。例如，载体层405和器件层415中的任一个或两者可以用金属(例如但不限于Au或Pt)来覆面(finish)，并且随后被接合在一起，例如以形成Au或Pt中间层410。这种金属也可以是中间层的一部分，该中间层还包括围绕金属特征的经图案化电介质。
中间层410可以具有任何厚度(例如，图5A中的z高度)。中间层的厚度应足以确保在暴露器件区域和/或器件层415之前可以可靠地终止载体去除操作。中间层410的示例性厚度范围从几百纳米到几微米，并且可以根据例如要去除的载体材料的量、载体去除工艺的均匀性和载体去除工艺的选择性而变化。对于其中中间层具有与载体层405相同的结晶度和晶体取向的实施例，载体层厚度可以通过中间层410的厚度减小。即，中间层410可以是700-1000μm厚的IV族晶体半导体衬底的顶部部分，该IV族晶体半导体衬底也用作载体层。在假晶异质外延实施例中，中间层厚度可以被限制到临界厚度。对于采用深宽比捕获(ART)或另一种完全弛豫缓冲架构的异质外延中间层实施例，中间层可以具有任何厚度。
如图4B和5B进一步所示，施主衬底401可接合到基质衬底402，以形成施主-基质衬底组件403。在一些示例性实施例中，施主衬底401的正面表面接合到基质衬底402的表面，使得器件层415靠近基质衬底402，并且载体层405远离基质衬底402。基质衬底402可以是已知适合于接合到器件层415和/或在器件层415上方制造的正面叠置体的任何衬底。在一些实施例中，基质衬底402包括一个或多个附加器件层。例如，基质衬底402还可以包括一个或多个器件层(未示出)。基质衬底402可以包括集成电路，在基质衬底402的器件层中制造的IC器件与该集成电路互连，在这种情况下，器件层415与基质衬底402的接合可能还需要通过晶圆级接合形成3D互连结构。
虽然图5B没有详细示出，但是在器件层415和基质衬底402之间可以存在任何数量的正面层，例如互连金属化级和层间电介质(ILD)层。可以采用任何技术来接合基质衬底402和施主衬底401。在本文其他部分进一步描述的一些示例性实施例中，施主衬底401与基质衬底402的接合是通过金属-金属、氧化物-氧化物或混合(金属/氧化物-金属/氧化物)热压接合进行的。
在基质衬底402面向在载体层405相反的一侧上的器件层415的情况下，如图4C和5C进一步所示，可以去除载体层405的至少一部分。在去除整个载体层405的情况下，施主-基质衬底组件403保持高度一致的厚度，具有平面的背面和正面表面。可替换地，可以掩蔽载体层405，并且仅在未掩蔽的子区域中暴露中间层410，以形成非平面的背面表面。在图4C和5C所示的示例性实施例中，从施主-基质衬底组件403的整个背面表面去除载体层405。可以通过例如解理、研磨和/或抛光(例如化学机械抛光)和/或湿法化学蚀刻和/或等离子蚀刻穿过载体层的厚度来去除载体层405以暴露中间层410。可以采用一个或多个操作来去除载体层405。有利地，可以基于持续时间或对中间层410的暴露敏感的终点信号来终止(一个或多个)去除操作。
在另外的实施例中，例如如图4D和5D所示，也至少部分地蚀刻中间层410以暴露器件层415的背面。中间层410的至少一部分可以在其用作载体层蚀刻停止和/或载体层蚀刻终点触发物之后被去除。在去除整个中间层410的情况下，施主-基质衬底组件403维持高度一致的器件层厚度，其中由中间层提供的平面的背面和正面表面比载体层薄得多。可替换地，可以掩蔽中间层410，并且仅在未掩蔽的子区域中暴露器件层415，从而形成非平面的背面表面。在图4D和5D所示的示例性实施例中，从施主-基质衬底组件403的整个背面表面去除中间层410。例如，可以通过抛光(例如，化学机械抛光)、和/或均厚湿法化学蚀刻、和/或均厚等离子体蚀刻穿过中间层的厚度来如此去除中间层410以暴露器件层415。可以采用一个或多个操作来去除中间层410。有利地，可以基于持续时间或对器件层415的暴露敏感的终点信号来终止(一个或多个)去除操作。
在一些进一步的实施例中，例如如图4E和5E所示，部分地蚀刻器件层415以暴露先前在正面处理期间形成的器件结构的背面。在其用于制造一个或多个器件半导体区域和/或其用作中间层蚀刻停止层或终点触发物之后，可以去除器件层415的至少一部分。在器件层415在整个衬底区域上方减薄的情况下，施主-基质衬底组件403保持高度一致的减小的厚度，并且具有平面的后表面和前表面。可替换地，可以掩蔽器件层415，并且仅在未掩蔽的子区域中选择性地暴露器件结构(例如，器件半导体区域)，从而形成非平面的背面表面。在图4E和5E所示的示例性实施例中，器件层415在施主-基质衬底组件403的整个背面表面上被减薄。例如，可以通过抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻、穿过器件层的厚度来减薄器件层415，以暴露一个或多个器件半导体区域和/或一个或多个先前在正面处理期间形成的其他器件结构(例如，正面器件端子触点金属化层、间隔物电介质等)。可以采用一个或多个操作来减薄器件层415。有利地，可以基于持续时间或对器件层415内的经图案化特征的暴露敏感的终点信号来终止器件层减薄。例如，在正面处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，可以在暴露隔离电介质材料时终止器件层415的背面减薄。
非原生材料层可以沉积在中间层的背面表面、器件层和/或器件层415内的特定器件区域上方，和/或沉积在一个或多个其他器件结构(例如，正面器件端子触点金属化、间隔物电介质等)上方。从背面暴露(显露)的一个或多个材料可覆盖有非原生材料层或用这种材料替换。在图4F和5F所示的一些实施例中，非原生材料层420沉积在器件层415上方。非原生材料层420可以是具有与被去除以显露器件层的背面的材料的成分和/或微结构不同的成分和/或微结构的任何材料。例如，在去除中间层410以暴露器件层415的情况下，非原生材料层420可以是与中间层410的成分或微结构不同的另一半导体。在器件层415是III-N族半导体的一些这样的实施例中，非原生材料层420也可以是在III-N族器件区域的显露的背面表面上再生长的相同或不同成分的III-N族半导体。该材料可以从所显露的III-N族器件区域外延地再生长，例如，以具有比去除的材料的晶体质量更好的晶体质量，和/或在器件层和/或器件层内的器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的垂直(例如，z维度)叠置体。
在器件层415是III-V族半导体的一些其他实施例中，非原生材料层420也可以是在III-V族器件区域的显露的背面表面上再生长的相同或不同成分的III-V族半导体。该材料可以从所显露的III-V族器件区域外延地再生长，例如，以具有比去除的材料的晶体质量相对更好的晶体质量，和/或在器件层内或器件层内的特定器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的垂直叠置体。
在器件层415是IV族半导体的一些其他实施例中，非原生材料层420也可以是在IV族器件区域的显露的背面表面上再生长的相同或不同成分的IV族半导体。该材料可以从所显露的IV族器件区域外延再生长，例如，以具有比去除的材料的晶体质量相对更好的晶体质量，和/或在器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的叠置体。
在一些其他实施例中，非原生材料层420是电介质材料，例如但不限于SiO、SiON、SiOC、氢硅倍半氧烷、甲基硅倍半氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用于电隔离各种器件结构，例如半导体器件区域，其可以先前在施主衬底401的正面处理期间形成。
在一些其他实施例中，非原生材料层420是导电材料，例如已知适合于接触从背面显露的器件区域的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层420是适合于接触从背面显露的器件区域(例如，晶体管源极或漏极区域)的金属化层。在实施例中，可以形成金属间接触例如NixSiy、TixSiy、Ni:Si:Pt、TiSi、CoSi等。另外，可使用注入物来实现鲁棒接触(例如，P、Ge、B等)。
在一些实施例中，非原生材料层420是材料的叠置体，例如包括栅极电介质层和栅电极层两者的FET栅极叠置体。作为一个示例，非原生材料层420可以是适合于接触从背面显露的半导体器件区域(例如，晶体管沟道区域)的栅极电介质叠置体。描述为用于器件层415的选项的任何其他材料也可以沉积在器件层415的背面上方和/或形成在器件层415内的器件区域上方。例如，非原生材料层420可以是上述氧化物半导体、TMDC或隧穿材料中的任何一种，其可以沉积在背面上，例如以递增地制造垂直堆叠的器件层。
背面晶圆级处理可以以已知的适合于正面处理的任何方式继续。例如，可以使用任何已知的光刻和蚀刻技术将非原生材料层420图案化为有源器件区域、器件隔离区域、器件触点金属化层或器件互连。背面晶圆级处理还可以制造将不同器件的端子耦接到IC中的一个或多个互连金属化级。在本文其他部分进一步描述的一些实施例中，可以采用背面处理将电源总线互连到IC内的各种器件端子。
在一些实施例中，背面处理包括接合到次级基质衬底。这种接合可以采用任何层转移工艺来将背面(例如，非原生)材料层接合到另一衬底。在这种接合之后，可以作为牺牲施主去除之前的基质衬底以重新暴露器件层的正面叠置体和/或正面。这样的实施例可以使得能够重复地进行器件层的面对面的层压，其中第一器件层用作组件的核心。在图4G和5G中所示的一些实施例中，接合到非原生材料层420的次级基质衬底440在去除基质衬底402时至少提供机械支撑。
可以采用任何接合，例如但不限于热压接合，以将次级基质衬底440接合到非原生材料层420。在一些实施例中，次级基质衬底440的表面层和非原生材料层420两者是热压接合的连续电介质层(例如，SiO)。在一些其他实施例中，次级基质衬底440的表面层和非原生材料层420都包括热压接合的金属层(例如，Au、Pt等)。在其他实施例中，对次级基质衬底440的表面层和非原生材料层420中的至少一个进行图案化，包括经图案化的金属表面(即，迹线)和周围电介质(例如，隔离部)两者，其经热压接合以形成混合(例如，金属/氧化物)接合部。对于这种实施例，在接合工艺期间(例如，光学地)对准次级基质衬底440和经图案化的非原生材料层420中的结构特征。在一些实施例中，非原生材料层420包括耦接到在器件层415中制造的晶体管的端子的一条或多条导电背面迹线。导电背面迹线可以例如接合到次级基质衬底440上的金属化层。
器件层的接合可以在完成器件层的正面处理之前或之后从器件层的正面和/或背面进行。可以在器件(例如晶体管)的正面制造基本完成之后执行背面接合工艺。可替换地，可在完成器件(例如，晶体管)的正面制造之前执行背面接合工艺，在这种情况下，器件层的正面可在背面接合工艺之后接受附加的处理。如图4H和5H中进一步所示，例如，正面处理包括去除基质衬底402(作为第二施主衬底)以重新暴露器件层415的正面。此时，施主-基质衬底组件403包括通过非原生材料层420接合到器件层415的次级基质440。
在另一方面，上文结合图2C描述的垂直二极管结构可与其他无衬底集成电路结构(例如，由自对准栅极端盖(SAGE)结构分离的相邻半导体结构或器件)共同集成。可替换地或另外，由SAGE结构分离的无衬底集成电路结构可以被制造为包括背面外延半导体结构。特定实施例可以涉及多个宽度(多Wsi)纳米线和纳米带在SAGE架构中的集成并且由SAGE壁分开。在实施例中，在前端工艺流程的SAGE架构部分中将纳米线/纳米带与多个Wsi集成。这种工艺流程可以包括不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能。可以嵌入相关的外延源极或漏极区域(例如，去除纳米线的部分，然后执行源极或漏极(S/D)生长)。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且特别地，缩小扩散到扩散间隔。为了提供说明性比较，图6示出了根据本公开内容的实施例的通过用于非端盖架构的纳米线和鳍状物截取的截面图。图7示出了根据本公开内容的实施例的通过用于自对准栅极端盖(SAGE)架构的纳米线和鳍状物截取的截面图。
参考图6，集成电路结构600包括衬底602，该衬底具有从衬底突出到隔离结构608上方一定量606的鳍状物604，隔离结构608横向围绕鳍状物604的下部部分。鳍状物的上部部分可以包括局部隔离结构622和生长增强层620，如图所示。相应的纳米线605在鳍状物604上方。可在集成电路结构600上方形成栅极结构以制造器件。然而，可以通过增加鳍状物604/纳米线605对之间的间隔来适应这种栅极结构中的中断。
参考图6，在实施例中，在栅极形成之后，结构600的下部部分可以被平坦化和/或蚀刻到水平面634，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背面(底部)触点。还应当理解，平坦化和/或蚀刻可进行到其他水平面，例如630或632。
作为对比，参考图7，集成电路结构750包括衬底752，该衬底具有从衬底突出到隔离结构758上方一定量756的鳍状物754，隔离结构758横向围绕鳍状物754的下部部分。鳍状物的上部部分可以包括局部隔离结构772和生长增强层770，如图所示。相应的纳米线755在鳍状物754上方。隔离SAGE壁760(如图所示，其可以包括在其上的硬掩模)被包括在隔离结构758内和相邻的鳍状物754/纳米线755对之间。隔离SAGE壁760与最近的鳍状物754/纳米线755对之间的距离限定了栅极端盖间隔762。栅极结构可形成在集成电路结构750上方，并且在隔离SAGE壁之间以制造器件。在这个栅极结构中的中断是由隔离SAGE壁造成的。由于隔离SAGE壁760是自对准的，因此可以使来自常规方法的限制减到最小，以使得扩散到扩散的间隔能够更激进。此外，由于栅极结构在所有位置处都包括中断，因此各个栅极结构部分可以通过形成在隔离SAGE壁760上方的局部互连来层连接。在实施例中，如图所示，隔离SAGE壁760各自包括下电介质部分和下电介质部分上的电介质盖层。
参考图7，在实施例中，在栅极形成之后，结构700的下部部分可以被平坦化和/或蚀刻到水平面784，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背面(底部)触点。还应当理解，平坦化和/或蚀刻可以进行到其他水平面，例如780或782。
自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽触点端盖，而不需要额外的长度来解决掩模未对准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文描述的实施例可以包括栅极端盖隔离结构的制造，其也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
在实施例中，如全文所述，自对准栅极端盖(SAGE)隔离结构可以由适于最终将永久栅极结构的部分彼此电隔离或有助于该隔离的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或掺碳的氮化硅。其他示例性材料或材料组合包括多层叠置体，其具有下部二氧化硅、氮氧化硅、氮化硅或掺碳的氮化硅以及上部较高介电常数材料，例如氧化铪。
应当理解，上文结合图2C描述的垂直二极管结构可与其他无衬底集成电路结构(例如，基于纳米线或纳米带的器件)共同集成。可替换地或另外，可以制造基于纳米线或纳米带的无衬底集成电路结构以包括背面外延半导体结构。作为用于共同集成或者用于包括背面外延半导体结构的无衬底器件的示例，并且为了突出具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了沿a-a'轴截取的图8A的基于纳米线的集成电路结构的源极或漏极截面图。图8C示出了沿b-b'轴截取的图8A的基于纳米线的集成电路结构的沟道截面图。
参考图8A，集成电路结构800包括在衬底802上方的一个或多个垂直堆叠的纳米线(804集合)。在实施例中，如图所示，局部隔离结构802C、生长增强层802B和下衬底部分802A被包括在衬底802中，如图所示。出于说明的目的，为了突出纳米线部分，没有示出在最底部纳米线下方并从衬底802形成的可选鳍状物。本文的实施例针对单线器件和多线器件。作为示例，出于说明的目的示出了具有纳米线804A、804B和804C的基于三条纳米线的器件。为了便于描述，纳米线804A用作示例，其中描述集中于纳米线之一。应当理解，在描述一条纳米线的属性的情况下，基于多条纳米线的实施例可以具有对于纳米线中的每一条纳米线相同或基本上相同的属性。
纳米线804中的每一条包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周边(Pc)。参考图8A和8C，栅电极叠置体808围绕每个沟道区域806的整个周边(Pc)。栅电极叠置体808包括栅电极以及沟道区域806和栅电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为它完全被栅电极堆叠体808包围，而没有任何中间材料，诸如下面的衬底材料或上面的沟道制造材料。因此，在具有多条纳米线804的实施例中，纳米线的沟道区域806也相对于彼此是分立的。
参考图8A和8B，集成电路结构800包括一对非分立的源极区域或漏极区域810/812。这对非分立的源极区域或漏极区域810/812在多条垂直堆叠纳米线804的沟道区域806的任一侧上。此外，这对非分立的源极区域或漏极区域810/812对于多条垂直堆叠的纳米线804的沟道区域806是邻接的。在一个未示出的这样的实施例中，这对非分立的源极区域或漏极区域810/812对于沟道区域806是直接垂直邻接的，因为外延生长在延伸超过沟道区域806的纳米线部分上和之间，其中纳米线末端被示出在源极或漏极结构内。在另一实施例中，如图8A所示，这对非分立的源极区域或漏极区域810/812对于沟道区域806是间接垂直邻接的，因为它们形成在纳米线的端部处而不是在纳米线之间。
在实施例中，如图所示，源极区域或漏极区域810/812是非分立的，因为对于纳米线804的每个沟道区域806不存在单独的和分立的源极区域或漏极区域。因此，在具有多条纳米线804的实施例中，纳米线的源极区域或漏极区域810/812是全局的或统一的源极区域或漏极区域，而不是对于每条纳米线是分立的。即，在单个统一特征用作多条(在该情况下，3条)纳米线804的源极或漏极区域，并且更具体地，用于多于一个的分立沟道区域806的意义上，非分立的源极区域或漏极区域810/812是全局的。在一个实施例中，从垂直于分立沟道区域806的长度的横截面的角度看，这对非分立的源极区域或漏极区域810/812中的每一个在形状上近似为具有底部锥形部分和顶部顶点部分的矩形，如图8B中所示的。然而，在其他实施例中，纳米线的源极区域或漏极区域810/812相对较大，但仍是分立的非垂直合并的外延结构，例如结块。
根据本公开内容的实施例，如图8A和8B所示，集成电路结构800还包括一对触点814，每个触点814在这对非分立的源极区域或漏极区域810/812中的一个上。在一个这样的实施例中，在垂直意义上，每个触点814完全包围相应的非分立的源极区域或漏极区域810/812。在另一方面，非分立的源极区域或漏极区域810/812的整个周边可能不能被触及以与触点814接触，并且触点814因此仅部分地包围非分立的源极区域或漏极区域810/812，如图8B中所示的。在未示出的对比实施例中，沿a-a'轴截取的非分立的源极区域或漏极区域810/812的整个周边被触点814包围。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔物816。如图所示，这对间隔物816的外部部分可以与非分立的源极区域或漏极区域810/812的部分重叠，从而提供在这对间隔物816下方的非分立的源极区域或漏极区域810/812的“嵌入”部分。还如图所示，非分立的源极区域或漏极区域810/812的嵌入部分可不在整个这对间隔物816下方延伸。
衬底802可由适用于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由单晶材料构成的下块体衬底，该单晶材料可以包括但不限于硅、锗、硅锗、锗-锡、硅锗-锡或III-V族化合物半导体材料。由可包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上绝缘体层在下块体衬底上。因此，结构800可以从起始绝缘体上半导体衬底制造。可替换地，结构800直接从块体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述上绝缘体层。在另一替代实施例中，结构800直接从块体衬底形成，并且掺杂用于在其上形成电隔离的有源区域，诸如纳米线。在一个这样的实施例中，第一纳米线(即，接近衬底)是omega-FET型结构的形式。
在实施例中，可以将纳米线804的尺寸确定为线或带，如下所述，并且可以具有方形或圆形的角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下所述，也可以考虑其他取向。在实施例中，从横截面的角度看，纳米线804的尺寸是纳米级的。例如，在特定实施例中，纳米线804的最小尺寸小于约20纳米。在实施例中，纳米线804由应变材料构成，特别是在沟道区域806中。
参考图8C，在实施例中，沟道区域806中的每一个具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。即，在两种情况下，沟道区域806的横截面轮廓都是类似正方形的，或者如果是倒圆角的，则是类似圆形的。在另一方面，沟道区域的宽度和高度不需要相同，例如在全文中描述的纳米带的情况。
再次参考图8A、8B和8C，在实施例中，结构800的下部部分可以被平坦化和/或蚀刻到水平面899，以留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背面表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背面(底部)触点。
在实施例中，如全文所述，集成电路结构包括非平面器件，例如但不限于具有相应的一个或多个上覆纳米线结构的finFET或三栅结构，以及finFET或三栅结构与相应的一个或多个上覆纳米线结构之间的隔离结构。在一些实施例中，保留finFET或三栅极结构。在其他实施例中，FinFET或三栅极结构可以最终在衬底去除工艺中被去除。
本文所公开的实施例可以用于制造各种不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可用于本领域已知的各种电子设备中。例如在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦接。例如，处理器可以通过一条或多条总线耦接到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图9示出了根据本公开内容的一个实施方式的计算设备900。计算设备900容纳板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电耦接到板902。在一些实施方式中，至少一个通信芯片906也物理和电耦接到板902。在另外的实施方式中，通信芯片906是处理器904的一部分。
取决于其应用，计算设备900可以包括可以或可以不物理和电耦接到板902的其他部件。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片906实现用于向和从计算设备900传输数据的无线通信。术语“无线”及其派生词可用于描述可通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包括任何导线，尽管在一些实施例中它们可以不包括。通信芯片906可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和之后的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的较近距离无线通信，并且第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较远距离无线通信。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开内容的实施例的实施方式构建的一个或多个结构，诸如无衬底集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片906也包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开内容的实施例的实施方式构建的一个或多个结构，诸如无衬底集成电路结构。
在进一步的实施方式中，容纳在计算设备900内的另一部件可以包括集成电路管芯，该集成电路管芯包括根据本公开内容的实施例的实施方式构建的一个或多个结构，诸如无衬底集成电路结构。
在各种实施方式中，计算设备900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。在另外的实施方式中，计算设备900可以是处理数据的任何其他电子设备。
图10示出了包括本公开内容的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层1000的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层1000可以将集成电路管芯耦接到随后可耦接到第二衬底1004的球栅阵列(BGA)1006。在一些实施例中，第一衬底1002和第二衬底1004附接到中介层1000的相反侧。在其他实施例中，第一衬底1002和第二衬底1004附接到中介层1000的同一侧。在另外的实施例中，三个或更多个衬底通过中介层1000互连。
中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，中介层1000可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底的材料相同的材料，例如硅、锗、以及其他III-V族和IV族材料。
中介层1000可以包括金属互连1008和过孔1010，包括但不限于穿硅过孔(TSV)1012。中介层1000还可以包括嵌入式器件1014，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在中介层1000上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本公开内容的实施例，本文公开的装置或过程可以用于制造中介层1000或用于制造包括在中介层1000中的部件。
因此，本公开内容的实施例包括无衬底垂直二极管集成电路结构，以及制造无衬底垂直二极管集成电路结构的方法。
以上对本公开内容的实施例的所示实施方式的描述，包括摘要中所描述的，不是旨在是详尽无遗的或将本公开内容限制为所公开的精确形式。虽然为了说明的目的，本文描述了本公开内容的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内各种等同修改是可能的。
根据以上详细描述，可以对本公开内容进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开内容限制于在说明书和权利要求中公开的特定实施方式。相反，本公开内容的范围完全由所附权利要求确定，权利要求将根据权利要求解释的既定原则来解释。
示例实施例1：一种无衬底集成电路结构，包括在电介质层中的半导体鳍状物，所述半导体鳍状物具有顶部和底部，并且所述电介质层具有顶表面和底表面。第一外延半导体结构在所述半导体鳍状物的顶部上。第二外延半导体结构在所述半导体鳍状物的底部上。第一导电触点在第一外延半导体结构上。第二导电触点在第二外延半导体结构上。
示例实施例2：根据示例实施例1所述的无衬底集成电路结构，其中，第一外延半导体结构具有在电介质层的顶表面下方的底部，并且其中，第二外延半导体结构具有在电介质层的底表面上方的顶部。
示例实施例3：根据示例实施例1或2所述的无衬底集成电路结构，其中，所述鳍状物包括硅，并且所述第一外延半导体结构和所述第二外延半导体结构包括硅和锗。
示例实施例4：根据示例实施例1、2或3所述的无衬底集成电路结构，其中，所述第一外延半导体结构和所述第二外延半导体结构被形成刻面。
示例实施例5：根据示例实施例1、2、3或4所述的无衬底集成电路结构，其中，所述集成电路结构是垂直二极管。
示例实施例6：一种计算设备，包括板和耦接到板的部件。所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括在电介质层中的半导体鳍状物，所述半导体鳍状物具有顶部和底部，并且所述电介质层具有顶表面和底表面。第一外延半导体结构在所述半导体鳍状物的顶部上。第二外延半导体结构在所述半导体鳍状物的底部上。第一导电触点在第一外延半导体结构上。第二导电触点在第二外延半导体结构上。
示例实施例7：根据示例实施例6所述的计算设备，还包括耦接到板的存储器。
示例实施例8：根据示例实施例6或7所述的计算设备，还包括耦接到板的通信芯片。
示例实施例9：根据示例实施例6、7或8所述的计算设备，其中，所述部件是封装的集成电路管芯。
示例实施例10：根据示例实施例6、7、8或9所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
示例实施例11：一种无衬底集成电路结构，包括在电介质层中的多个鳍状物。多个N型外延结构在多个鳍状物的顶部上。多个P型外延结构在多个鳍状物的底部上。第一导电触点在多个N型外延结构上。第二导电触点在多个P型外延结构上。
示例实施例12：根据示例实施例11所述的无衬底集成电路结构，其中，所述多个鳍状物是多个N型鳍状物。
示例实施例13：根据示例实施例11所述的无衬底集成电路结构，其中，所述多个鳍状物是多个P型鳍状物。
示例实施例14：根据示例实施例11、12或13所述的无衬底集成电路结构，其中，所述多个鳍状物包括硅，所述多个N型外延结构包括硅和锗，并且所述多个P型外延结构包括硅和锗。
示例实施例15：根据示例实施例11、12、13或14所述的无衬底集成电路结构，其中，所述集成电路结构是垂直二极管。
示例实施例16：一种计算设备，包括板和耦接到板的部件。所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括在电介质层中的多个鳍状物。多个N型外延结构在多个鳍状物的顶部上。多个P型外延结构在多个鳍状物的底部上。第一导电触点在多个N型外延结构上。第二导电触点在多个P型外延结构上。
示例实施例17：根据示例实施例16所述的计算设备，还包括耦接到板的存储器。
示例实施例18：根据示例实施例16或17所述的计算设备，还包括耦接到板的通信芯片。
示例实施例19：根据示例实施例16、17或18所述的计算设备，其中，所述部件是封装的集成电路管芯。
示例实施例20：根据示例实施例16、17、18或19所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。

Claims (20)

1.一种无衬底集成电路结构，包括：
电介质层中的半导体鳍状物，所述半导体鳍状物具有顶部和底部，并且所述电介质层具有顶表面和底表面；
第一外延半导体结构，在所述半导体鳍状物的顶部上；
第二外延半导体结构，在所述半导体鳍状物的底部上；
第一导电触点，在所述第一外延半导体结构上；以及
第二导电触点，在所述第二外延半导体结构上。
2.根据权利要求1所述的无衬底集成电路结构，其中，所述第一外延半导体结构具有在所述电介质层的顶表面下方的底部，并且其中，所述第二外延半导体结构具有在所述电介质层的底表面上方的顶部。
3.根据权利要求1或2所述的无衬底集成电路结构，其中，所述鳍状物包括硅，并且所述第一外延半导体结构和所述第二外延半导体结构包括硅和锗。
4.根据权利要求1或2所述的无衬底集成电路结构，其中，所述第一外延半导体结构和所述第二外延半导体结构被形成刻面。
5.根据权利要求1或2所述的无衬底集成电路结构，其中，所述集成电路结构是垂直二极管。
6.一种计算设备，包括：
板；以及
部件，耦接到所述板，所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括：
半导体鳍状物，在电介质层中，所述半导体鳍状物具有顶部和底部，并且所述电介质层具有顶表面和底表面；
第一外延半导体结构，在所述半导体鳍状物的顶部上；
第二外延半导体结构，在所述半导体鳍状物的底部上；
第一导电触点，在所述第一外延半导体结构上；以及
第二导电触点，在所述第二外延半导体结构上。
7.根据权利要求6所述的计算设备，还包括：
存储器，耦接到所述板。
8.根据权利要求6或7所述的计算设备，还包括：
通信芯片，耦接到所述板。
9.根据权利要求6或7所述的计算设备，其中，所述部件是封装的集成电路管芯。
10.根据权利要求6或7所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
11.一种无衬底集成电路结构，包括：
在电介质层中的多个鳍状物；
多个N型外延结构，在所述多个鳍状物的顶部上；
多个P型外延结构，在所述多个鳍状物的底部上；
第一导电触点，在所述多个N型外延结构上；以及
第二导电触点，在所述多个P型外延结构上。
12.根据权利要求11所述的无衬底集成电路结构，其中，所述多个鳍状物是多个N型鳍状物。
13.根据权利要求11所述的无衬底集成电路结构，其中，所述多个鳍状物是多个P型鳍状物。
14.根据权利要求11、12或13所述的无衬底集成电路结构，其中，所述多个鳍状物包括硅，所述多个N型外延结构包括硅和锗，并且所述多个P型外延结构包括硅和锗。
15.根据权利要求11、12或13所述的无衬底集成电路结构，其中，所述集成电路结构是垂直二极管。
16.一种计算设备，包括：
板；以及
部件，耦接到所述板，所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括：
多个鳍状物，在电介质层中；
多个N型外延结构，在所述多个鳍状物的顶部上；
多个P型外延结构，在所述多个鳍状物的底部上；
第一导电触点，在所述多个N型外延结构上；以及
第二导电触点，在所述多个P型外延结构上。
17.根据权利要求16所述的计算设备，还包括：
存储器，耦接到所述板。
18.根据权利要求16或17所述的计算设备，还包括：
通信芯片，耦接到所述板。
19.根据权利要求16或17所述的计算设备，其中，所述部件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
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