KR102522344B1 - 누설 전류 억제 기능이 있는 반도체 디바이스 및 이를 형성하는 방법 - Google Patents

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웨이 하오 루
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Abstract

반도체 디바이스를 제조하는 방법은 기판 위에 핀 구조를 형성하는 단계, 핀 구조 위에 희생 게이트 구조를 형성하는 단계, 및 S/D 리세스를 형성하기 위해 핀 구조의 소스/드레인 (S/D) 영역을 에칭하는 단계를 포함한다. 핀 구조는 교대로 적층된 제1 반도체 층들 및 제2 반도체 층들을 포함한다. 방법은 S/D 리세스 내에 절연 유전체 층을 성막하는 단계, 절연 유전체 층의 하단 부분 위에 에칭 보호 층을 성막하는 단계, 및 절연 유전체 층을 부분적으로 제거하는 단계를 더 포함한다. 방법은 S/D 리세스 내에서 에피택셜 S/D 피처를 성장시키는 단계를 더 포함한다. 절연 유전체 층의 하단 부분은 에피택셜 S/D 피처와 기판 사이에 위치한다.

Description

누설 전류 억제 기능이 있는 반도체 디바이스 및 이를 형성하는 방법 {SEMICONDUCTOR DEVICE WITH LEAKAGE CURRENT SUPPRESSION AND METHOD FOR FORMING THE SAME}
우선권 데이터
본 출원은, 2020년 10월 19일에 출원된 미국 특허 가출원 제63/093,531호에 대해 우선권을 주장하며, 이 출원의 전체 개시내용은 본 명세서에 참고로 포함된다.
반도체 집적회로 (IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료들과 설계의 기술적 발전들은 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 가지고 있는 IC들의 세대들을 생산해왔다. IC 진화의 과정에서 기능 밀도 (즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가해온 반면 형상 크기 (즉, 제작 공정을 이용하여 생성될 수 있는 가장 작은 구성요소 (또는 선))는 감소해왔다. 이 스케일링 다운 공정은 일반적으로 생산 효율성을 높이고 관련 비용들을 절감하여 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC들의 가공 및 제조의 복잡성을 증가시켜왔다.
최근에, 게이트 채널 커플링을 증가시켜 게이트 제어를 개선하고, OFF-상태 전류를 감소시키며, 단채널 효과들 (SCEs)을 줄이기 위한 노력의 일환으로 다중-게이트 트랜지스터들이 도입되었다. 하나의 이러한 다중-게이트 트랜지스터는 게이트-올-어라운드 (GAA) 트랜지스터이다. 일부 예들에서, GAA 트랜지스터의 게이트 구조는 채널 영역 주위를 감싸서 여러 측면들상에서 채널에 대한 접근을 제공한다. GAA 트랜지스터들은 상보적인 금속-산화물-반도체 (CMOS) 공정들과 호환되며, 이들의 구조는 게이트 제어를 유지하고 SCE들을 완화하면서 공격적으로 스케일링될 수 있다. GAA 트랜지스터의 채널 영역은 나노와이어들, 나노시트들, 기타 나노구조들, 및/또는 기타 상당한 변화들과 같은 적층 채널 구조들로부터 형성된다. 반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하기 위해 10나노미터 (nm) 이하 기술 공정 노드들로 또한 발전함에 따라 적층된 나노시트들 주위에 GAA 피처들 제작의 집적은 어려울 수 있다. 예를 들어, 통상적으로 GAA 공정 흐름에서, 최하단 채널 구조 주위에 확장되는 게이트 구조는 또한 그 아래 반도체 기판의 상단 표면과 맞물리어, 적층된 채널 구조들 하에서 강한 누설 전류를 야기한다. 따라서 현재의 방법들은 여러 방면들에서 만족스러웠던 반면, 결과적인 디바이스의 성능과 관련된 난제들은 모든 방면들에서 만족스럽지 않을 수 있다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽힐 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척대로 그려지지 않았다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a 및 1b는 본 개시내용의 일부 실시예들에 따라 반도체 디바이스를 만드는 예시 방법의 흐름도를 도시한다.
도 2, 3, 4, 5, 6, 7, 8 및 9는 일부 실시예들에 따라 도 1a 및 1b의 방법에 따라 구성된 반도체 디바이스의 사시도들이다.
도 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 및 25b는 일부 실시예들에 따라 도 1a 및 1b의 방법의 실시예의 중간 단계들에서 각각 A-A 절단과 B-B 절단을 따라 취한 도 9의 반도체 디바이스의 대응하는 단편적인 단면도들이다.
다음의 개시내용은 본 개시내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화 하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제2피처 위의 또는 그 상의 제1피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1및 제2 피처들이 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
추가적으로, 본 개시내용은 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다. 더욱이, 이어지는 본 개시내용의 또 다른 피처 상에, 연결된, 및/또는 결합된 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 피처들이 직접 접촉하지 않도록 추가적인 피처들이 피처들 사이에 위치하도록 형성되는 실시예들을 또한 포함할 수 있다. 추가적으로, 예를 들어, “하위”, “상위”, “수평”, “수직”, “위에 있는”, “위에”, “아래 있는”, “아래에”, “위로”, “아래로”, “상단”, “하단” 등 및 그 파생어 (예를 들어, “수평으로”, “아래쪽으로”, “위쪽으로” 등)과 같은 공간적으로 관련된 용어들은 또 다른 피처와 하나의 피처의 관계의 본 개시내용을 용이하게 하기 위해 이용된다. 공간적으로 상대적인 용어들은 피처들을 포함하여 디바이스의 상이한 배향들을 다루기 위한 것이다. 더 나아가, 숫자 또는 숫자 범위가 "약", "근사" 등으로 설명될 때, 용어는 설명된 숫자 또는 당업자에 의해 이해되는 다른 값들의 +/- 10% 이내같이, 설명된 숫자를 포함하여 합당한 범위 내에 있는 숫자들을 포괄하기 위한 것이다. 예를 들어, "약 5nm"라는 용어는 4.5nm부터 5.5nm까지의 치수 범위를 포괄한다.
본 개시내용은 일반적으로 반도체 디바이스내에서 다중-게이트 트랜지스터의 반도체 제작과 관련되어있다. 본 명세서에서 이용되는 바와 같이, 반도체 디바이스는 예를 들어, 하나 이상의 트랜지스터들, 집적 회로들, 반도체 칩 (예를 들어, 메모리 칩, 반도체 다이 상의 로직 칩), 반도체 칩들의 스택, 반도체 패키지, 반도체 웨이퍼 등을 지칭한다. 용어 "다중-게이트 트랜지스터"는 트랜지스터의 채널 구조의 여러 측면들상에 배치된 게이트 재료(들)을 갖는 전계 효과 트랜지스터 (FET)와 같은 트랜지스터를 지칭한다. 일부 예들에서, 다중-게이트 트랜지스터는 게이트 재료(들)가 다중-게이트 트랜지스터의 채널 구조의 적어도 4면들에 배치될 때 게이트-올어라운드 (GAA) 트랜지스터라고 지칭된다. 용어 "채널 구조"는 본 명세서에서 나노스케일, 또는 심지어 마이크로스케일 치수들을 갖는 임의의 재료 부분을 지정하는데 이용되고, 이 부분의 단면 형상에 관계없이 길쭉한 형상을 갖는다. 따라서, 이 용어는 원형의 및 실질적으로 원형의 단면 길쭉한 재료 부분들, 및 예를 들어 원통형 형상 또는 실질적으로 직사각형 단면을 포함하는 빔 (beam) 또는 바-형상의 (bar-shaped) 재료 부분들을 모두 지정한다. 일부 예들에서, 채널 구조는 "나노와이어", "나노시트" 등으로 지칭되며, 본 명세서에서 이용되는 것과 같이 다양한 형상들 (예를 들어, 원통형, 바-형상) 및 다양한 치수들의 채널 구조들을 포함한다. 통상적으로 GAA 공정 흐름에서, 적층된 채널 구조들 주위로 확장하는 게이트 구조는 또한 최하단 채널 구조 아래에 있는 반도체 기판의 상단 표면과 직접 맞물리어 게이트 구조와 소스/드레인 (S/D) 피처들 사이에 강한 누설 전류를 흐르게 한다. 본 개시내용의 목적은 누설 전류를 억제하기 위해 S/D 피처들과 그 아래에 있는 반도체 구조들 사이에 위치하는 격리 피처를 고안하는 것이다.
도 1a 및 1b는 본 개시내용의 다양한 양상들에 따른 누설 전류 억제 기능이 있는 n-형 및/또는 p-형 GAA 트랜지스터들을 형성하기 위한 방법 (100)의 흐름도를 도시한다. GAA 트랜지스터는 디바이스의 적어도 하나의 채널 구조의 4 측면들 상에 배치된 게이트 재료(들)을 갖는다. 본 명세서에 제시된 것들은 단일의, 연속적인 게이트 구조와 관련된 다중 채널 구조들 (예를 들어, 나노시트들)을 가질 수 있는 GAA 트랜지스터들의 실시예들이다. 그러나, 당업자는 가르침을 단일 채널 구조 (예를 들어, 단일 나노시트) 또는 임의의 수의 채널 구조들에 적용할 수 있음을 인식할 것이다. 당업자는 본 개시내용의 양상들로부터 이익을 얻을 수 있는 반도체 디바이스들의 다른 예들을 인식할 수 있다.
도 1a 및 1b는 도 2 내지 25b와 함께 아래에 설명될 것이다. 도 2 내지 도 9는 방법 (100)에 따른 제작의 중간 단계들에서 반도체 디바이스 (200)의 개략적인 사시도들이다. 도 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 및 25a는 방법 (100)에 따른 제작의 다양한 다른 단계들에서 도 9의 반도체 디바이스 (200)의 n-형 FET 영역 (A-A선을 따라)내의 부분 단면도들이고, 이는 적층된 채널 구조들의 길이방향을 따라 채널 영역을 관통하며 절단한 것이다. 도 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 및 25b는 방법 (100)에 따른 제작의 다양한 다른 단계들에서 도 9의 반도체 디바이스 (200)의 n-형 FET 영역 (B-B선을 따라)내의 부분 단면도들이고, 이는 적층된 채널 구조들의 길이방향에 수직인 소스/드레인 영역을 절단한 것이다. 방법 (100)은 단지 예일 뿐이며, 청구범위들에 명시 적으로 기재된 것 이상으로 본 개시내용을 제한하려고 의도된 것은 아니다. 방법 (100) 이전, 도중 및 이후에 추가적인 단계들이 제공될 수 있으며, 설명된 단계들 중 일부는 방법 (100)의 추가 실시예들을위해 이동, 교체, 또는 제거될 수 있다. 추가적인 피처들이 도 2 내지 25b에 묘사된 반도체 디바이스에 추가될 수 있고, 도 2 내지 25b 및 아래에 설명된 피처들 중 일부는 반도체 디바이스의 다른 실시예들에서 대체, 수정, 또는 제거될 수 있다.
본 명세서에서 논의된 다른 방법 실시예들 및 예시적인 디바이스들과 마찬가지로, 반도체 디바이스 (200)의 일부분들은 CMOS 기술 공정 흐름에 의해 제작될 수 있으며, 따라서 일부 공정들은 본 명세서에서 단지 간략하게 설명된다. 또한, 예시적인 반도체 디바이스들은 추가적인 트랜지스터들, 바이폴라 접합 트랜지스터들, 저항기들, 커패시터들, 인덕터들, 다이오드들, 퓨즈들, 정적 랜덤 액세스 메모리 (SRAM) 및/또는 기타 로직 회로들과 같은 다른 유형들의 디바이스들과 같은 다양한 다른 디바이스들 및 피처들을 포함할 수 있으나, 본 개시내용의 독창적인 개념들의 더 나은 이해를 위해 단순화된다. 일부 실시예들에서, 예시적인 디바이스들은 상호 연결될 수 있는 p-형 FET들, n-형 FET들 등을 포함하는 복수의 반도체 디바이스들 (예를 들어, 트랜지스터들)을 포함한다. 더욱이, 본 개시내용에 제공된 방법 및 예시적인 형태들의 나머지 부분과 마찬가지로, 도 2 내지 25b에서 참조되어진 모든 설명들을 포함하는 방법 (100)의 공정 단계들은 단지 예시적일 뿐이며, 후술할 청구범위들에 구체적으로 기재된 것을 넘어서 제한하려고 의도된 것은 아니라는 점이 주목된다.
도 2에 도시된 바와 같이, 작업 (102)에서, 방법 (100; 도 1a)은 반도체 기판 (202; 기판; 202이라고도 지칭됨)을 제공한다. 일부 실시예들에서, 기판 (202)은 실리콘 (Si) 기판과 같은 반도체 기판일 수 있다. 일부 실시예들에서, 기판 (202)은 적어도 그의 표면 부분 상에 단결정 반도체 층을 포함한다. 기판 (202)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수 있지만 이에 제한되지는 않는다. 대안적으로, 기판 (202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 기판 (202)은 당업계에 공지된 바와 같이 설계 요건들에 따라서 다양한 도핑 구성들을 포함할 수 있다. 예를 들어, 예시된 실시예에서, 기판 (202)은 영역들 (204 및 206)으로 분리된다. 아래에서 더 상세히 설명될 바와 같이, 2개 이상의 트랜지스터들은 기판 (202)의 영역들 (204 및 206) 내에 및/또는 위에 형성된다. 일부 실시예들에서, n-형 FET (NFET) 및 p-형 FET (PFET)는 각각 영역들 (204 및 206) 내에 및/또는 위에 형성될 것이다. 따라서, 본 개시내용에서 영역 (204)은 또한 NFET 영역 (204)으로 지칭되고 영역 (206)은 또한 PFET 영역 (206)으로 지칭된다. 영역들 (204 및 206)은 당업계에 공지된 바와 같이 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 예를 들어, 상이한 도핑 프로파일들 (예를 들어, 영역 (204)내의 p-웰 (p-well) 및 영역 (206)내의 n-웰 (n-well))은 상이한 디바이스 유형들 (예를 들어, NFET들 또는 PFET들)을 위해 설계된 각각의 영역들 내에 형성될 수 있다. 적절한 도핑은 영역 (204)에 p-웰을 형성하기 위한 붕소 (B) 및 영역 (206)에 n-웰을 형성하기 위한 인 (P)과 같은 도펀트들의 이온 주입 및/또는 확산 공정들을 포함할 수 있다.
도 3에 도시된 바와 같이, 작업 104에서, 방법 (100; 도 1a)은 기판 (202) 위에 하나 이상의 에피택셜 층들을 형성한다. 일부 실시예들에서, 에피택셜 스택 (212)은 영역들 (204 및 206) 위에 형성된다. 에피택셜 스택 (212)은 제2 조성물의 에피택셜 층들 (216)에 의해 사이에 위치한 제1 조성물의 에피택셜 층들 (214)을 포함한다. 제1 및 제2 조성물은 상이할 수 있다. 일 실시예에서, 에피택셜 층들 (214)은 SiGe이고 에피택셜 층들 (216)은 실리콘이다. 그러나, 제1 조성물 및 제2 조성물이 상이한 산화 속도들 및/또는 에칭 선택성을 갖도록 제공하는 것들을 포함한 다른 실시예들이 가능하다. 일부 실시예들에서, 에피택셜 층 (214)은 SiGe를 포함하고 에피택셜 층 (216)이 실리콘을 포함하며, 실리콘 산화 속도는 SiGe 산화 속도보다 낮다. 에피택셜 층들 (214 및 216) 각각의 3개 층이 도 3에 도시되어 있음을 주목되며, 이는 단지 예시적인 목적들을위한 것이며 청구범위에 구체적으로 언급된 것 이상으로 제한하려는 의도가 아니다. 임의의 수의 에피택셜 층들이 에피택셜 스택 (212)내에 형성될 수 있고; 층들의 수는 디바이스 (200)를 위한 채널 구조들의 원하는 수에 따름이 인지될 수 있다. 일부 실시예들에서, 에피택셜 층들 (216)의 수는 4 또는 5와 같이 2 내지 10 사이이다.
일부 실시예들에서, 에피택셜 층 (214)은 약 4 nm 내지 약 12 nm의 범위의 두께를 갖는다. 스택의 에피택셜 층들 (214)은 두께가 실질적으로 균일하다. 일부 실시예들에서, 에피택셜 층 (216)은 약 3nm 내지 약 6nm 범위의 두께를 갖는다. 일부 실시예들에서, 스택의 에피택셜 층들 (216)은 두께가 실질적으로 균일하다. 아래에서 더 상세히 설명된 바와 같이, 에피택셜 층 (216)은 후속적으로 형성되는 다중-게이트 디바이스를 위한 채널 영역(들)로써 작용할 수 있고 그것의 두께는 디바이스 성능 고려사항들에 기반하여 선택된다. 에피택셜 층 (214)은 후속적으로 형성되는 다중-게이트 디바이스를 위해 인접한 채널 영역(들) 사이의 간격 (또는 갭이라고 지칭됨)을 준비하는 역할을 할 수 있으며, 그것의 두께는 디바이스 성능 고려사항들에 기반하여 선택된다. 에피택셜 층 (214)은 또한 희생 층 (214)으로 지칭되고 에피택셜 층 (216)은 또한 채널 층 (216) 또는 채널 구조 (216)로 지칭된다.
예로서, 에피택셜 스택 (212)의 에피택셜 성장은 분자 빔 에피택시 (MBE) 공정, 유기금속 화학 기상 증착 (MOCVD) 공정 및/또는 기타 적절한 에피택셜 성장 공정들에 의해 수행될 수 있다. 일부 실시예들에서, 층들 (216)과 같은 에피택셜하게 성장된 층들은 실리콘 (Si)과 같이 기판 (202)과 동일한 재료를 포함한다. 일부 실시예들에서, 에피택셜하게 성장된 층들 (214 및 216)은 기판 (202)과 상이한 재료를 포함한다. 위에서 언급된 바와 같이, 적어도 일부 예들에서, 에피택셜 층 (214)은 에피택셜하게 성장된 Si1-xGex 층 (예를 들어, x는 약 25~55% 이다.) 을 포함하고, 에피택셜 층 (216)은 에피택셜하게 성장된 Si 층을 포함한다. 대안적으로, 일부 실시예들에서, 에피택셜 층들 (214 및 216) 중 둘 중 하나는 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합들 같은 다른 재료들을 포함할 수 있다. 논의된 바와 같이, 에피택셜 층들 (214 및 216)의 재료들은 상이한 산화 및 에칭 선택성 특성들을 제공하는 것에 기반하여 선택될 수 있다. 다양한 실시예들에서, 에피택셜 층들 (214 및 216)은 실질적으로 무-도펀트 (즉, 약 0 cm-3 내지 1x1017 cm-3의 외부 도펀트 농도를 가짐)이고, 예를 들어, 에피택셜 성장 공정 동안 의도적인 도핑이 수행되지 않는다.
또한, 마스크 층 (218)이 에피택셜 스택 (212) 위에 형성된다. 일부 실시예들에서, 마스크 층 (218)은 제1 마스크 층 (218A) 및 제2 마스크 층 (218B)을 포함한다. 제1 마스크 층 (218A)은 실리콘 산화물로 이루어진 패드 산화물 층으로, 열 산화 공정에 의해 형성될 수 있다. 제2 마스크 층 (218B)은 저압 CVD (LPCVD) 및 플라즈마 강화 CVD (PECVD)을 포함하는 화학 기상 증착 (CVD), 물리 기상 증착 (PVD), 원자 층 증착 (ALD), 또는 기타 적절한 공정에 의해 형성되는 실리콘 질화물 (SiN)로 이루어진다.
도 4에 도시된 바와 같이, 작업 (106)에서, 방법 (100; 도 1a)은 반도체 핀들 (220; 또는 핀들 (220)이라고도 지칭됨)을 형성하기 위해 에피택셜 스택 (212)을 패터닝한다. 다양한 실시예들에서, 핀들 (220) 각각은 인터리빙된 에피택셜 층들 (214 및 216)의 상위 부분 (220A; 또는 에피택셜 부분 (220A)이라고도 불림) 및 기판 (202)의 상단 부분을 패터닝함으로써 형성되는 하단 부분 (220B)을 포함한다. 하단 부분 (220B)은 여전히 기판 (202)으로부터 돌출된 핀 형상을 가지며 핀 형상 베이스 (220B)로도 불린다. 마스크 층 (218)은 포토리소그래피 및 에칭을 포함하는 패터닝 작업들을 이용하여 마스크 패턴으로 패터닝된다. 일부 실시예들에서, 작업 (106)은 이중 패터닝 또는 다중 패터닝 공정들을 포함하는 적절한 공정들을 이용하여 에피택셜 스택 (212)을 패터닝한다. 일반적으로 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피와 자기 정렬 공정들을 결합하여 단일, 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다, 예를 들어, 작은 피치들을 갖는 패턴들이 생성될 수 있도록한다. 예를 들어, 일 실시예에서, 재료 층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패터닝된다. 스페이서들은 자기 정렬 공정을 이용하여 패터닝된 재료 층 옆 나란히 형성된다. 그 후 재료 층이 제거되고, 이어서 나머지 스페이서들, 또는 맨드릴들 (mandrels)이 패터닝된 마스크 층 (218)내에 정해진 오프닝들을 통해 건식 에칭 (예를 들어, 반응성 이온 에칭), 습식 에칭, 및/또는 기타 적절한 공정같은 에칭 공정에서 에피택셜 스택 (212)을 패터닝하는데 이용될 수 있다. 그로 인하여 적층된 에피택셜 층들 (214 및 216)은 인접한 핀들 사이에 트렌치들을 갖는 핀들 (220)로 패터닝된다. 핀들 (220) 각각은 기판 (202)으로부터 z방향으로 위쪽으로 돌출되고 x방향으로 길이 방향으로 연장된다. 도 4에서, 2개의 핀들 (220)은 NFET 영역 (204) 위에 배치된 하나의 핀과 PFET 영역 (206) 위에 배치된 하나의 핀으로 y방향을 따라 이격되어있다. 그러나 핀들의 수는 2개로 제한되지 않고, 한 개처럼 적거나 두 개보다 많을 수 있다. 일부 실시예들에서, 패터닝 작업들에서 패턴 충실도를 개선하기 위해 하나 이상의 더미 핀 구조들이 핀들 (30)의 양 측면들상에 형성된다. y방향을 따른 핀들 (220)의 상위 부분의 폭 (W1)은 일부 실시예들에서 약 10nm 내지 약 40nm의 범위내에 있거나, 다른 실시예들에서 약 20nm 내지 약 30nm의 범위내에있다. 핀들 (220)의 Z 방향을 따른 높이 (H1)는 일부 실시예들에서 약 100nm 내지 약 200nm의 범위에있다.
도 5에 도시된 바와 같이, 작업 (108)에서, 방법 (100; 도 1a)은 격리 피처 (222)를 형성하기 위해 인접한 핀들 (220) 사이의 트렌치들을 유전체 재료로 채운다. 격리 피처 (222)는 하나 이상의 유전체 층들을 포함할 수 있다. 격리 피처 (222)에 적절한 유전체 재료들은 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 불소규산염 유리 (FSG), 저-K 유전체 재료들, 및/또는 기타 적절한 유전체 재료들을 포함할 수 있다. 유전체 재료는 열 성장, CVD, HDP-CVD, PVD, ALD, 및/또는 스핀-온 기술들을 포함하는 임의의 적절한 기술에 의해 성막될 수 있다. 그 후, 화학적 기계적 연마 (CMP) 방법과 같은 평탄화 작업이 수행되어 최상단 제2 반도체 층 (216)의 상위 표면이 격리 피처 (222)로부터 노출된다. 도 6에 도시된 바와 같이, 작업 (108)은 이어서 얕은 트렌치 격리 (STI) 피처들 (STI 피처들 (222)로도 표시됨)을 형성하기 위해 격리 피처들 (222)을 리세스한다. 건식 에칭, 습식 에칭, RIE 및/또는 기타 에칭 방법들을 포함하는 임의의 적절한 에칭 기술이 격리 피처들 (222)를 리세스하기 위해 이용될 수 있으며, 예시적인 실시예에서, 이방성 건식 에칭은 핀들 (220)을 에칭하지 않고 격리 피처들 (222)의 유전체 재료를 선택적으로 제거하기 위해 이용된다. 일부 실시예들에서, 마스크 층 (218)은 격리 피처들 (222)의 리세스 이전에 수행된 CMP 공정에 의해 제거된다. 일부 실시예들에서, 마스크 층 (218)은 격리 피처들 (222)을 리세스하기 위해 이용되는 에천트 (etchant)에 의해 제거된다. 도시된 실시예에서, STI 피처 (222)는 핀형 베이스 (220B)의 측벽들 상에 배치된다. STI 피처 (222)의 상단 표면은 에피택셜 부분 (220A)의 하단 표면 (또는 핀형 베이스 (220B)의 상단 표면)과 동일 평면이거나 약 1 nm 내지 약 10 nm 정도 에피택셜 부분 (220A)의 하단 표면 (또는 핀형 베이스 (220B)의 상단 표면) 아래 일 수있다. 일부 실시예들에서, 도 5에 도시된 바와 같이, 라이너 층 (223)은 격리 피쳐 (222)를 성막하기 전에 핀들 (220) 위에 블랭킷 성막된다. 일부 실시예들에서, 라이너 층 (223)은 SiN 또는 실리콘 질화물계열 재료 (예를 들어, SiON, SiCN 또는 SiOCN)로 이루어진다. 그 후, 도 6에 도시된 바와 같이, 라이너 층 (223)은 핀들 (220)의 에피택셜 부분 (220A)이 노출되도록 리세스된다.
도 1a 및 도 7 내지 8을 참고하면, 방법 (100)은 희생 층들/피처들, 특히 희생 (더미) 게이트 구조,가 형성되는 작업 (110)으로 진행한다. 본 논의는 희생 게이트 구조가 형성되고 후속적으로 대체되는 대체 게이트 공정에 관한 것이지만, 다른 구성들이 가능할 수 있다. 도 7을 참조하면, STI 피처 (222)가 형성된 후에, 희생 게이트 유전체 층 (226)이 형성된다. 희생 게이트 유전체 층 (226)은 실리콘 산화물 계열 재료와 같은 하나 이상의 절연 재료 층들을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 이용된다. 희생 게이트 유전체 층 (226)의 두께는 일부 실시예들에서 약 1 nm 내지 약 5 nm의 범위 내에 있다.
도 8은 노출된 핀들 (220) 위에 희생 게이트 구조 (224)가 형성된 후의 결과 구조를 도시한다. 희생 게이트 구조 (224)는 채널 영역이 될 핀들 (220)의 부분 위에 형성된다. 따라서, 희생 게이트 구조 (224)는 디바이스 (200)의 채널 영역을 정의한다. 전술한 바와 같이, 희생 게이트 구조 (224)는 핀들 (220) 위에 희생 게이트 유전체 층 (226)을 제1 블랭킷 성막함으로써 형성된다. 그 후, 희생 게이트 전극 층이 희생 게이트 유전체 층 (226) 상에 및 핀들 (220) 위에 성막되어, 핀들 (220)이 희생 게이트 전극 층에 완전히 매립된다. 희생 게이트 전극 층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서 희생 게이트 전극 층의 두께는 약 100 nm 내지 약 200 nm 범위 내에 있다. 일부 실시예들에서, 희생 게이트 전극 층은 평탄화 작업의 대상이된다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 기타 적절한 공정을 이용하여 성막된다. 이어서, 마스크 층 (230)이 희생 게이트 전극 층 위에 형성된다. 마스크 층 (230)은 패드 SiN 층 (230A) 및 실리콘 산화물 마스크 층 (230B)을 포함한다. 다음으로, 도 8에 도시된 바와 같이, 마스크 층 (230) 상에 패터닝 작업이 수행되고, 희생 게이트 전극 층은 희생 게이트 전극 (228)으로 패터닝된다. 희생 게이트 구조 (224)는 희생 게이트 유전체 층 (226), 희생 게이트 전극 (228; 예를 들어, 폴리 실리콘), 패드 SiN 층 (230A), 및 실리콘 산화물 마스크 층 (230B)을 포함한다. 희생 게이트 구조를 패터닝함으로써, 적층된 에피택셜 층들 (214 및 216)은 희생 게이트 구조 (224)의 반대편 상에 부분적으로 노출되어, 소스/드레인 (S/D) 영역을 정의한다. 본 개시내용에서는, 소스와 드레인이 혼용되고 그들의 구조들은 실질적으로 동일하다. 도 8에서, 하나의 희생 게이트 구조 (224)가 형성되지만, 희생 게이트 구조들 (224)의 수는 일부 실시예들에서 X 방향으로 배열된 한 개, 두 개, 또는 그 이상의 희생 게이트 구조들로 제한되지 않는다. 예를 들어, NFET 영역 (204) 및 PFET 영역 (206)의 각각에서 형성될 GAA 트랜지스터들은 분리된 희생 게이트 구조들을 가질 수 있다.
도 9에 도시된 바와 같이, 작업 (112)에서, 방법 (100; 도 1a)은 희생 게이트 구조 (224)의 측벽들 상에 게이트 스페이서들 (232)을 형성한다. 작업 (112) 이후의 결과 구조의 A-A 선 (NFET 영역 (204) 위에 있는 핀 (220)의 길이 방향) 및 B-B 선 (소스/드레인 영역)을 따른 단면도들은 또한 도 10a 및 10b에 도시되어 있고, 이는 NFET 영역 (204)을 관통하며 절단한 것이다. PFET 영역 (206)을 관통하며 절단된 단면도들은 도 10a 내지 도 10b에 도시된 것과 유사하며, 단순화를 위해 본 명세서에서 생략된다. 게이트 스페이서들 (232)은 또한 게이트 스페이서들의 이 부분에 대해 핀 스페이서들 (232')로 불리는 핀들 (220)의 측벽들을 덮을 수 있다. 게이트 스페이서들 (232)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 필름들, 실리콘 산탄화물, SiOCN 필름들, 및/또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 게이트 스페이서들 (232)은 메인 스페이서 벽들, 라이너 층들 등과 같은 다중 층들을 포함한다. 예를 들어, 게이트 스페이서들 (232)은 CVD 공정, 서브대기압 CVD (SACVD) 공정, 유동성 CVD 공정, ALD 공정, PVD 공정, 또는 기타 적절한 공정같은 공정들을 이용하여 희생 게이트 구조 (224) 위에 등각 방식으로 유전체 재료 층을 블랭킷 성막함으로써 형성될 수 있다. 예시된 실시 예에서, 유전체 재료 층의 성막 뒤에 수평한 표면들로부터 유전체 재료 층을 제거하고 희생 게이트 구조 (224)의 상단 표면 및 희생 게이트 구조 (224)에 인접하지만 그에 의해 덮이지 않은 핀들 (220)의 상단 표면 (예를 들어, S/D 영역들)을 노출하는 에칭-백 (예를 들어, 이방성) 공정이 이어진다. 유전체 재료 층은 게이트 스페이서들 (232)로서 희생 게이트 구조 (224)의 측벽들 상에 (및/또는 핀 스페이서들 (232')로서 핀들 (220)의 측벽들 상에) 남아있을 수 있다. 일부 실시예들에서, 에칭-백 (etching-back) 공정은 습식 에칭 공정, 건식 에칭 공정, 다중 단계 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 게이트 스페이서들 (232)은 약 5nm 내지 약 20nm 범위의 두께를 가질 수 있다.
도 11a 및 11b에 도시된 바와 같이, 작업 (114)에서, 방법 (100; 도 1a)은 S/D 영역들 내에 S/D 트렌치들 (234; 또는 S/D 리세스들 (234)로 불림)을 형성하기 위해 핀들 (220)의 부분들을 리세스한다. 적층된 에피택셜 층들 (214 및 216)은 S/D 영역들에서 에칭된다. 도시된 실시예에서, 핀형 베이스 (220B)의 상단 부분은 또한 STI 피처 (222)의 상단 표면 아래 위치로 리세스된다 (도 11b). 많은 실시예들에서, 작업 (118)은 건식 에칭 공정, 습식 에칭 공정, 또는 RIE 공정 같은 적절한 에칭 공정에 의해 S/D 리세스들 (234)을 형성한다. 작업 (118)에서의 에칭 공정은 브롬 함유 가스 (예를 들어, HBr 및/또는 CHBR3), 불소 함유 가스 (예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 기타 적절한 가스들, 또는 이들의 조합들을 포함하는 에천트를 이용하는 건식 에칭 공정을 구현할 수 있다.
여전히 도 11a 및 11b를 참조하면, 작업 (116)에서, 방법 (100; 도 1a)은 NFET 영역 (204)에서 S/D 리세스들 (234)을 노출시키는 오프닝들을 갖는 패터닝된 마스크 층 (236)을 형성하는 반면, PFET 영역 (206) 및 NFET 영역 (204)의 다른 피처들 (예를 들어, 희생 게이트 구조; 224)은 패터닝된 마스크 층 (236)에 의해 덮여진다. 패터닝된 마스크 층 (236)은 나중에 제거될 때까지 NFET 영역 (204)에 대한 후속 제작 공정들을 제한한다. PFET 영역 (206) 이전에 NFET 영역 (204)에 후속 제작 공정들을 적용하는 순서는 단지 예시를 위한 것이며 본 개시내용을 제한하지 않는다. 대안적으로, NFET 영역 (204) 이전에 PFET 영역 (206)에 후속 제작 공정들을 적용할 수 있도록 PFET 영역 (206)내에서 S/D 리세스들 (234)을 노출하는 오프닝들을 갖는 패터닝된 마스크 층 (236)이 NFET 영역 (204)을 덮을 수있다. 또한, 작업 (116)은 선택적일 수 있고 일부 실시예들에서는 생략되어, 후속 제작 공정들 (예를 들어, 작업들 118 내지 128)이 동시에 두 영역들 모두에 적용될 수 있게 한다. 예를 들어, 패터닝된 마스크 층 (236)은 저압 CVD (LPCVD) 및 플라즈마 강화 CVD (PECVD)를 포함하는 화학 기상 증착 (CVD), 물리 기상 증착 (PVD), 원자 층 증착 (ALD), 또는 기타 적절한 공정에 의해 블랭킷 성막되는 실리콘 질화물 (SiN)로 이루어진다. 마스크 층 (236)은 마스크 층 (236) 상에 레지스트 층을 형성하고, 리소그래피 노광 공정에 의해 레지스트를 노광시키고, 노광 후 베이킹 공정을 수행하고, 마스크 층 (236)의 일부를 노출시키는 패터닝된 레지스트 층을 형성하기 위해 레지스트 층을 현상하고, 마스크 층 (236)을 패터닝하고, 마지막으로 패터닝된 레지스트 층을 제거하는 것을 포함할 수 있는 포토리소그래피 공정과 같은 임의의 적절한 방법들을 이용하여 패터닝된다. 리소그래피 공정은 대안적으로 전자빔 기록 (e-beam writing), 이온빔 기록 (ion-beam writing), 마스크리스 패터닝 (maskless patterning) 또는 분자 프린팅과 같은 기타 적절한 기술들로 대체될 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 작업 (118)에서, 방법 (100; 도 1a)은 에피택셜 층들 (214)의 끝 부분들을 측 방향으로 에칭하고, 이에 의해 공동들 (238)을 형성한다. 일부 실시예들에서 에피택셜 층들 (214)의 에칭의 양은 약 1nm 내지 약 4nm의 범위 내에 있다. 에피택셜 층들 (214)은 암모늄 수산화물 (NH4OH), 테트라메틸암모늄 수산화물 (TMAH), 에틸렌디아민 피로카테 콜 (EDP), 또는 칼륨 수산화물 (KOH) 용액들과 같은, 그러나 이에 제한되지 않는, 습식 에천트를 이용하여 선택적으로 에칭될 수 있다. 대안적으로, 작업 (118)은 먼저 S/D 리세스들 (234)내에서 노출되는 에피택셜 층들 (214)의 측면 단부들을 선택적으로 산화시켜 에피택셜 층들 (214 및 216) 사이의 에칭 선택성을 증가시킬 수 있다. 일부 예들에서, 산화 공정은 디바이스 (200)를 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 노출시킴으로써 수행될 수 있다.
도 13a 및 13b에 도시된 바와 같이, 작업 (120)에서, 방법 (100; 도 1a)은 SD 리세스들 (234)내에 절연 유전체층 (240)을 블랭킷 성막한다. 특히, 절연 유전체 층 (240)은 공동들 (238)내에 노출된 에피택셜 층들 (214)의 측면 단부들 상에 및 S/D 리세스들 (234)내에 노출된 에피택셜 층들 (216)의 측벽들 상에 성막된다. 절연 유전체 층 (240)은 또한 핀 스페이서들 (232'), 핀형 베이스 (220B), 및 STI 피처 (222)를 덮는다. 절연 유전체 층 (240)은 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 탄산질화물, 및/또는 기타 적절한 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 절연 유전체 층 (240)은 상이한 표면들 상에 실질적으로 균일한 두께를 갖는 등각 층으로서 성막된다. 절연 유전체 층 (240)은 ALD 또는 임의의 기타 적절한 방법에 의해 형성될 수있다. 절연 유전체 층 (240)을 등각으로 형성함으로써, 공동들 (238)의 부피가 감소되거나 완전히 채워진다.
도 14a 및 14b에 도시된 바와 같이, 작업 (122)에서, 방법 (100; 도 1b)은 절연 유전체 층 (240)의 하단 부분 위에 그리고 따라서 핀형 베이스 (220B)의 상단 표면 위에 에칭 보호 층 (242)을 형성한다. 일부 실시예들에서, 에칭 보호 층 (242)은 실리콘 산화물 (SiO2), 알루미늄 산화물 (AlO), 실리콘 질화물 (SiN), 실리콘 산질화물 (SiON), 실리콘 탄질화물 (SiCN), 실리콘 탄산질화물 (SiCON)을 포함한다. 일반적으로, 에칭 보호 층 (242)과 절연 유전체 층 (240)의 조성은 그들 사이에 높은 에칭 선택성이 있도록 선택된다. 에칭 보호 층 (242)은 그 아래에있는 절연 유전체 층 (240)의 하단 부분이 후속 에칭 공정들에서 제거되는 것을 방지한다. 일부 실시예들에서, 에칭 보호 층 (242)은 먼저 CVD, PVD, ALD, 또는 기타 적절한 공정을 이용하여 S/D 리세스 (234)내에 성막되어 절연 유전체 층 (240)을 덮는다. 후속적으로, 에칭 보호 층 (242)을 결정된 높이로 리세스하기 위해 에칭-백 공정이 수행되고 (예를 들어, 에칭 시간을 제어함으로써), 절연 유전체 층 (240)의 상위 부분이 노출되도록 한다. 다양한 실시예들에서, 리세스된 에칭 보호 층 (242)의 상단 표면은 최하단 에피택셜 층 (216)의 하단 표면 아래에있다. 도 14b를 참조하면, 리세스된 에칭 보호 층 (242)의 상단 표면은 STI 피처 (222) 및 라이너 층 (223) 위에 있다. 대안적으로, 일부 실시예들에 따르면 리세스된 에칭 보호 층 (242)의 상단 표면은 STI 피처 (222) 및 라이너 층 (223) 아래에 있을 수 있다.
도 15a 및 15b에 도시된 바와 같이, 작업 (124)에서, 방법 (100; 도 1b)은 에칭 공정내에서 S/D 리세스들 (234)로부터 절연 유전체 층 (240)을 부분적으로 제거한다. 이 에칭에 의해, 공동의 작은 부피로 인해 절연 유전체 층 (240)은 실질적으로 공동 (238) 내에 남아있다. 일반적으로, 플라즈마 건식 에칭은 넓고 평평한 면적들 내의 층을 오목한 (예를 들어, 구멍들, 홈들 및/또는 슬릿들) 부분들 내의 층보다 빠르게 에칭한다. 따라서, 절연 유전체 층 (240)은 공동들 (238) 내부에 남아있을 수 있다. 공동들 (238) 내부의 절연 유전체 층 (240)의 남아있는 부분들은 형성될 금속 게이트 구조와 형성될 S/D 피처들 사이의 격리를 제공하며, 이는 본 명세서에서는 내부 스페이서들 (240')로 표시된다. 공동들 (238)내에서 절연 유전체 층 (240)의 부분들 이외에, 에칭 보호 층 (242)에 의해 덮인 절연 유전체 층 (240)의 하단 부분도 또한 남아있다. 도 15b를 참조하면, 일 실시예에서, 절연 유전체 층 (240)의 하단 부분의 상단 표면은 오목한 형상을 가지며 STI 피처 (222) 및 라이너 층 (223) 아래에있다. 만약 에칭 보호 층 (242)이 없는 경우, 절연 유전체 층 (240)의 하단 부분은 달리 제거될 것이다. 핀형 베이스 (220B)의 상단 표면상에 남아있는 절연 유전체 층 (240)의 양은 이전 작업 (122) 이후에 에칭 보호 층 (242)의 커버리지에 의존한다. S/D 리세스 (234)의 하단 영역 (250)을 참조하면 (도 15a에서 (250)으로 번호가 매겨진 점선 사각형 상자로 표시됨), 일 실시예에서 (영역 (250)의 확대된 복제물, (250-I)로 표시됨) 절연 유전체 층 (240)의 하단 부분은 에칭 보호 층 (242)의 더 작은 커버리지로 인해 핀형 베이스 (220B)의 작은 상단 표면 (252)이 그들 사이에 노출된채로 최하단 내부 스페이서 (240')로부터 이격되어있다. 또한 또 다른 실시예에서 (영역 (250)의 또 다른 확대된 복제물, (250-II)로 표시됨) 절연 유전체 층 (240)의 하단 부분은 에칭 보호 층 (242)의 더 큰 커버리지로 인해 그들 아래에 완전히 덮힌 핀형 베이스 (220B)의 상단 표면과 함께 최하단 내부 스페이서 (240')와 연결한다.
여전히 도 15a 및 도 15b를 참조하면, 일부 실시예들에서, 방법 (100)은 선택적으로 작업 (126; 도 1b)으로 진행하여 제2 에칭 공정에서 S/D 리 세스 (234)로부터 에칭 보호 층 (242)을 선택적으로 제거하는 한편, 절연 유전체 층 (240)의 나머지 부분들은 실질적으로 그대로 남아있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭 (RIE), 및/또는 기타 적절한 공정들을 포함할 수 있다.
도 16a 및 16b에 도시된 바와 같이, 작업 (128)에서, 방법 (100; 도 1b)은 S/D 리세스들 (234)내에 에피택셜 S/D 피처들 (254)을 형성한다. 일 실시 예에서, 에피택셜 S/D 피쳐들 (254)을 형성하는 것은 MBE 공정, 화학 기상 증착 공정들, 및/또는 기타 적절한 에피택셜 성장 공정들에 의해 하나 이상의 반도체 층들을 에피택셜하게 성장시키는 것을 포함한다. 추가 실시예에서, 에피택셜 S/D 피처들 (254)은 n-형 도펀트 또는 p-형 도펀트로 인시튜 (in-situ) 또는 엑스시튜 (ex-situ) 도핑된다. 예를 들어, 일부 실시예들에서, 에피택셜 S/D 피처들 (254)은 NFET 영역 (204)내에서 n-형 FET에 대한 S/D 피처들을 형성하기 위해 인으로 도핑된 실리콘을 포함한다. 일부 실시예들에서, 에피택셜 S/D 피처 (254)는 PFET 영역 (206)내에서 p-형 FET에 대한 S/D 피처들을 형성하기 위해 붕소로 도핑된 실리콘 게르마늄 (SiGe)을 포함한다. 예시된 실시예에서, PFET 영역 (206)은 패터닝된 마스크 (236)에 의해 덮여진 채로 남아 있고 작업 (128)은 먼저 NFET 영역 (204)내의 에피택셜 S/D 피처들 (254)을 성장시킨다. 에피택셜 S/D 피처들 (254)의 반도체 층들은 에피택셜 층들 (216)의 측면 단부들 및 핀형 베이스 (220B)의 노출된 상단 표면 (252) (만약 절연 유전체 층 (240)에 의해 완전히 덮이지 않은 경우) 같은 S/D 리세스들 (234)내에 노출된 상이한 반도체 표면들상에서 선택적으로 성장된다. 절연 유전체층 (240)이 핀형 베이스 (220B)의 상단 표면의 대부분을 덮기 때문에, 에피택셜 S/D 피처들 (254)의 에피택셜 성장은 그들로부터 발생하지 않는다. 다시 말해, 절연 유전체 층 (240)은 에피택셜 S/D 피처들 (254)의 에피택셜 성장을 위해 S/D 리세스들 (234)의 하단 부분에서 이용 가능한 반도체 표면들을 효과적으로 감소시킨다. 이용 가능한 전류 경로 (또는 작은 노출된 상단 표면 (252)를 통과하는 제한된 경로) 없이, 핀형 베이스 (220B; 또는 기판 (202))로부터의 누설 전류가 상당히 감소된다. 에피택셜 S/D 피처들 (254)의 하단 표면과 절연 유전체 층 (240)의 상단 표면 사이에 에어 갭 (air gap; 256)이 형성될 수 있다. 본 명세서에서 이용된 바와 같이, 용어 "에어 갭"은 주변의 실질적인 피처들에 의해 정의되는 공간을 설명하기 위해 이용되며, 공간은 공기, 질소, 주변 가스들, 이전 또는 현재 공정에서 이용된 가스 화학물질들, 또는 이들의 조합을 포함할 수 있다.
작업 (130)에서, 방법 (100; 도 1b)은 패터닝된 마스크 층 (236)을 제거함으로써 PFET 영역 (206)을 노출시키고, 이어서 PFET 영역 (206)에서 S/D 리세스들 (234)을 노출시키는 오프닝들을 갖는 제2 패터닝된 마스크 층 (260)을 형성하는 반면, NFET 영역 (204) 및 PFET 영역 (206)내의 다른 피처들 (예를 들어, 희생 게이트 구조; 224)은 제2 패터닝된 마스크 층 (260)에 의해 덮여진다. 패터닝된 마스크 층 (236)은 건식 에칭 공정, 습식 에칭 공정, 또는 RIE 공정과 같은 적절한 에칭 공정에 의해 제거될 수 있다. 패터닝된 마스크 층 (236)을 제거한 후의 결과 구조가 도 17a 및 17b에 도시되어 있다. 제2 패터닝된 마스크 층 (260)은 일례로 실리콘 질화물 (SiN)을 포함할 수 있고 저압 CVD (LPCVD) 및 플라즈마 강화 CVD (PECVD)를 포함하는 화학 기상 증착 (CVD), 물리 기상 증착 (PVD), 원자 층 증착 (ALD), 또는 기타 적절한 공정에 의해 블랭킷 성막될 수 있다. 제2 패터닝된 마스크 층 (260)은 나중에 제거될 때까지 PFET 영역 (206)에 대한 후속 제작 공정들을 제한한다. 일부 실시예들에서, 마스크 층 (260)은 포토리소그래피 공정과 같은 임의의 적절한 방법들을 이용하여 패터닝되며, 이는 마스크 층 (260) 상에 레지스트 층을 형성하고, 리소그래피 노광 공정에 의해 레지스트를 노광시키고, 노광 후 베이킹 공정을 수행하고, 마스크 층 (260)의 일부를 노출시키는 패터닝 된 레지스트 층을 형성하기 위해 레지스트 층을 현상하고, 마스크 층 (260)을 패터닝하고, 마지막으로 패터닝된 레지스트 층을 제거하는 단계를 포함한다. 리소그래피 공정은 대안적으로 전자빔 기록, 이온빔 기록, 마스크리스 패터닝 또는 분자 프린팅과 같은 기타 적절한 기술들로 대체될 수 있다. 제2 패터닝된 마스크 층 (260)의 성막 이후의 결과 구조는 도 18a 및 18b에 도시되어있다.
이어서, 방법 (100)은 작업 (132)로 진행하여 작업들 (118 내지 128)이 PFET 영역 (206)내의 S/D 리세스들 (234)에 대해 수행된다. 공정 단계들의 유사성으로 인해, 작업들 (118 내지 128)의 반복은 오직 단순성을 위해 요약된다. 작업 (118)에서, 희생 에피택셜 층들의 단부 부분들이 측 방향으로 에칭된다. 공동들은 희생 에피택셜 층들의 에칭된 단부 부분들에 인접하여 형성된다. 작업 (120)에서, 절연 유전체 층이 S/D 리세스들에 블랭킷 성막되고 공동들을 채운다. 작업 (122)에서, 에칭 보호 층이 절연 유전체 층의 하단 부분 위에 형성된다. 작업 (124)에서, 절연 유전체 층이 부분적으로 제거되어, 공동들에 내부 스페이서들을 형성한다. 에칭 보호 층의 커버리지로 인해, 절연 유전체 층의 하단 부분은 온전한 상태로 남아있고 핀형 베이스의 상단 표면을 덮는다. 절연 유전체 층의 하단 부분은 핀형 베이스의 상단 표면을 완전히 덮기 위해 최하단 내부 스페이서와 연결하거나 최하단 내부 스페이서로부터 그들 사이의 핀형 베이스의 노출된 작은 상단 표면을 사이에두고 이격될 수 있다. 작업 (126)에서, 에칭 보호 층이 제거될 수 있고, 선택적으로, 이에 의해 절연 유전체 층의 하단 부분이 노출된다. 작업 (128)에서, 에피택셜 S/D 피처들이 S/D 리세스들내에 형성된다. 절연 유전체 층의 하단 부분은 에피택셜 S/D 피처들과 핀형 베이스의 상단 표면 사이에 위치하여, 그들 사이에 격리를 제공한다. 에피택셜 S/D 피처들과 절연 유전체 층의 하단 부분 사이에 에어 갭이 정의될 수 있다. 제2 패터닝된 마스크 층 (260)은 건식 에칭 공정, 습식 에칭 공정, 또는 RIE 공정과 같은 적절한 에칭 공정에 의해 후속적으로 제거된다.
작업 (132)의 종료시, NFET 영역 (204) 및 PFET 영역 (206) 모두의 에피택셜 S/D 피처들 (254)은 절연 유전체 층 (240) 및 에어 갭 (256)에 의해서 핀형 베이스 (220B; 또는 기판; 202)의 상단 표면의 대부분으로부터 이격된다. 설사 핀형 베이스 (220B)의 상단 표면의 작은 부분이 에피택셜 S/D 피처들 (254)과 물리적으로 접촉하더라도, 작은 접촉 면적은 적층된 채널 구조들 하에서 누설 전류를 현저하게 제한한다.
도 19a 및 19b에 도시된 바와 같이, 작업 (132)에서, 방법 (100; 도 1b)은 에피택셜 S/D 피처들 (254) 위에 층간 유전체 (ILD) 층 (262)을 형성한다. 일부 실시예들에 따라, 콘택 에치 정지 층 (CESL; 도시되지 않음)이 또한 ILD 층 (262) 아래에 형성될 수 있다. CESL 층은 실리콘 질화물, 실리콘 산질화물, 산소 (O) 또는 탄소 (C) 원소들을 갖는 실리콘 질화물, 및/또는 기타 재료들을 포함할 수 있고; CVD, PVD (물리적 기상 증착), ALD, 또는 기타 적절한 방법들에 의해 형성될 수 있다. ILD 층 (262)은 테트라에틸오소실리케이트 (TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포 실리케이트 유리 (BPSG), 용융된 실리카 유리 (FSG), 포스포 실리케이트 유리 (PSG), 붕소 도핑된 실리콘 유리 (BSG), 및/또는 기타 적절한 유전체 재료들과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD 층 (262)은 PECVD 또는 FCVD (유동성 CVD), 또는 기타 적절한 방법들에 의해 형성될 수 있다. 일부 실시예들에서, ILD 층 (262)을 형성하는 것은 희생 게이트 구조들 (224)의 상단 표면들이 노출되도록 디바이스 (200)의 상단 표면을 평탄화하기 위해 CMP 공정을 수행하는 것을 추가로 포함한다.
도 20a 및 20b에 도시된 바와 같이, 작업 (134)에서, 방법 (100; 도 1b)은 게이트 트렌치 (264)를 형성하기 위해 희생 게이트 구조 (224)를 제거한다. 게이트 트렌치 (264)는 채널 영역내에서 에피택셜 층들 (214 및 216)을 노출시킨다. ILD 층 (262; 및 CESL 층)은 희생 게이트 구조 (224)의 제거 동안 에피택셜 S/D 피처들 (254)을 보호한다. 희생 게이트 구조 (224)는 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층이 폴리실리콘이고 ILD 층 (262)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 희생 게이트 전극 층을 선택적으로 제거하는데에 이용될 수 있다. 희생 게이트 유전체 층은 그 후 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거된다.
도 21a 및 21b에 도시된 바와 같이, 작업 (136)에서, 방법 (100; 도 1b)은 GAA 디바이스의 채널 영역으로부터 채널 구조들을 해제한다. 도시된 실시예에서, 채널 구조들은 나노시트들 형태의 에피택셜 층들 (216)이다. 본 실시예에서, 에피택셜 층들 (216)은 실리콘을 포함하고, 에피택셜 층들 (214)은 실리콘 게르마늄을 포함한다. 복수의 에피택셜 층들 (214)은 선택적으로 제거될 수 있다. 일부 구현들에서, 선택적 제거 공정은 오존과 같은 적절한 산화제를 이용하여 복수의 에피택셜 층들 (214)을 산화시키는 것을 포함한다. 그 후에, 산화된 에피택셜 층들 (214)은 게이트 트렌치 (264)로부터 선택적으로 제거될 수 있다. 이 실시예를 촉진하기 위해, 작업 (136)은, 예를 들어, 약 500°C 내지 약 700°C의 온도에서 HCl 가스를 가하거나, CF4, SF6, 및 CHF3의 가스 혼합물을 가함으로써 에피택셜 층들 (214)을 선택적으로 제거하기 위한 건식 에칭 공정을 포함한다. 간결함과 명료함을 위해, 작업 (136) 이후, 에피택셜 층들 (216)은 채널 구조들 (216)로 표시된다. 이 시점에서, 수직으로 적층된 채널 구조들 (216)은 NFET 영역 (204)내의 n-형 GAA 디바이스 및 PFET 영역 (206)내의 p-형 GAA 디바이스의 채널 영역들 내에 형성된다.
도 22a 및 22b에 도시된 바와 같이, 작업 (138)에서, 방법 (100; 도 1b)은 채널 영역내에서 채널 구조들 (216)의 각각을 감싸는 게이트 트렌치 (264)내의 금속 게이트 구조 (268)를 형성한다. 금속 게이트 구조 (268)는 또한 핀형 베이스 (220B)의 상단 표면과 맞물린다. 내부 스페이서들 (240')은 금속 게이트 구조 (268)를 에피택셜 S/D 피처들 (254)과 접촉하는 것으로부터 분리한다. 절연 유전체 층 (240) 및 에어 갭 (256)은 핀형 베이스 (220B; 또는 기판; 202)의 상단 표면의 대부분의 부분들로부터 에피택셜 S/D 피처들 (254)을 분리한다. 노출된 상단 표면 (252)의 작은 부분으로 인해 여전히 접촉 영역이 있을 수 있지만, 이 접촉 영역은 매우 작고 금속 게이트 구조 (268)가 게이트 구동 전압을 핀형 베이스 (220B)의 상단 표면에 인가할 때 적층된 채널 구조들 아래의 누설 전류는 여전히 상당히 제한된다.
금속 게이트 구조 (268)는 채널 영역내에서 각 채널 구조들 (216)을 감싸는 게이트 유전체 층 및 게이트 유전체 층 상에 형성된 게이트 전극 층을 포함한다. 일부 실시예들에서, 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전체 재료 같은 유전체 재료, 기타 적절한 유전체 재료, 및/또는 이들의 조합들의 하나 이상의 층들을 포함한다. 고-k 유전체 재료의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나 (HfO2-Al2O3) 합금, 기타 적절한 고-k 유전체 재료들, 및/또는 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 게이트 유전체 층은 채널 구조들과 유전체 재료 사이에 형성된 계면 층을 포함한다. 게이트 유전체 층은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층은 각 채널 층들 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 등각 성막 공정을 이용하여 형성된다. 게이트 전극 층은 각 채널 구조를 둘러싸도록 게이트 유전체 층 상에 형성된다. 게이트 전극 층은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 기타 적절한 재료들, 및/또는 이들의 조합들 같은 전도성 재료의 하나 이상의 층들을 포함한다. 게이트 전극 층은 CVD, ALD, 전기 도금, 또는 기타 적절한 방법에 의해 형성될 수 있다. 본 개시내용의 특정 실시예들에서, 하나 이상의 일 함수 조정 층들이 게이트 유전체 층과 게이트 전극 층 사이에 위치한다. 일 함수 조정 층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이 재료들 중 둘 이상의 다층과 같은 전도성 재료로 이루어진다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정 층으로 이용되며, p-채널 FET의 경우, TiAlC , Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co의 하나 이상이 일 함수 조정 층으로 이용된다. 일 함수 조정 층은 ALD, PVD, CVD, 전자빔 증발, 또는 기타 적절한 공정에 의해 형성될 수 있다. 또한, 일 함수 조정 층은 상이한 금속 층들을 이용할 수 있는 n-채널 FET와 p-채널 FET에 대해 별도로 형성될 수 있다.
이제 도 23a 및 23b를 참조한다. 도 23a 및 23b는 작업 (138) 이후의 결과 구조의 대안적인 실시예를 도시한다. 반도체 디바이스 (200)를 형성하기 위해 이용되는 일부 공정들 및 재료들은 도 1a 내지22b와 관련하여 이전에 설명된 것과 유사하거나 동일할 수 있고, 본 명세서에서 반복되지 않는다. 한 가지 차이점은, 절연 유전체 층 (240) 위에 에칭 보호 층 (242)의 적어도 일부분 (예를 들어, 제한된 에칭 콘트라스트로 인한 일부 에칭 손실 이후)이 여전히 남아 있도록, 에칭 보호 층 (242)을 제거하는 작업 (126)이 생략된다는 것이다. 도시된 실시 예에서, 에피택셜 S/D 피쳐 (254)의 하단 표면은 핀형 베이스 (220B)의 작은 노출된 상단 표면 (252) 및 에칭 보호 층 (242) 상에 착륙한다. 일부 실시예들에 따르면, 또한, 에어 갭 (256)은 인접한 에칭 보호 층 (242) 및 절연 유전체 층 (240)에 의해 왼쪽 부분과 오른쪽 부분으로 나눠질 수 있다.
이제 도 24a 및 24b를 참조한다. 도 24a 및 24b는 작업 (138) 이후의 결과 구조의 또 다른 대안적인 실시예를 도시한다. 반도체 디바이스 (200)를 형성하기 위해 이용되는 일부 공정들 및 재료들은 도 1a 내지22b와 관련하여 이전에 설명된 것과 유사하거나 동일할 수 있고, 본 명세서에서 반복되지 않는다. 한 가지 차이점은 핀형 베이스 (220B)의 상단 표면이 완전히 덮이도록 절연 유전체 재료가 최하단 내부 스페이서 (240')로부터 절연 유전체 층 (240)의 하단 부분까지 연속적으로 연장된다는 것이다. 에피택셜 S/D 피처 (254)는 핀형 베이스 (220B)와 물리적으로 접촉하지 않고 절연 유전체 층 (240) 상에 착륙한다.
이제 도 25a 및 25b를 참조한다. 도 25a 및 25b는 작업 (138) 이후의 결과 구조의 또한 또 다른 대안적인 실시예를 도시한다. 반도체 디바이스 (200)를 형성하기 위해 이용되는 일부 공정들 및 재료들은 도 1a 내지22b와 관련하여 이전에 설명된 것과 유사하거나 동일할 수 있고, 본 명세서에서 반복되지 않는다. 한 가지 차이점은 핀형 베이스 (220B)의 상단 표면이 완전히 덮이도록 절연 유전체 재료가 최하단 내부 스페이서 (240')로부터 절연 유전체 층 (240)의 하단 부분까지 연속적으로 연장된다는 것이다. 또한, 절연 유전체 층 (240) 위에 에칭 보호 층 (242)의 적어도 일부분 (예를 들어, 제한된 에칭 콘트라스트로 인한 일부 에칭 손실 이후)이 여전히 남아 있도록, 에칭 보호 층 (242)을 제거하는 작업 (126)이 생략된다는 것이다. 도시된 실시 예에서, 에피택셜 S/D 피쳐 (254)의 하단 표면은 절연 유전체 층 (240) 및 에칭 보호 층 (242) 상에 착륙하고 핀형 베이스 (220B)와 물리적으로 접촉하지 않는다. 일부 실시예들에 따르면, 또한, 에어 갭 (256)은 인접한 에칭 보호 층 (242) 및 절연 유전체 층 (240)에 의해 왼쪽 부분과 오른쪽 부분으로 나눠질 수 있다.
제한하려는 의도는 아니지만, 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스 및 그들의 형성에 많은 이점들을 제공한다. 본 개시내용은 에피택셜 S/D 피처들 아래에 절연 유전체 층을 갖는 GAA 디바이스를 형성하는 방법들을 제공한다. 절연 유전체 층은 적층된 채널 구조들 밑의 에피택셜 S/D 피처들과 반도체 기판 사이에 격리를 제공한다. 따라서, 이는 기판 누설 전류 억제의 이점을 제공한다. 더 나아가, 절연 유전체 층 형성 방법을 사용하는 GAA 흐름은 기존 반도체 제작 공정들에 쉽게 통합될 수 있다.
예시적인 하나의 양상에서, 본 개시내용은 반도체 디바이스 제조의 방법에 관한 것이다. 방법은 기판 위에 핀 구조를 형성하는 단계 - 핀 구조는 교대로 적층된 제1 반도체 층들 및 제2 반도체 층들을 포함함 -; 핀 구조 위에 희생 게이트 구조를 형성하는 단계; 희생 게이트 구조에 의해 덮여지지 않은 핀 구조의 소스/드레인 (S/D) 영역을 에칭하여 S/D 리세스를 형성하는 단계; S/D 리세스 내에 절연 유전체 층을 성막하는 단계; 절연 유전체 층의 하단 부분 위에 에칭 보호 층을 성막하는 단계; 절연 유전체 층의 하단 부분이 S/D 리세스 내에 남아있도록 절연 유전체 층을 부분적으로 제거하는 단계; 및 S/D 리세스 내에 에피택셜 S/D 피처를 성장시키는 단계 - 절연 유전체 층의 하단 부분은 에피택셜 S/D 피처와 기판 사이에 위치함 - 를 포함한다. 일부 실시예들에서, 에칭 보호 층의 성막은: 절연 유전체 층을 덮는 S/D 리세스 내의 에칭 보호 층을 성막하는 것과, 에칭 보호 층을 리세스하여 절연 유전체 층의 상위 부분을 노출시키는 것을 포함한다. 일부 실시예들에서, 방법은 S/D 리세스를 통해 제1 반도체 층들을 측면으로 리세스하여 공동들을 형성하는 단계를 더 포함하고, 절연 유전체 층의 성막은 공동들 내에 및 제2 반도체 층들의 측면 단부에 절연 유전체 층을 성막하는 것을 포함한다. 일부 실시예들에서, 절연 유전체 층의 부분적 제거는 제2 반도체 층들의 측면 단부들로부터 절연 유전체 층을 제거하는 반면, 공동들 내의 절연 유전체 층을 남겨, 에피택셜 S/D 피처와 제1 반도체 층들 사이에 위치하는 내부 스페이서들을 형성한다. 일부 실시예들에서, 절연 유전체 층의 부분적 제거 후에 기판의 상단 표면이 노출된다. 일부 실시예들에서, 에피택셜 S/D 피처의 성장 후에, 에피택셜 S/D 피처는 기판의 상단 표면과 물리적으로 접촉한다. 일부 실시예들에서, S/D 영역의 에칭 후에, 기판의 상단 표면은 S/D 영역 내에 노출되고, 절연 유전체 층의 부분적 제거 후에, 기판의 상단 표면은 절연 유전체 층의 하단 부분에 의해 완전히 덮여진 채로 남아있다. 일부 실시예들에서, 방법은 에피택셜 S/D 피처의 성장에 앞서, S/D 리세스로부터 에칭 보호 층을 제거하는 단계를 더 포함한다. 일부 실시예들에서, 에피택셜 S/D 피처의 성장 후에, 에칭 보호 층 및 절연 유전체 층의 하단 부분이 에피택셜 S/D 피처와 기판 사이에 위치한다. 일부 실시예들에서, 에피택셜 S/D 피처의 성장은 에피택셜 S/D 피처의 하단 표면 아래에 에어 갭을 트랩 (trap)한다.
또 다른 예시적인 양상에서, 본 개시내용은 반도체 디바이스 제조의 방법에 관한 것이다. 방법은 핀을 형성하는 단계 - 핀은 에피택셜 부분 및 기판으로부터 돌출된 베이스 부분을 갖고, 에피택셜 부분은 복수의 희생 층들 및 복수의 채널 층들을 가지며, 희생 층들 및 채널 층들은 교대로 배열됨 -; 핀의 소스/드레인 (S/D) 영역으로부터 희생 층들 및 채널 층들을 제거하여 베이스 부분의 상단 표면을 노출하는 S/D 트렌치를 형성하는 단계; S/D 트렌치 내에 제1 유전체 층을 성막하는 단계 - 제1 유전체 층은 희생 층들 및 채널 층들의 측면 단부들과 베이스 부분의 상단 표면을 덮음 -; S/D 트렌치 내에 제2 유전체 층을 성막하는 단계 - 제2 유전체 층은 제1 유전체 층의 하단 부분을 덮음 -; S/D 트렌치 내에서 채널 층들의 측면 단부들을 노출시키기 위해 제1 유전체 층의 상단 부분을 부분적으로 제거하는 단계; S/D 트렌치 내에서 S/D 피처를 에피택셜하게 성장시키는 단계 - 제1 유전체 층의 하단 부분은 S/D 피처의 하단 표면과 베이스 부분의 상단 표면 사이에 위치함 -; 핀의 채널 영역으로부터 희생 층들을 제거하여 게이트 트렌치를 형성하는 단계; 및 게이트 트렌치 내에서 채널 층들의 각각을 감싸는 게이트 구조를 형성하는 단계를 포함한다. 일부 실시예들에서, 제1 유전체 층의 상단 부분의 부분적 제거는 또한 베이스 부분의 상단 표면의 부분을 노출시킨다. 일부 실시예들에서, S/D 피처의 에피택셜 성장은 채널 층들의 측면 단부들 및 베이스 부분의 상단 표면의 부분 상에서 발생한다. 일부 실시예들에서, S/D 피처의 에피택셜 성장은 S/D 피쳐의 하단 표면과 제1 유전체 층의 하단 부분 사이의 에어 갭을 둘러싼다. 일부 실시예들에서, 에어 갭은 제1 유전체 층들 및 제2 유전체 층들에 의해 두 부분들로 나눠진다. 일부 실시예들에서, 방법은 S/D 피처의 에피택셜 성장에 앞서, S/D 트렌치로부터 제2 유전체 층을 제거하는 단계를 더 포함한다.
또 다른 예시적인 양상에서, 본 개시내용은 다중 게이트 반도체 디바이스에 관한 것이다. 다중-게이트 반도체 디바이스는 기판 위에 배치된 채널 구조들; 채널 구조들과 맞물리는 게이트 구조; 채널 구조들에 인접한 소스/드레인 (S/D) 에피택셜 피처; 게이트 구조와 S/D 에피택셜 피처 사이에 위치하는 내부 스페이서들; 및 S/D 에피택셜 피처의 하단 표면과 기판의 상단 표면 사이에 위치하는 유전체 층을 포함한다. 일부 실시예들에서, 다중 게이트 반도체 디바이스는 S/D 에피택셜 피처의 하단 표면과 유전체 층의 상단 표면 사이에 위치하는 에어 갭을 더 포함한다. 일부 실시예들에서, 다중 게이트 반도체 디바이스는 S/D 에피택셜 피처의 하단 표면과 유전체 층의 상단 표면 사이에 위치하는 에칭 보호 층을 더 포함한다. 일부 실시예들에서, 유전체 층은 내부 스페이서들 중 최하단 스페이서와 물리적으로 접촉한다.
전술한 내용은 당업자들이 다음의 상세한 설명을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술하였다. 당업자들은 이들이 동일한 목적을 수행하고 및/또는 본 명세서용에서 소개된 실시예들의 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어남 없이 본 명세서에서 다양한 변경들, 교체들 및 변형들을 행할 수 있다는 것을 깨달아야 한다.
<부기>
1. 반도체 디바이스 제조 방법에 있어서,
기판 위에 핀 구조를 형성하는 단계 - 상기 핀 구조는 교대로 적층된 제1 반도체 층들 및 제2 반도체 층들을 포함함 -;
상기 핀 구조 위에 희생 게이트 구조를 형성하는 단계;
상기 희생 게이트 구조에 의해 덮여지지 않은 상기 핀 구조의 소스/드레인 (S/D) 영역을 에칭하여 S/D 리세스를 형성하는 단계;
상기 S/D 리세스 내에 절연 유전체 층을 성막하는 단계;
상기 절연 유전체 층의 하단 부분 위에 에칭 보호 층을 성막하는 단계;
상기 절연 유전체 층을 부분적으로 제거하여 상기 절연 유전체 층의 상기 하단 부분이 상기 S/D 리세스 내에 남게 하는 단계; 및
상기 S/D 리세스 내에 에피택셜 S/D 피처를 성장시키는 단계 - 상기 절연 유전체 층의 상기 하단 부분은 상기 에피택셜 S/D 피처와 상기 기판 사이에 위치함 -
를 포함하는 반도체 디바이스 제조 방법.
2. 제 1항에 있어서,
상기 에칭 보호 층의 상기 성막은:
상기 절연 유전체 층을 덮는 상기 에칭 보호 층을 상기 S/D 리세스 내에 성막하는 단계, 및
상기 에칭 보호 층을 리세스하여 상기 절연 유전체 층의 상위 부분을 노출시키는 단계
를 포함하는 반도체 디바이스 제조 방법.
3. 제 1항에 있어서,
상기 S/D 리세스를 통해 상기 제1 반도체 층들을 측면으로 리세스하여 공동들을 형성하는 단계를 더 포함하고,
상기 절연 유전체 층의 상기 성막은 상기 공동들 내에 그리고 상기 제2 반도체 층들의 측면 단부들 상에 상기 절연 유전체 층을 성막하는 단계를 포함하는 반도체 디바이스 제조 방법.
4. 제 3항에 있어서,
상기 절연 유전체 층의 상기 부분적 제거는 상기 제2 반도체 층들의 측면 단부들로부터 상기 절연 유전체 층을 제거하는 반면, 상기 공동들 내의 상기 절연 유전체 층을 남겨, 상기 에피택셜 S/D 피처와 상기 제1 반도체 층들 사이에 위치하는 내부 스페이서들을 형성하는 반도체 디바이스 제조 방법.
5. 제 1항에 있어서,
상기 절연 유전체 층의 상기 부분적 제거 후에 상기 기판의 상단 표면이 노출되는 반도체 디바이스 제조 방법.
6. 제 5항에 있어서,
상기 에피택셜 S/D 피처의 상기 성장 후에, 상기 에피택셜 S/D 피처는 상기 기판의 상단 표면과 물리적으로 접촉하는 반도체 디바이스 제조 방법.
7. 제 1항에 있어서,
상기 S/D 영역의 상기 에칭 후에, 상기 기판의 상단 표면은 상기 S/D 영역 내에 노출되고, 상기 절연 유전체 층의 상기 부분적 제거 후에, 상기 기판의 상단 표면은 상기 절연 유전체 층의 하단 부분에 의해 완전히 덮여진채로 남아있는 반도체 디바이스 제조 방법.
8. 제 1항에 있어서,
상기 에피택셜 S/D 피처의 상기 성장에 앞서, 상기 S/D 리세스로부터 상기 에칭 보호 층을 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
9. 제 1항에 있어서,
상기 에피택셜 S/D 피처의 상기 성장 후에, 상기 에칭 보호 층 및 상기 절연 유전체 층의 하단 부분이 상기 에피택셜 S/D 피처와 상기 기판 사이에 위치하는 반도체 디바이스 제조 방법.
10. 제 1항에 있어서,
상기 에피택셜 S/D 피처의 상기 성장은 상기 에피택셜 S/D 피처의 하단 표면 아래에 에어 갭을 트랩 (trap)하는 반도체 디바이스 제조 방법.
11. 반도체 디바이스 제조 방법에 있어서,
핀을 형성하는 단계 - 상기 핀은 에피택셜 부분 및 기판으로부터 돌출된 베이스 부분을 갖고, 상기 에피택셜 부분은 복수의 희생 층들 및 복수의 채널 층들을 가지며, 상기 희생 층들 및 상기 채널 층들은 교대로 배열됨 -;
상기 핀의 소스/드레인 (S/D) 영역으로부터 상기 희생 층들 및 상기 채널 층들을 제거하여 상기 베이스 부분의 상단 표면을 노출하는 S/D 트렌치를 형성하는 단계;
상기 S/D 트렌치 내에 제1 유전체 층을 성막하는 단계 - 상기 제1 유전체 층은 상기 희생 층들 및 상기 채널 층들의 측면 단부들과 상기 베이스 부분의 상단 표면을 덮음 -;
상기 S/D 트렌치 내에 제2 유전체 층을 성막하는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층의 하단 부분을 덮음 -;
상기 S/D 트렌치 내에서 상기 채널 층들의 측면 단부들을 노출시키기 위해 상기 제1 유전체 층의 상단 부분을 부분적으로 제거하는 단계;
상기 S/D 트렌치 내에서 S/D 피처를 에피택셜하게 성장시키는 단계 - 상기 제1 유전체 층의 하단 부분은 상기 S/D 피처의 하단 표면과 상기 베이스 부분의 상단 표면 사이에 위치함 -;
상기 핀의 채널 영역으로부터 상기 희생 층들을 제거하여 게이트 트렌치를 형성하는 단계; 및
상기 게이트 트렌치 내에서 상기 채널 층들의 각각을 감싸는 게이트 구조를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
12. 제 11항에 있어서,
상기 제1 유전체 층의 상단 부분의 상기 부분적 제거는 또한 상기 베이스 부분의 상단 표면의 부분을 노출시키는 반도체 디바이스 제조 방법.
13. 제 12항에 있어서,
상기 S/D 피처의 상기 에피택셜 성장은 상기 채널 층들의 측면 단부들 및 상기 베이스 부분의 상단 표면의 부분 상에서 발생하는 반도체 디바이스 제조 방법.
14. 제 11항에 있어서,
상기 S/D 피처의 상기 에피택셜 성장은 상기 S/D 피쳐의 하단 표면과 상기 제1 유전체 층의 하단 부분 사이의 에어 갭을 둘러싸는 반도체 디바이스 제조 방법.
15. 제 14항에 있어서,
상기 에어 갭은 상기 제1 유전체 층들 및 상기 제2 유전체 층들에 의해 두 부분들로 나눠지는 반도체 디바이스 제조 방법.
16. 제 11항에 있어서,
상기 S/D 피처의 상기 에피택셜 성장에 앞서, 상기 S/D 트렌치로부터 상기 제2 유전체 층을 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
17. 다중-게이트 반도체 디바이스에 있어서,
기판 위에 배치된 채널 구조들;
상기 채널 구조들과 맞물리는 게이트 구조;
상기 채널 구조들에 인접한 소스/드레인 (S/D) 에피택셜 피처;
상기 게이트 구조와 상기 S/D 에피택셜 피처 사이에 위치하는 내부 스페이서들; 및
상기 S/D 에피택셜 피처의 하단 표면과 상기 기판의 상단 표면 사이에 위치하는 유전체 층
을 포함하는 다중-게이트 반도체 디바이스.
18. 제 17항에 있어서,
상기 S/D 에피택셜 피처의 하단 표면과 상기 유전체 층의 상단 표면 사이에 위치하는 에어 갭을 더 포함하는 다중-게이트 반도체 디바이스.
19. 제 17항에 있어서,
상기 S/D 에피택셜 피처의 하단 표면과 상기 유전체 층의 상단 표면 사이에 위치하는 에칭 보호 층을 더 포함하는 다중-게이트 반도체 디바이스.
20. 제 17항에 있어서,
상기 유전체 층은 상기 내부 스페이서들 중 최하단 스페이서와 물리적으로 접촉하는 다중-게이트 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 핀 구조를 형성하는 단계 - 상기 핀 구조는 교대로 적층된 제1 반도체 층들 및 제2 반도체 층들을 포함함 -;
    상기 핀 구조 위에 희생 게이트 구조를 형성하는 단계;
    상기 희생 게이트 구조에 의해 덮여지지 않은 상기 핀 구조의 소스/드레인 (S/D) 영역을 에칭하여 S/D 리세스를 형성하는 단계;
    상기 S/D 리세스 내에 절연 유전체 층을 성막하는 단계;
    상기 절연 유전체 층의 하단 부분 위에 에칭 보호 층을 성막하는 단계;
    상기 절연 유전체 층을 부분적으로 제거하여 상기 절연 유전체 층의 상기 하단 부분이 상기 S/D 리세스 내에 남게 하는 단계; 및
    상기 S/D 리세스 내에 에피택셜 S/D 피처를 성장시키는 단계 - 상기 절연 유전체 층의 상기 하단 부분은 상기 에피택셜 S/D 피처와 상기 기판 사이에 위치함 -
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서,
    상기 에칭 보호 층의 상기 성막은:
    상기 절연 유전체 층을 덮는 상기 에칭 보호 층을 상기 S/D 리세스 내에 성막하는 단계, 및
    상기 에칭 보호 층을 리세스하여 상기 절연 유전체 층의 상위 부분을 노출시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 S/D 리세스를 통해 상기 제1 반도체 층들을 측면으로 리세스하여 공동들을 형성하는 단계를 더 포함하고,
    상기 절연 유전체 층의 상기 성막은 상기 공동들 내에 그리고 상기 제2 반도체 층들의 측면 단부들 상에 상기 절연 유전체 층을 성막하는 단계를 포함하는 반도체 디바이스 제조 방법.
  4. 제 1항에 있어서,
    상기 절연 유전체 층의 상기 부분적 제거 후에 상기 기판의 상단 표면이 노출되는 반도체 디바이스 제조 방법.
  5. 제 1항에 있어서,
    상기 S/D 영역의 상기 에칭 후에, 상기 기판의 상단 표면은 상기 S/D 영역 내에 노출되고, 상기 절연 유전체 층의 상기 부분적 제거 후에, 상기 기판의 상단 표면은 상기 절연 유전체 층의 하단 부분에 의해 완전히 덮여진채로 남아있는 반도체 디바이스 제조 방법.
  6. 반도체 디바이스 제조 방법에 있어서,
    핀을 형성하는 단계 - 상기 핀은 에피택셜 부분 및 기판으로부터 돌출된 베이스 부분을 갖고, 상기 에피택셜 부분은 복수의 희생 층들 및 복수의 채널 층들을 가지며, 상기 희생 층들 및 상기 채널 층들은 교대로 배열됨 -;
    상기 핀의 소스/드레인 (S/D) 영역으로부터 상기 희생 층들 및 상기 채널 층들을 제거하여 상기 베이스 부분의 상단 표면을 노출하는 S/D 트렌치를 형성하는 단계;
    상기 S/D 트렌치 내에 제1 유전체 층을 성막하는 단계 - 상기 제1 유전체 층은 상기 희생 층들 및 상기 채널 층들의 측면 단부들과 상기 베이스 부분의 상단 표면을 덮음 -;
    상기 S/D 트렌치 내에 제2 유전체 층을 성막하는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층의 하단 부분을 덮음 -;
    상기 S/D 트렌치 내에서 상기 채널 층들의 측면 단부들을 노출시키기 위해 상기 제1 유전체 층의 상단 부분을 부분적으로 제거하는 단계;
    상기 S/D 트렌치 내에서 S/D 피처를 에피택셜하게 성장시키는 단계 - 상기 제1 유전체 층의 하단 부분은 상기 S/D 피처의 하단 표면과 상기 베이스 부분의 상단 표면 사이에 위치함 -;
    상기 핀의 채널 영역으로부터 상기 희생 층들을 제거하여 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치 내에서 상기 채널 층들의 각각을 감싸는 게이트 구조를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  7. 다중-게이트 반도체 디바이스에 있어서,
    기판 위에 배치된 채널 구조들;
    상기 채널 구조들과 맞물리는 게이트 구조;
    상기 채널 구조들에 인접한 소스/드레인 (S/D) 에피택셜 피처;
    상기 게이트 구조와 상기 S/D 에피택셜 피처 사이에 위치하는 내부 스페이서들;
    상기 S/D 에피택셜 피처의 하단 표면과 상기 기판의 상단 표면 사이에 위치하는 유전체 층; 및
    상기 S/D 에피택셜 피처의 하단 표면과 상기 유전체 층의 상단 표면 사이에 위치하는 에칭 보호 층 - 상기 에칭 보호 층의 조성은 상기 유전체 층과는 상이함 -
    을 포함하는 다중-게이트 반도체 디바이스.
  8. 제 7항에 있어서,
    상기 S/D 에피택셜 피처의 하단 표면과 상기 유전체 층의 상단 표면 사이에 위치하는 에어 갭을 더 포함하는 다중-게이트 반도체 디바이스.
  9. 삭제
  10. 제 7항에 있어서,
    상기 유전체 층은 상기 내부 스페이서들 중 최하단 스페이서와 물리적으로 접촉하는 다중-게이트 반도체 디바이스.
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