TW201731027A - 利用非平面佈局的抗熔絲元件（二） - Google Patents

利用非平面佈局的抗熔絲元件（二） Download PDF

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Abstract

在此揭露用以提供非依電性抗熔絲記憶體元件以及其他抗熔絲鏈結的技術。在若干實施例中，該抗熔絲記憶體元件係組配為諸如鰭式場效電晶體佈局之非平面佈局。在若干此等實施例中，藉由產生適用於較低電壓非依電性抗熔絲記憶體元件之增強發射點，該鰭片佈局可受操控，且用以有效地遙控較低崩潰電壓電晶體。於一範例實施例中，提供一半導體抗熔絲裝置，其包括具有組配有一漸縮部分之一鰭片的一非平面擴散區域、於含括有該漸縮部分之該鰭片上的一介電質隔離層、以及於該介電質隔離層上的一閘極材料。該鰭片的該漸縮部分可藉由例如氧化、蝕刻以及剝蝕所形成，且於若干案例中，該漸縮部分包括一基底區以及一薄化區，且該薄化區至少較該基底區薄50%。

Description

利用非平面佈局的抗熔絲元件(二) 發明領域
本申請案係關於抗熔絲元件，特別是利用非平面佈局的抗熔絲元件。
發明背景
在系統單晶片(SOC)中，SOC之電路組件整合於單一晶片上。SOC積體電路在各種應用中正變得越來越普遍，該等應用包括嵌入式應用，諸如機上盒、行動電話、攜帶型媒體器件等。儘管SOC中之組件的高度整合提供了諸如晶片面積節省及較佳信號品質之優勢，但電力消耗及效能延遲逐漸變成對包括此等SOC之器件的重要約束。尤其對於攜帶型SOC應用而言，有效功率管理功能性為許多SOC實施之有價值的態樣。
記憶體存取對SOC效率及效能有顯著影響。通常，SOC之不同組件個別地存取相同記憶體資源。現有SOC記憶體存取解決方案個別地涉及在需要存取SOC之記憶體時加電整個SOC及SOC的主電壓供應。然而，與此等途徑 相關聯之成本巨大，至少就延遲及過渡能量而言。此外，存在與SOC之組件之間的記憶體之共用相關聯之挑戰，諸如用於組件之操作的延遲需求、存取記憶體之功率效率及類似者。
依據本發明之一實施例，係特地提出一種系統單晶片(SOC)電路，該電路包含：多個模組，該多個模組包括第一模組，該多個模組各自包含經組態以請求存取記憶體之各別電路；記憶體控制器，該記憶體控制器耦接至多個模組中之每一者；及功率管理單元，該功率管理單元包含經組態以接收一或多個信號之電路，該一或多個信號指示在第一模組之任務期間，由多個模組對該記憶體的任何存取將為藉由第一模組的一存取，其中回應於該一或多個信號，功率管理單元將SOC電路轉換至第一功率狀態及第二功率狀態中之一者，其中第一功率狀態允許記憶體與第一模組之間的資料通信，且阻止記憶體與多個模組中除第一模組外之任何模組之間的資料通信；其中第一模組交換資料以執行該任務之一操作，包括第一模組經由一記憶體控制器與記憶體交換資料，且其中功率管理單元進一步執行第一功率狀態與第二功率狀態之間的轉換，其中記憶體與多個模組之間的通信之允許同記憶體與多個模組之間的通信之阻止之間歸因於轉換的任何改變為關於記憶體與第一模組之間的通信之改變。
401‧‧‧填充
403‧‧‧沉積
405‧‧‧圖樣化、蝕刻
407‧‧‧進行
409‧‧‧剝除、移除
411‧‧‧提供
413‧‧‧提供
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
圖1例示典型的平面抗熔絲電晶體結構的一立體圖；圖2a與2b每一者例示根據本發明之一範例實施例所組配的FinFET抗熔絲電晶體結構之一立體圖；圖3a顯示根據本發明之範例實施例的該FinFET抗熔絲電晶體結構之崩潰電壓係如何以該鰭式佈局而調變；圖3b至3d例示根據本發明之一範例實施例所組配的FinFET抗熔絲電晶體結構之範例；圖4例示用以製造根據本發明之一範例實施例的FinFET抗熔絲電晶體結構之一方法；圖5至16例示根據本發明之一範例實施例所組配之藉由完成圖4的方法所產生的範例結構；第17圖例示一計算系統，係以根據本發明之一範例實施例的一個或多個FinFET抗熔絲電晶體結構所實施。
可以理解的是，圖式不一定依照比例繪製、或者亦欲限制請求的發明為顯示之特定組態。例如，雖然若干圖式一般指示直線、直角、以及平滑表面，一抗熔絲結構之實際實施可具有不完美的直線、直角，以及可能具有平面佈局或其他非平滑、受所使用加工設備技術之給定的實際限制等若干特徵。
較佳實施例之詳細說明
在此揭露用以提供非依電性抗熔絲記憶體元件以及其他抗熔絲鏈結。於若干實施例中，抗熔絲記憶體元件係組配為諸如鰭式場效電晶體(FinFET)佈局之非平面佈局。於若干此等實施例中，藉由產生適用於較低電壓非依電性抗熔絲記憶體元件的增強發射位置，該鰭式佈局可受操作且用以有效地遙控較低崩潰電壓電晶體。然而，基於此揭露，注意許多其他半導體抗熔絲元件的應用將為顯而易見，且請求發明不欲限定於記憶體應用。
總體概述
如先前所註記，用於編程記憶體之傳統抗熔絲鏈結係相關於一些非顯而易見的問題。舉例而言，一次性編程(OTP)記憶體陣列通常使用多晶矽熔絲、金屬熔絲以及氧化抗熔絲來建構。多晶矽以及金屬熔絲陣列傳統地較氧化抗熔絲陣列具有較大的足跡，部分是歸因於需要熔化該元件的大電流(例如，數萬毫安培的電流)。氧化抗熔絲目前取決於耦合至一閘極電極的一閘極氧化物，而形成該熔絲元件，且典型地以平面技術建構，諸如顯示於圖1中的一者，其大致包括用於源極與汲極區的一擴散層、以及形成於該擴散層之頂部、且藉由一氧化層與其隔離的一閘極。正如可見的，於此等平面佈局中，該抗熔絲結構之該氧化層崩潰在閘極之下任何位置具有相同的發生機率。
除此之外，增加數位權利管理以及安全需求，對於數位機上盒以及其他此等保護內容裝置，通常必要有大陣列的加密僅讀記憶體(例如，諸如高頻帶數位內容保護 或HDCP金鑰)。在一給定典型的碼儲存器或數位安全應用程式內，抗熔絲元件所需供應的數量已經從先前世代的數萬位元，成長至對於未來世代預計數萬兆位元。當以傳統的抗熔絲架構實施時，此等巨大儲存陣列意味著實質晶粒尺寸性能損失。此外，成功地編程此等抗熔絲元件所需功率增加了電路複雜度以及其本身功率消耗的增加。
相反於傳統的平面抗熔絲結構，本發明之一實施例使用一非平面FinFET抗熔絲佈局。藉由利用FinFET的幾何形狀，可以降低用以創造電晶體硬崩潰所需的電壓，此為適用於抗熔絲記憶體運作。特別是該FinFET抗熔絲佈局可用以於閘極隔離介電質內創造或者加強高電場區，其接著作用以降低該抗熔絲元件的崩潰電壓。一FinFET係指圍繞著半導體材料的一薄片(通常被稱為鰭片)的一種電晶體。該電晶體包括標準場效電晶體(FET)的節點，包括一閘極、閘極隔離介電質以及一源極與汲極區。裝置的導通通道係存在於在該閘極隔離介電質之下的該鰭片之內。更明確地，電流沿著該鰭片的兩側壁(垂直於基板表面的兩側)通過，以及沿著該鰭片的頂部(平行於該基板表面的一側)通過。因為此等組態的導通通道係主要地存在於沿著該鰭片的三個不同外部平面區，此FinFET設計有時會被稱為三閘極FinFET。基於此揭露，其他類型的FinFET以及非平面組態為顯而易見的可用來實施本發明的一實施例，諸如雙閘極FinFET，其中該導通通道主要地存在於沿著該鰭片結構的兩側壁。
根據一個此等範例實施例，該FinFET電晶體之鰭片寬度係受調配或是塑型，因此於該鰭片的一頂部或上部部份產生一高電場，順利地降低該熔絲元件的崩潰。於其他實施例中，可於該鰭片的一中間部分或下部部份產生該高電場。於另一些其他實施例中，可於該鰭片的頂部、中部與下部部份其中兩者或更多者之組合處產生該高電場。可使用任何數量的鰭片調變策略，只要可於所欲崩潰電壓處(或者在若干所欲範圍崩潰電壓之內)形成一操作短路電路。在此意義上，可調變該電晶體的鰭片/擴散形狀，以創造所欲發射位置。此等最佳化在標準平面電晶體架構中是不可能的。
該鰭片可以多種方式塑型。於一特定範例實施例中，於一矽鰭片結構上生長一厚熱原生氧化質，矽鰭片結構產生了一幾何形狀，歸因於形成二氧化矽(SiO2)期間的矽耗損，在形狀處此該鰭片的頂部有效地受縮減或縮小。擴散層/鰭片之寬度以及長度的此縮減/縮小，局部地降低該特定結構的崩潰電壓，因而提供根據本發明之一實施例的一加強發射抗熔絲元件。於其他實施例中，可例如藉由蝕刻或雷射修復，而提供該所欲鰭片形狀。於一更廣泛的意義上來說，任何合適的塑型技術將可選擇性地縮小該鰭片成為一可使用之所欲程度。
鰭式場效電晶體(FinFET)抗熔絲結構
圖2a與2b每一者例示根據本發明之一範例實施例所組配的FinFET抗熔絲電晶體結構之一立體圖。如顯 示，每一結構一般包括標準電晶體節點，包括一閘極、閘極隔離介電質以及一擴散區域(用於源極與汲極區)。如先前所解釋者，裝置的導通通道係存在於在該閘極隔離介電質之下的該鰭片之外側上。一般來說，每一FinFET抗熔絲電晶體結構的崩潰電壓取決於該鰭片本身的厚度。在此意義上，顯示於圖2a的抗熔絲結構係組配有具有一非漸縮上部部分的一鰭片，且係具有一較高崩潰電壓，同時顯示於圖2b的結構係組配有具有一漸縮上部部分的一鰭片，且係具有一相對較低崩潰電壓。如在此解釋，漸縮的程度可受調整以提供所欲崩潰電壓。
該擴散材料可為任何合適的半導體材料，諸如，例如，矽或矽化鍺。源極和汲極區可如典型的做法而受摻雜。舉例而言，在若干情況下，該源極和汲極區可使用一植入/擴散程序或一蝕刻/沉積程序其中一者而形成。在前者的程序中，如硼、鋁、銻、磷，或砷摻雜劑可為離子植入進入基板，以形成源極和汲極區。該離子植入程序之後通常是一退火程序，其活化該摻雜劑且使它們進一步擴散進入基板。在後者的程序中，可首先蝕刻該基板，以於源極和汲極區的位置形成凹部。然後可接著完成磊晶沉積程序，以將該凹部填滿矽合金，諸如矽化鍺或碳化矽，從而形成該等源極和汲極區。在若干實現中，該磊晶地沉積的矽合金可原位地摻雜有，諸如硼、砷、或磷等摻雜劑。在進一步的實現中，可將可替代材料，諸如鍺或III-V族材料或合金，沉積入該凹部，以形成該等源極和汲極區。例 如，閘極隔離介電質可為任何合適的氧化物，諸如二氧化矽(SiO2)或高K值(high-k)閘極介電質材料。高K值閘極介電質材料的範例包括，舉例而言，二氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化矽鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物以及鈮鋅酸鉛。於若干實施例中，當使用一高K值材料時，可於該閘極介電層完成一退火程序以增進其品質。於若干特定範例實施例中，該高K值閘極介電質層可具有5Å至約100Å(例如10Å)之範圍的一厚度。於其他實施例中，該閘極介電質層可具有氧化物材料之一個單層的厚度。一般來說，該閘極介電質層的厚度應足以將該閘極電極電性地隔離於鄰近的源極與汲極接觸點，直到到達所欲崩潰(或編程)電壓。在若干實施例中，也可對高K值閘極介電質層執行額外的程序，諸如用以改善該高K值材料的品質之一退火程序。該閘極材料可例如為多晶矽、氮化矽、碳化矽、或一金屬層(例如：鎢、氮化鈦、鉭、氮化鉭)，然而，亦可使用其它合適的閘極電極材料。在若干範例實施例中，該閘極材料可為一犧牲材料，其係於之後針對一替代金屬閘極(RMG)程序而被去除，且其具有10Å到500Å的範圍之一厚度(例如，100Å)。每一個閘極隔離介電質以及閘極材料，可例如使用傳統沉積程序來沉積，諸如化學氣相沉積(CVD)、原子層沉積(ALD)、旋塗式沉積(SOD)、或物理氣相沉積(PVD)。亦可使用替代沉積技術，舉例而言，該閘極隔離介電質與該閘極材料可以為熱生長。基於此揭 露，可以理解任何數量的其他合適的材料、幾何形狀、和形成程序可用於實現本發明的一個實施例，以便提供如在此描述之一增強的抗熔絲的設備。
在一個範例性實施例中，藉由執行圖2a所示的鰭片的氧化，及在閘極形成前，可以創造圖2b所示的漸縮鰭片結構。該鰭片/擴散層的縮小(例如：歸因於在氧化程序期間的矽耗損)在該鰭片的頂部創造一發射點。在其他範例性實施例中，漸縮鰭片結構係藉由在該鰭片的至少一部分可擇地蝕刻(例如：濕及/或乾蝕刻程序)所提供。於若干範例性實施例中，較為突出的鰭片佈局有效地降低崩潰電壓20%或者更多，其轉化成為在較低電壓/功率時產生的高抗熔絲陣列。可使用一掃描型電子顯微鏡(SEM)或透射電子顯微鏡(TEM)的橫截面來顯示如在此描述提供增強崩潰性能之塑形鰭片佈局。
在系統性地降低鰭片寬度處收集實驗數據。此數據係反映在圖3a中，這展示了根據本發明的範例實施例之FinFET抗熔絲電晶體結構的崩潰電壓，係如何可藉由該鰭片佈局而調變。正如可以看到的，圖3a顯示電晶體崩潰電壓單調性的降低，從最寬鰭片處(具有大約3.5伏特的平均崩潰電壓之最右群組)至最窄鰭片處(具有大約2.8伏特的平均崩潰電壓之最左群組)。在此等範例中，觀察到用以使該閘極與基板短路之所需電壓，大約為20%的下降度。此局部性的降低崩潰電壓可用以加強氧化抗熔絲陣列可編程性，且降低電路負荷而建構一記憶體陣列。
圖3b至3d例示根據本發明之一範例實施例所組配之範例FinFET抗熔絲電晶體結構佈局。如可以看見的，每一鰭片具有一漸縮部分，其係從最淺溝槽隔離處(STI)延伸，每一漸縮部分包括一基底區以及一薄化區。顯示於圖3b之該FinFET抗熔絲電晶體結構具有一薄化區，其約較該基底區薄50%。如更進一步的可以看見，顯示於圖3c之該FinFET抗熔絲電晶體結構具有一薄化區，其約較該基底區薄75%，且顯示於圖3d之該FinFET抗熔絲電晶體結構具有一薄化區，其約較該基底區薄90%(或更多)。在此等範例中，該漸縮的彎曲本質通常為用以導致薄化之熱氧化程序的功能。於其他實施例中，該漸縮可為更加地突出或有角度的，諸如當係由另外由一蝕刻程序形成或精製。氧化及/或蝕刻程序之一組合，可用以提供任何數量的所欲鰭片形狀(諸如，鰭片的中央部分處為薄化的沙漏形狀，沿著該鰭片有數個薄化點的一珠鏈狀形狀，等等)。
因此，本發明的一實施例允許一可縮放、低功率、非依電性的抗熔絲記憶體元件，可整合成為，例如一個高K值/金屬閘極非平面CMOS程序技術。舉例而言，在需要一非依電性記憶體元件處之任何數量的應用時可使用此一實施例。在一個更廣泛的意義上，本發明的一實施例可用於使用一抗熔絲元件之任何積體電路應用。
方法論
圖4例示用以製造根據本發明的一範例實施例之一FinFET抗熔絲電晶體結構的一方法。圖5至圖16顯示將 參照於該方法之對應結構。基於此揭露許多改變將為顯而易見，且主張的發明不易欲限制在任何特定程序或組態。
該方法包括形成一個或多個鰭片，以及用隔離介電質(例如，二氧化矽)填充401所得到的溝槽。可以多種方式進行鰭片和隔離介電質之形成。在一範例性實施例中，該等鰭片和隔離介電質係如圖5至圖10之顯示而受形成，每一者顯示一橫切面側視圖，其中該切面係與該鰭片平行。可以於圖5看出，提供有一基板。該基板可例如為一空白基板，其係準備用於藉由形成一些鰭片結構於其上之隨後的半導體程序。可替代地，該基板可為一部分地形成有半導體結構於其之上的基板，舉例而言，汲極、源極以及閘極區係藉由使用至少一鰭片結構所形成。可在此使用任何數量之合適基板，包括大塊基板、隔離基板(氧化X，X可為諸如矽、鍺或者鍺濃化矽的半導體材料)上之半導體、以及多層結構，且特別是在一隨後閘極圖樣化程序之前，有鰭片形成於其之上的該等基板。於一特定範例案例中，該基板為一矽大塊基板。於其他實施中，該半導體基板可使用其他替代材料形成，其可或可不與矽結合，此替代材料包括但不限定於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。也可以使用更進一步地被分類至III-V族或IV族的材料以形成該基板。雖然在此描述了幾個可以形成該基板的材料的範例，可以做為在其上建構半導體裝置的基底之任何材料，皆落入本請求發明的精神與範圍。
圖6例示在圖5的基板上沉積與圖樣化一硬遮 罩。此可使用標準的光學微影來完成，光學微影包括沉積或多個硬遮罩材料(例如，諸如二氧化矽、氧化氮及/或其他合適之硬遮罩材料)、在該硬遮罩的一部份上圖樣化光阻，其將暫時地停留，以保護該鰭片的一底層區(諸如一電晶體裝置的一擴散或活化區)、蝕刻以移除該硬光罩(例如，使用一乾蝕刻或其他合適硬遮罩移除程序)未受遮蔽部分(無光阻)，且接著剝除該圖樣化後光阻材料，因而留下如顯示之該圖樣化後遮罩。於一特定範例實施例中，該結果之硬遮罩為一標準的雙層硬遮罩，組配有氧化質之一底層以及氮化矽之一頂層，且包括有三個位置(在此範例案例中，用以提供三個鰭片)，但在其他實施例中，可取決於特定將製造的活化裝置，而不同地組配該硬遮罩。於具有一矽基板的一特定範例實施例中，該硬遮罩係以原生氧化質的一底層(矽基板的氧化)以及氮化矽的一頂層來實施。可使用任何數量的硬遮罩組配係顯而易見的。
如圖7中可以看見，淺溝槽係蝕刻進入該基板的未受遮蔽部分。該淺溝槽蝕刻可以標準光學微影來完成，光學微影包括濕或乾蝕刻、或如所欲的蝕刻之一組合。可以理解溝槽的幾何形狀(寬度、深度、形狀等等)可於一個到下一個實施例中改變，且請求發明不欲限定於任何特定溝槽幾何形狀。於具有一矽基板以及實施為一底層氧化與一頂氮化矽層之一雙層硬遮罩的一特定範例實施例中，使用乾蝕刻以形成溝槽，其在該基板的頂表面約100Å至500Å之下。可使用任何數量的溝槽組配係顯而易見的。
如圖8中可以看見，使用任何數量的標準沉積程序，而接著將該溝槽以一隔離介電質材料填滿。於具有一矽基板的一特定範例實施例中，該隔離介電質材料為二氧化矽，但在此可使用任何數量合適的隔離介電質以形成淺溝槽隔離(STI)結構。一般來說，用以填充溝槽之隔離介電質的沉積或其他生長可受選擇，例如，基於與該基板材料的原生氧化層的相容性。注意，該閘極溝槽本質可為圓形或者多邊形，且任何提及溝槽「側邊」係指任何此等組態，且不應解釋為意指一個特定的幾何形狀結構。舉例而言，溝槽側邊可指圓形溝槽上、或者一多邊形溝槽的一不連續側上的不同位置、或甚至是一多邊形溝槽的一不連續側的不同位置。於一個更廣泛的意義上，溝槽「表面」係指所有此等溝槽側面以及該溝槽的基底(底部)。
圖9展示了如何使用例如，CMP或其他可平面化該結構之合適程序，而使隔離介電質平面化。於該特定範例實施例中顯示，該硬遮罩可完全地移除，特別是在意欲做為如在此描述的抗熔絲元件的該鰭片之上。然而，注意，此等抗熔絲元件可用在意欲做為傳統電晶體(具有預期用途的電晶體，其不包括超出於該電晶體的崩潰電壓)之功能的其他結構的接合處。對於此等鰭片，可以完成平面化而留下該硬遮罩的一部分，其可用做為閘極鈍化層或氧化層。
圖10展示了該結構如何進一步的圖形化，因此在該等STI中的該隔離介電質材料可受蝕刻，以便使該STI隔離介電質材料凹陷於該鰭片結構之下。此等凹陷區提供 隔離予該電晶體的該等源極/汲極區。該結果結構可包括任何數量的鰭片(一個或多個)，以任何合適的隔離介電質材料隔離。
描述於圖5至10之此範例鰭片結構，係使用如傳統地做法以光學微影製造。於其他實施例中，注意，如往往的做法，該等鰭片可磊晶地生長，諸如描述於美國專利公開案第2008/0157130號，標題為「用於FinFET裝置之鰭片的磊晶製造」。在此等案例中，該鰭片係有效地在該製造程序中形成為一層。藉由形成一鰭片層，鰭片厚度係透過用以形成該鰭片層的程序參數(而非受光學微影)的控制而決定。舉例而言，若該鰭片係以磊晶程序生長，該鰭片的厚度將藉由該磊晶成長動態而受決定。FinFET的鰭片寬度係透過層的形成而非光學微影所決定，其可提供改良的最小特徵尺寸以及封裝密度。在其他實施例中，可藉由切除或剝蝕移除材料，例如使用雷射或可以精細切割半導體材料的其他合適工具，而製造該等鰭片。所得鰭片的幾何形狀通常取決於使用的形成技術、以及基底區的所欲的厚度而有不同。
一旦如以上所述或者其他合適程序形成該等鰭片，以沉積403一鈍化層至鰭片以及隔離介電質上而繼續圖4的方法，一如最佳地顯示於圖11的範例所示。該鈍化層材料係用以保護該基板材料免於氧化期間之耗損，且係可例如為一氧化物或氮化物。該鈍化層材料可使用CVD、ALD、SOD或PVD或可為熱生長。於一特定範例實施例中，該鈍 化層材料為氧化矽或者氮化矽的一CVD層，其具有約5nm至10nm範圍內的一厚度，然而，可以理解可以使用適於在後續程序期間保護該底部基版的任何厚度。
如圖12中最佳地顯示，該方法接著圖樣化與蝕刻405該鈍化層以暴露一個或多個鰭片，其係將用以形成抗熔絲裝置。如此範例實施例中可看見，一蝕刻方塊(光阻)係提供在將受保護免於鈍化蝕刻的區域。該蝕刻方塊可例如使用標準平板印刷術而提供。於一此等案例中，微影程序通常包括在該鈍化層的一表面上形成一光阻層，且接著放置一遮罩於該受光阻塗覆區。該遮罩係以鉻之非可透光(不透明)區以及石英之可透光(透明)區來組配。來自一光源(例如：紫外線或深紫外線等等)且經由一光學透鏡系統聚焦的輻射，係接著施加至該遮罩。該光通過該透明遮罩區且將底部光阻層曝光，且光係阻絕於該不透明遮罩區，以留下光阻層未受曝光的底部部分。取決於使用的該特定程序，可接著移除該光阻層的曝光或非曝光區其中一者，因而在該鈍化層上留下一圖樣化光阻層，其接著允許該鈍化層(於此案例中，蝕刻)的後續處理。該鈍化層蝕刻可例如使用乾或濕蝕刻而完成，以移除該未受阻絕鈍化層材料(例如：氧/氮)層。因此，在此範例案例中，在此鈍化蝕刻之後，若干鰭片維持由鈍化層保護，且該等鰭片可後續地用於一非抗熔絲用途。於其他實施例中，如果需要的話所有此等鰭片可用作為抗熔絲。於此等實施例中，注意一鈍化層(例如，如圖4於403與405處描)之該沉積、圖型化以及 蝕刻必要時可移除或者省略。
一旦完成鰭片上的任何所欲圖樣化，該方法可以繼續而塑型該鰭片以提供增強發射點的區域，其係適用於較低電壓非依電性抗熔絲記憶體元件。在此範例實施例中，此塑型係藉進行407一熱氧化程序，以消耗鰭片材料且提供如最佳地顯示於圖13之該漸縮鰭片形狀而完成。可以使用任何合適的氧化程序，且氧化參數將於從一個至另一個案例改變。舉例而言，該氧化可在約500℃至1100℃之範圍的溫度，僅使用氧(乾氧化)或氧氣和氫氣(濕氧化)而完成。工作期間係取決於所欲鰭片厚度，且對於極薄膜(例如，50Å至500Å)在低溫下(例如，500℃至800℃)短至數分鐘，以及對於厚膜(例如，500Å至1000Å)在高溫下(例如，800℃至1100℃)長至數小時。壓力亦可以改變，且在任何地方為0.1至25大氣壓力的範圍內。於一特定範例案例中，具有原始厚度約100Å至150Å之一矽鰭片的氧化矽，係在大氣壓力下以大約800℃的溫度、使用乾氧化約30分鐘而完成，以提供具有約95Å之一基底部分以及約10Å至15Å之一薄化區(未算入氧化層的厚度，其後續地經由一蝕刻程序移除)的一漸縮鰭片部分。注意消耗氧化層將不會在鈍化表面上生長，且僅將在該曝光鰭片結構上生長。該以氧化為基礎之生長將消耗鰭片材料(例如，矽或矽化鍺)，產生一漸縮鰭片形狀。記得可以提供有任何數量的漸縮型狀。
接著如圖14中所顯示，以剝除或者移除409任何遺留的鈍化層以及氧化層(使用濕及/或乾蝕刻程序)而繼 續此範例實施例的方法。基於此揭露將可以理解，於其他實施例中，注意氧化層及/或該鈍化層可以同樣但不一定為同樣的材料而實施(例如，氧化矽或者其他原生氧化物)。更進一步地注意，如果需要的話，氧化層及/或該鈍化層可遺留在做為閘極氧化物之功能的地方(在某些案例中，可能會較需要移除此等層且沉積一高K值介電閘極介電質)。
假設該氧化與鈍化層已移除，如圖15最佳地顯示，此範例實施例之方法可更進一步地包括在鰭片提供411一所欲隔離介電質層。於一範例案例中，該隔離介電質材料為一氧化物，其為沉積或生長其中一者，諸如二氧化矽、或者一高K值氧化物、或兩者之複合層。可以使用任何合適之介電質材料。如圖16顯示，以標準程序以及裝置製造而接著繼續該方法，其可更進一步的包括在該隔離介電質上提供413閘極材料。
基於此揭露，任何數量的改變將為顯而易見。舉例而言，於其他實施例中，該鰭片塑型可以蝕刻或其他合適的鰭片切割/塑型(剝蝕、選擇性磊晶生長)程序而完成。於此等案例中，氧化將是不必要的。可替代地，可使用氧化以及其他塑型程序(例如：蝕刻、剝蝕及/貨選擇性磊晶生長)之一組合。
範例系統
圖17例示根據本發明之一實施例而組配的一計算裝置1000。可以看到，該計算裝置1000容裝有一主機板1002。該主機板1002可包括一些組件，包括但不限定於一 處理器1004以及至少一通訊晶片1006，其每一者可實體地或電性地耦接至該主機板1002、或者是整合於其內。可以理解該主機板1002可例如為任何印刷電路板，不管是一主板或安裝於一主板上的一子板，或者為該裝置1000之唯一板，等等。取決於其應用，計算裝置1000可包括一或多個其他組件，其可為或者可不為實體地或電性地耦接至該主機板1002。此等其他組件可包括但不限定於依電性記憶體(例如，DRAM)，非依電性記憶體(例如，ROM)，一圖形處理器、一數位訊號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一音訊解碼器、一視訊解碼器、一功率放大器、一全球定位系統(GPS)裝置、一指南針、一加速度器、一陀螺儀、一揚聲器、一攝影機、以及一大容量儲存裝置(諸如硬碟驅動機、光碟(CD)、數位多功能光碟(DVD)以及等等)。含括於該計算裝置1000內的任何組件可包括一或多個在此描述之FinFET抗熔絲電晶體結構。舉例而言，該等抗熔絲結構可用以實施非依電性記憶體、校準或客製化的一信號路徑、一致能/失效信號、或用以選擇已經通過一個晶載性能測試的多個多餘電路(諸如在晶片上所提供之多數多餘電路上以增進產率)的一電路。在若干實施例中，數個功能可以整合到一個或多個晶片(例如，舉例而言，注意通訊晶片1006可以是處理器1004的一部分，或以其他方式整合入該處理器1004)。
通訊晶片1006致能用以轉移資料至計算裝置 100或來自計算裝置100的無線通訊。用字「無線」及其衍生詞可用以描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過使用經一非實體介質，而調變電磁輻射而通訊資料。該用字並不意味著相關聯的設備不包含任何線路，雖然在若干實施例中，他們可能沒有不包含任何線路。通訊晶片1006可以實現任何的若干無線標準或協定，包括但不限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(LTE)、EV-DO、HSPA+、HSDPA、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、他們的衍生物，以及任何其他指定為3G、4G、5G以及超出的無線協定。該計算裝置1000可包括多個通訊晶片1006。舉例而言，一第一通訊晶片1006可以專用於較短範圍的無線通訊，諸如Wi-Fi和藍牙，且一第二通訊晶片1006可以專用於較長範圍的無線通訊，諸如、GPS、EDGE、GPRS、CDMA、WiMAX和LTE、EV-DO以及其他通訊。
計算裝置1000的處理器1004包括封裝於該處理器1004內的一個積體電路晶粒。在本發明的若干實施例中，該處理器之該積體電路晶粒包括一個機上依電性記憶體或快取記憶體及/或以其他方式通信地耦合至晶片外記憶體，該晶片外記憶體係以在此描述之一個或多個FinFET抗熔絲電晶體結構所實施。用字「處理器」可指任何用以處理的裝置或一個裝置的一部分，舉例而言，來自暫存器及/或記憶體的電子資料，轉換可儲存於暫存器及/或記 憶體的其他電子資料。
該通訊晶片1006亦可包括封裝於該通訊晶片1006內的一積體電路晶粒。根據若干此等範例實施例，該通訊晶片1006的該積體電路晶粒包括一或多個裝置，係以在此描述之FinFET抗熔絲電晶體結構而實施(例如，晶載記憶體及/或使用抗熔絲技術的其他晶載電路)。基於此揭露可以理解，注意多個標準無線性能可直接地整合入該處理器1004(例如，任何晶片1006的功能可整合進入處理器1004，而非具有分離的通訊晶片)。更需注意到處理器1004可為具有此等無線能力的一晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣的，任何一晶片或晶片組可具有數種功能整合於其內。
在各種實現中，該計算裝置1000可為一膝上型電腦、一輕省筆電、一筆記型電腦、一智慧型電話、一平板電腦、一個人數位助理(PDA)、一超行動個人電腦、行動電話、一桌上型電腦、一伺服器、一印表機、一掃描機、一監視器、一機上盒、一娛樂控制單元、一數位照相機、一可攜式音樂播放器、或一數位視訊記錄器。在進一步的實施方式中，該裝置1000可以是任何其他電子裝置，其處理資料或使用抗熔絲裝置。
在此描述的許多實施例與特徵可與任何數量的組態結合將為顯而易見的。本發明的一範例實施例提供一半導體抗熔絲裝置。該裝置包括具有組配有一漸縮部分之一鰭片的一非平面擴散區域、於含括有該漸縮部分之該鰭 片上的一介電質隔離層、以及於該介電質隔離層上的一閘極材料。
於一此等案例中，該鰭片的該漸縮部分包括一基底區以及一薄化區，且該薄化區至少較該基底區薄50%。於另一此等案例中，該薄化區至少較該基底區薄75%。於另一此等案例中，該薄化區至少較該基底區薄90%。於若干案例中，該非平面擴散區域包括源極與汲極區。於若干案例中，含括有該等鰭片的該非平面擴散區域包含矽(例如，矽或矽化鍺，其可摻雜以提供源極與汲極區)。於若干案例中，該介電質隔離層包含一高K值介電質材料，且該閘極材料包含多晶矽或金屬。
於若干案例中，該漸縮部分包含多個薄化部分。於若干案例中，該漸縮部分係藉由使用氧化、蝕刻以及剝蝕的至少一者而形成。於若干案例中，該抗熔絲裝置包含一個三閘極或雙閘極FinFet佈局。另一實施例提供一電子裝置，其包括具有一或多個積體電路的一印刷電路板，其中該一或多個積體電路的其中至少一者，包含如在此段中不同地描述之一或多個半導體抗熔絲裝置。於一個此等案例中，該一或多個積體電路包括一通訊晶片及/或一處理器的至少一者，且該通訊晶片及/或處理器的至少一者包含該一或多個半導體抗熔絲裝置。於另一此等案例中，該裝置為一計算裝置。
本發明的另一實施例提供一半導體裝置。該裝置包括至少一抗熔絲元件，包括具有組配有一漸縮部分之 一鰭片的一非平面擴散區域、於含括該漸縮部分之該鰭片上的一介電質隔離層、以及於該介電質隔離層上的一閘極材料。該裝置更包括至少一電晶體元件，包括具有一非漸縮鰭片的一非平面擴散區。於若干案例中，該介電質隔離層亦位於該非漸縮鰭片上，且該閘極材料亦在該非漸縮鰭片的該介電質隔離層上。於若干案例中，該鰭片的該漸縮部分包括一基底區以及一薄化區，且該薄化區至少較該基底區薄50%。於其他此等案例中，該薄化區至少較該基底區薄75%。於其他此等案例中，該薄化區至少較該基底區薄90%。於若干案例中，該非平面擴散區域的每一者包括源極與汲極區。於若干案例中，含括有該等鰭片之該非平面擴散區域包含矽(例如，組成該擴散區域與鰭片的材料是相同材料，除了任何摻雜材料以及任何非實質殘餘材料或材料)。於若干案例中，該裝置包含多數抗熔絲元件及/或多數該等電晶體元件。於若干案例中，該漸縮部分包含多個薄化部分。於若干案例中，該漸縮部分係藉由使用氧化、蝕刻以及剝蝕(例如溫度氧化加上後續的濕及/或乾蝕刻，以精製鰭片形狀而提供一所欲崩潰電壓)而形成。另一實施例提供一計算裝置(例如，智慧型手機或可攜式電腦)，其包括具有一通訊晶片及/或一處理器的一印刷電路板，且該通訊晶片及/或處理器的至少一者包含如在此段中不同地描述之一或多個半導體裝置。
本發明的另一實施例提供一半導體記憶體裝置。該裝置包括具有多數個鰭片的一非平面擴散區域，該 等鰭片的至少一者係組配有一漸縮部分以提供一抗熔絲元件。該裝置更包括於該等鰭片上的一介電質隔離層。該裝置更包括於該介電質隔離層上的一閘極材料。注意該裝置可包括抗熔絲元件、熔絲元件及/或電晶體元件，以及適用於一積體電路記憶體(例如，用以在高與額定電壓之間選擇之列與行選擇電路、感測/讀取電路以及功率選擇電路)之其他此等元件及電路。該裝置可被含括入，例如，一或多個積體電路，或一含有卡片附加電路，或設計以完成記憶體所需給定功能之一系統。另一實施例提供一計算裝置(例如，智慧型手機或平板電腦)，其包括如在此段中不同地描述之半導體記憶體裝置。
本發明的範例性實施例已經於上述描述中，用於說明和描述的目的而呈現。其並非欲為徹底或者將本發明限制到所揭露的精確形式。基於本揭露，許多修改和變化是可能的。其意圖為本發明的範圍係非受限於此詳細的描述，而是以附加的申請專利範圍而受限制。

Claims (20)

  1. 一種半導體抗熔絲裝置，其可藉施加跨越該裝置之第一端與第二端之一電壓而被短路，該裝置包含：一鰭片，其經組態具有包括一通道區的一漸縮部分；相鄰該通道區的源極區以及汲極區，使得該通道區係在該源極區與該汲極區之間；鄰近該鰭片之側邊的溝槽隔離處，該鰭片之該漸縮部分延伸至該溝槽隔離處上，該漸縮部分包括一基底區，其靠近該溝槽隔離處並且延續至接近該鰭片之一頂部之一薄化區，該漸縮部分之該薄化區係至少較該漸縮部分之該基底區薄50%；在該鰭片之該漸縮部分上且覆蓋該通道區的一閘極介電質層；一閘極電極，其於該閘極介電質層上且包括或電氣連接該裝置之該第一端；以及源極與汲極接觸點，其各別於源極區與汲極區上，該源極與汲極接觸點包括或電氣連接至該裝置之該第二端。
  2. 如請求項1之裝置，其中該閘極介電質層包含一高K值介電質材料。
  3. 如請求項1或2之裝置，其中該漸縮部分之該薄化區至少較該漸縮部分之該基底區薄75%。
  4. 如請求項1或2之裝置，其中該漸縮部分之該薄化區至少較該漸縮部分之該基底區薄90%。
  5. 如請求項1或2之裝置，其中該溝槽隔離處包括矽與氧。
  6. 如請求項1或2之裝置，其中該鰭片係一矽鰭片。
  7. 如請求項1或2之裝置，其中該鰭片為矽，並且該源極區與該汲極區包含矽與鍺。
  8. 如請求項1或2之裝置，其中該鰭片之該漸縮部分包含複數個薄化部分。
  9. 如請求項1或2之裝置，其中該漸縮部分係藉由氧化、蝕刻以及剝蝕中之至少一者所形成。
  10. 如請求項1或2之裝置，其中該抗熔絲裝置包含三閘極或雙閘極鰭式場效電晶體(FinFET)佈局的其中一者。
  11. 如請求項1或2之裝置，其中該閘極介電質層包括鉿與氧。
  12. 如請求項1或2之裝置，其中該鰭片為矽，並且該源極區與該汲極區係該矽鰭片之離子摻雜區。
  13. 一種電子裝置，其包含：一印刷電路板，其具有一或多個積體電路，其中該一或多個積體電路中至少一者包含如請求項1或2中界定的一或多個半導體抗熔絲裝置。
  14. 如請求項13之電子裝置，其中該等一或多個積體電路包括一通訊晶片及一處理器中的至少一者，且該通訊晶片及該處理器中的該至少一者包含該等一或多個半導體抗熔絲裝置。
  15. 如請求項13之電子裝置，其中該電子裝置係一計算裝置。
  16. 一半導體裝置，其包含：至少一抗熔絲單元，其包括請求項1或請求項2之抗熔絲裝置；以及至少一非平面電晶體單元，該電晶體單元非經組態為一抗熔絲單元。
  17. 一種半導體記憶體裝置，其包含一抗熔絲單元，其可藉施加跨越該抗熔絲單元之第一端與第二端之一電壓而被短路，該裝置包含：一第一鰭片，其經組態具有包括一第一通道區的一漸縮部分；相鄰該第一通道區的第一源極區以及第一汲極區，使得該第一通道區係於該第一源極區與第一汲極區之間；一第二鰭片，其包括一第二通道區；相鄰該第二通道區的第二源極區以及第二汲極區，使得該第二通道區係於該第二源極區與第二汲極區之間；鄰近該第一鰭片之側邊的第一溝槽隔離處，該第一鰭片之該漸縮部分延伸至該第一溝槽隔離處上，該漸縮部分包括一基底區，其靠近該溝槽隔離處並且延續至接近該鰭片之一頂部之一薄化區，該漸縮部分之該薄化區係至少較該漸縮部分之該基底區薄50%； 鄰近該第二鰭片之側邊的第二溝槽隔離處，該第二鰭片之該通道區延伸至該第一溝槽隔離處上；一高K值介電質層，其於該第一鰭片之該漸縮部分上並且覆蓋該第一通道區，該閘極介電質層係與該溝槽隔離處有所區別；一閘極電極，其於該閘極介電質層上且包括或電氣連接該抗熔絲單元之該第一端；以及源極與汲極接觸點，其各別於第一源極區與第一汲極區上，該源極與汲極接觸點包括或電氣連接至該抗熔絲單元之該第二端。
  18. 一種計算裝置，其包含如請求項17所述之該半導體記憶體裝置。
  19. 一種半導體記憶體裝置，其包含一抗熔絲單元，其可藉施加跨越該抗熔絲單元之第一端與第二端之一電壓而被短路，該裝置包含：一第一矽鰭片，其經組配具有包括一第一通道區的一漸縮部分；相鄰該第一通道區的第一源極區以及第一汲極區，使得該第一通道區係於該第一源極區與第一汲極區之間，該第一源極區以及第一汲極區包括矽與鍺中至少一者；一第二矽鰭片，其包括一第二通道區；相鄰該第二通道區的第二源極區以及第二汲極區，使得該第二通道區係於該第二源極區與第二汲極區 之間，該第二源極區以及第二汲極區包括矽與鍺中至少一者；鄰近該第一鰭片之側邊的第一溝槽隔離處，該第一鰭片之該漸縮部分延伸至該第一溝槽隔離處上，該漸縮部分包括一基底區，其靠近該溝槽隔離處並且延續至接近該鰭片之一頂部之一薄化區，該漸縮部分之該薄化區係至少較該漸縮部分之該基底區薄50%；鄰近該第二鰭片之側邊的第二溝槽隔離處，該第二鰭片之該通道區延伸至該第一溝槽隔離處上一高K值介電質層，其於該第一鰭片之該漸縮部分上並且覆蓋該第一通道區，該閘極介電質層係與該溝槽隔離處有所區別；一閘極電極，其於該閘極介電質層上且包括或電氣連接該抗熔絲單元之該第一端；以及源極與汲極接觸點，其各別於該第一源極區與該第一汲極區上，該源極與汲極接觸點包括或電氣連接至該抗熔絲單元之該第二端。
  20. 一種計算裝置，其包含如請求項19所述之該半導體記憶體裝置。
TW105143185A 2011-10-18 2012-09-28 利用非平面佈局的抗熔絲元件（二） TWI632643B (zh)

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