DE102014017506B4 - Tunnel-FET-Geräte und System - Google Patents

Tunnel-FET-Geräte und System Download PDF

Info

Publication number
DE102014017506B4
DE102014017506B4 DE102014017506.5A DE102014017506A DE102014017506B4 DE 102014017506 B4 DE102014017506 B4 DE 102014017506B4 DE 102014017506 A DE102014017506 A DE 102014017506A DE 102014017506 B4 DE102014017506 B4 DE 102014017506B4
Authority
DE
Germany
Prior art keywords
doped
tfet
region
type
transparent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102014017506.5A
Other languages
English (en)
Other versions
DE102014017506A1 (de
Inventor
Aleksandar Aleksov
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102014017506A1 publication Critical patent/DE102014017506A1/de
Application granted granted Critical
Publication of DE102014017506B4 publication Critical patent/DE102014017506B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/474—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure
    • H10K10/476—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure comprising at least one organic layer and at least one inorganic layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H10K10/482—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors the IGFET comprising multiple separately-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/486—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising two or more active layers, e.g. forming pn heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/114—Poly-phenylenevinylene; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/30—Coordination compounds
    • H10K85/311—Phthalocyanine
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

TFET, der Folgendes umfasst:ein Substrat;einen dotierten ersten Bereich, der oberhalb des Substrates angeordnet ist, und der ein p-Typ-Material ausgewählt aus einer Gruppe, bestehend aus Gruppe III-V, IV-IV und IV des Periodensystems umfasst;einen dotierten zweiten Bereich, der oberhalb des Substrats angeordnet ist, mit einem transparenten oder semi-transparenten n-Typ-Halbleiter-Oxidmaterial; ein Gate-Modul (651), das an den dotierten ersten und den zweiten Bereich gekoppelt ist; und ein leichtdotiertes n-Typ-Material oder leichtdotiertes p-Typ-Material, das an das Gate-Modul (651) gekoppelt ist, wobei das leichtdotierte n-Typ-Material oder leichtdotierte p-Typ-Material den dotierten ersten und dotierten zweiten Bereich voneinander trennt.

Description

  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer stetig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht eine erhöhte Dichte von funktionalen Einheiten auf der begrenzten Fläche von Halbleiterchips. So ermöglicht beispielsweise das Verringern der Transistorgröße die Einbindung einer erhöhten Anzahl von Speichergeräten auf einem Chip, was zur Fertigung von Produkten mit erhöhter Kapazität führt. Das Streben nach immer mehr Kapazität wirft jedoch Probleme auf. Die Notwendigkeit, die Leistung jedes Bauelementes zu optimieren, wird in zunehmendem Maße signifikant.
  • Bei der Herstellung von integrierten Schaltungen sind immer mehr Multigate-Transistoren wie Tri-Gate-Transistoren vorzufinden, während die Bauelementeabmessungen immer kleiner werden. Bei konventionellen Verfahren werden Tri-Gate-Transistoren generell entweder auf Bulk-Siliziumsubstraten oder auf Silizium-auf-Isolator-Substraten gefertigt. In einigen Fällen werden Bulk-Siliziumsubstrate auf Grund ihrer geringeren Kosten bevorzugt und weil sie einen weniger komplexen Tri-Gate-Fertigungsprozess ermöglichen. Bei Bulk- Siliziumsubstraten stößt der Fertigungsprozess für Tri-Gate-Transistoren häufig auf Probleme bei der Ausrichtung der Unterseite der Metall-Gate-Elektrode mit den Source- und Drain-Erweiterungsendstücken an der Unterseite des Transistorgehäuses (d. h., der „Rippe“). Wenn der Tri-Gate-Transistor auf einem Bulk-Substrat gebildet wird, ist eine korrekte Ausrichtung für die optimale Gate-Steuerung und um Kurzkanaleffekte zu reduzieren erforderlich. Wenn die Source- und Drain-Erweiterungsendstücke beispielsweise tiefer sind als die Metall-Gate-Elektrode, kann ein Durchgriff auftreten. Sitzt alternativ die Metall-Gate-Elektrode tiefer als die Source- und Drain-Erweiterungsendstücke, kann das Resultat eine unerwünschte Gate-Streukapazität sein. Viele unterschiedliche Techniken sind ausprobiert worden, um Sperrschichtverluste von Transistoren zu reduzieren. Es sind jedoch immer noch signifikante Verbesserungen im Bereich der Sperrschichtverlustunterdrückung erforderlich. Tunnel-Feldeffekttransistoren (TFETs) sind vielversprechende Geräte, da sie auf Grund einer steileren Steigung unterhalb des Grenzwertes eine maßgebliche Leistungssteigerung versprechen. Derzeit sind die beiden Materialien zur Herstellung eines TFET-Geräte-Heteroübergangs GaSb (p-Typ) und InAs (n-Typ). Die aktuellen TFET-Geräte leiden unter niedrigeren Stromstärken als die Si-FETs an demselben Technologieknoten sowie von einem parasitischen Tunnel-Leckstrom bei der Abschnürung (Pinch-Off), d. h. einem verringerten Ein-/Aus-Verhältnis. Der Grund dafür liegt im Wesentlichen in der geringen Bandlücken-Energie und der niedrigen Leitungsband-Zustandsdichte von (CBDOS oder NC) InAs.
  • In WO 2008/146157 A2 sind dotierte erste und zweite Bereiche offenbart, die oberhalb eines Substrats angeordnet sind und unter anderem transparentes oder semitransparentes n-Type-Halbleiter-Oxidmaterial enthalten.
  • US 2013/0334500 A1 offenbart einen TFET aus einer hochdotierten Drainschicht, einer hochdosierten Sourceschicht, einer Kanalschicht, einer Gate-Elektrodenschicht und einer Gate- Dielektrikumschicht.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden aus der nachstehend gegebenen ausführlichen Beschreibung und aus den begleitenden Zeichnungen von verschiedenen Ausführungsformen der Offenbarung vollständiger verstanden, die jedoch die Offenbarung nicht auf die konkreten Ausführungsformen beschränken, sondern lediglich der Erläuterung und dem Verständnis dienen sollen.
    • 1A veranschaulicht eine allgemeine TFET-Struktur für einen n-Typ-TFET.
    • 1B veranschaulicht eine allgemeine TFET-Struktur für einen p-Typ-TFET.
    • 2 veranschaulicht den Plot eines Banddiagramms für einen n-TFET nach einer Ausführungsform der Offenbarung.
    • 3A-D veranschaulicht Plots mit der Bandausrichtung für p-Typ- und n-Typ-TFETs unter Verwendung von Oxidhalbleiter-Materialien nach einer Ausführungsform der Offenbarung.
    • 4A-D veranschaulicht Plots mit der Bandausrichtung für p-Typ- und n-Typ-TFETs unter Verwendung von Oxidhalbleiter-Materialien und/oder organischen Halbleitermaterialien nach einer Ausführungsform der Offenbarung.
    • 5A veranschaulicht Banddiagramme von Oxiden und komparativen Halbleitern, die gemäß ihren Ladungsneutralitätsleveln ausgerichtet sind.
    • 5B veranschaulicht Banddiagramme von Oxiden und komparativen Halbleitern, die gemäß ihren Vakuumleveln ausgerichtet sind.
    • 6A-H veranschaulichen einen Fertigungsprozessablauf, bei dem nach einer Ausführungsform der Offenbarung Oxidhalbleiter-Materialien zur Herstellung eines TFET verwendet werden.
    • 7A-H veranschaulicht einen Fertigungsprozessablauf, bei dem nach einer Ausführungsform der Offenbarung organische Halbleitermaterialien zur Herstellung eines TFET verwendet werden.
    • 8 ist nach einer Ausführungsform der Offenbarung ein intelligentes Gerät oder ein Rechnersystem oder ein SoC (System-on-Chip) in TFETs.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Ausführungsformen beschreiben Materialien umfassend den TFET-Übergang, welche über einen Heteroübergang mit unterbrochener Bandausrichtung verfügen. Hier bezieht sich „unterbrochene Bandausrichtung“ für n-TFET auf eine Lücke zwischen der Valenzbandenergie des Materials, das für den aktiven Source-Bereich verwendet wird, und der Leitungsbandenergie des Materials, das für den Kanalbereich verwendet wird (der Kanalbereich ist das Halbleitermaterial des Gate-Bereichs, einschließlich der Gate-Unterlappung). Das Material des Kanal- und des Drain-Bereichs ist üblicherweise dasselbe (mit verschiedenen Dotiergraden), nach verschiedenen Ausführungsformen kann es jedoch generell aus verschiedenen Materialien bestehen. Das unterbrochene Band (d. h die Differenz zwischen einem Band zu einem anderen Band) kann größer oder gleich null (oder ungefähr null) sein.
  • Beim p-TFET ist die Unterbrechungslücke die Lücke zwischen dem Leitungsband des Source-Bereichs (n-dotiert) und dem Valenzband des Kanalbereichs.
  • In einer Ausführungsform haben die Materialien, welche den Heteroübergang bilden, eine hochwirksame Valenzband-Zustandsdichte (VBDOS oder NV) für den p-Typ und eine hochwirksame Leitungsband-Zustandsdichte (CBDOS oder NC) für den n-Typ, um so hohe Stromstärken zu erhalten, vergleichbar mit den derzeitigen Si-FETs oder diese übertreffend. In einer Ausführungsform verfügen die Materialien zur TFET-Herstellung über Bandlücken, die breiter sind als die potenzielle Differenz, die von der Betriebsspannung (VDD) generiert wird, um unerwünschte Leckströme an der Abschnürung zu unterdrücken.
  • Die Ausführungsformen beschreiben TFET-Strukturen (für eine n-TFET- und p-TFET-aktivierende C-TFET-Logik, d. h. eine komplementäre TFET-Logik) mit einer Geräte-Performance, die im Wesentlichen der von Si-FETs an demselben Technologieknoten entspricht oder diese übertrifft, wobei die Steigung unter dem Grenzwert beibehalten oder verbessert ist und wobei der Off-State-Leckstrom der Geräte/des Schaltkreises minimiert ist. Einige Ausführungsformen beschreiben die Herstellung von TFETs mithilfe von alternativen Materialien, d. h. Gruppen von anderen Materialien als denen, die heutzutage zur Herstellung von TFETs eingesetzt werden (d. h. Standardlegierungen der Gruppe IV oder IV-IV oder klassische Materialien der Gruppen III-V). In einer Ausführungsform werden zur Herstellung von TFETs transparente anorganische Oxidhalbleiter-Materialien in Kombination mit klassischen Standardmaterialien der Gruppen III-V, IV-IV und IV verwendet. In einer Ausführungsform werden zur Herstellung von TFETs transparente anorganische Oxidhalbleiter-Materialien in Kombination mit organischen Halbleitermaterialien verwendet. In einer Ausführungsform werden für die Herstellung der aktiven TFET-Bereiche nur organische Halbleitermaterialien verwendet, um die zuvor erwähnten Nachteile von TFET-Geräten zu reduzieren. Die Ausführungsformen ermöglichen die unterbrochene Bandlückenausrichtung für TFET-Geräte. Die Ausführungsformen zeigen eine hohe DOS (Zustandsdichte) bei hoher Performance auf den Leitungs- und Valenzbändern (nicht zwingend dasselbe Material), insofern als dass beide Hochleistungs-p-TFETs und -n-TFETs eine komplementäre Tunnel-FET-Logik (C-TFET) mit Stromstärken auf höherem Niveau als bei aktuellen TFETs ermöglichen. In einer Ausführungsform können die Stromstärken die Stromstärkeniveaus von Si-FETs in einem identischen Technologieknoten erreichen oder sogar übertreffen.
  • In einigen Ausführungsformen werden Materialien mit größeren Bandlücken verwendet, um Off-State-Leckströme zu unterdrücken. Diese Ausführungsformen zeigen gegenüber aktuellen TFETs eine bessere Leckstrom-Performance. Einige Ausführungsformen ermöglichen diese Logik-Geräte auf anderen Substraten als Si (wie beispielsweise, jedoch nicht beschränkt auf Glas, Polymere) und/oder transparenten Geräten (mithilfe von Elektroden, die aus transparenten oder semi-/transparentem Material hergestellt sind). Beispiel: Transparente halbleitende Oxide und organische Halbleiter können kombiniert werden, um so transparente Geräte zu erhalten. In einer Ausführungsform werden nur organische Halbleiter zur Herstellung der aktiven Bereiche von TFETs verwendet. Einige Ausführungsformen beschreiben Verfahren zur Herstellung von TFETs bei niedrigen Temperaturprozessen, welche die Herstellung von leistungsstärkeren Geräten auf flexiblen Substraten ermöglichen. In diesen Ausführungsformen kann eine flexible Logik mit einer höheren Leistung erreicht werden, die für die Erweiterung des Rechenkontinuums auf den tragbaren und flexiblen Elektronikraum ausschlaggebend werden kann.
  • Einige der Ausführungsformen, welche die Verwendung von Niedrigtemperatur-Herstellungsprozessen mit einem organischen Heteroübergang und einem OxidHalbleiter/einem organischen Heteroübergang beschreiben, können die Herstellung von vertikal gestapelten Geräten gestatten. In diesen Ausführungsformen wird eine maßgebliche Verringerung der Schaltkreis-Standfläche in demselben Technologieknoten erreicht. Die Ausführungsformen beschreiben Materialien, die eine effizientere Gate-Kontrolle als herkömmliche TFET-Materialien zeigen, da die beschriebenen Materialien über einen geringeren ⌷r als die klassischen Halbleiter GaSb und InAs der Gruppen III-V, die heutzutage in TFETs eingesetzt werden, verfügen. In einer Ausführungsform verfügen organische Halbleiter über einen extrem geringen εr von 2,5 bis 3,5, was für sowohl beim n-TFET als auch beim p-TFET (mit einer p- oder intrinsischen Kontrollschicht) für eine bessere Gate-Kontrolle sorgt, da der Spannungsabfall zwischen dem Gate-Dielektrikum und der Gate-Kanalschicht (d. h. dem Halbleiter) aufgeteilt ist.
  • In der folgenden Beschreibung werden zahlreiche Details erörtert, um eine gründlichere Erläuterung der Ausführungsformen der vorliegenden Offenbarung zu liefern. Für einen Fachmann auf diesem Gebiet ist es jedoch offensichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Details praktiziert werden können. In anderen Fällen werden allgemein bekannte Strukturen und Geräte in Blockdiagrammform statt im Detail gezeigt, um eine Verschleierung von Ausführungsformen der vorliegenden Offenbarung zu vermeiden.
  • Es ist zu beachten, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale durch Linien dargestellt werden. Einige Linien können dicker sein, um maßgeblichere Signalwege darzustellen und/oder sie können Pfeile an einem oder mehreren Enden aufweisen, um die primäre Informationsflussrichtung anzuzeigen. Solche Anzeigen sollen als nicht einschränkend erachtet werden. Stattdessen werden die Linien in Verbindung mit einer oder mehreren Ausführungsbeispielen verwendet, um ein besseres Verständnis einer Schaltung oder einer logischen Einheit zu ermöglichen. Jedes dargestellte Signal, abhängig von Aufbauanforderungen oder Präferenzen, kann tatsächlich ein oder mehrere Signale umfassen, die in jede Richtung verlaufen und mit jedem geeigneten Signalschematyp implementiert werden können.
  • In der ganzen Beschreibung und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte elektrische Verbindung zwischen den Gegenständen, die verbunden sind, ohne jegliche Zwischenelemente. Der Begriff „gekoppelt“ bedeutet entweder eine direkte elektrische Verbindung zwischen den verbundenen Gegenständen oder eine indirekte Verbindung durch ein oder mehrere passive oder aktive Zwischenbauelemente. Der Begriff „Schaltung“ bedeutet ein oder mehrere passive und/oder aktive Bauelemente, die angeordnet sind, um miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen. Der Begriff „Signal“ bedeutet mindestens ein Stromsignal, Spannungssignal oder Daten-/Taktsignal. Die Bedeutung von „ein/eine“ und „der/die /das“ schließt Pluralbezüge mit ein. Die Bedeutung von „in“ schließt „in“ und „an“ mit ein.
  • Der Begriff „Skalierung“ bezieht sich im Allgemeinen auf Verwandeln eines Designs (Schaltplan und Entwurf) von einer Verfahrenstechnologie in eine andere Verfahrenstechnologie. Der Begriff „Skalierung“ bezieht sich im Allgemeinen außerdem auf die Miniaturisierung von Entwurf und Geräten innerhalb desselben Technologieknoten. Der Begriff „Skalierung“ kann sich außerdem auf Einstellen (z. B. Verlangsamen) einer Signalfrequenz im Verhältnis zu einem anderen Parameter, z. B. Leistungsversorgungspegel, beziehen. Die Begriffe „im Wesentlichen“, „in der Nähe“, „ungefähr“, „fast“ und „etwa“ beziehen sich im Allgemeinen auf Werte innerhalb +/- 20 % eines Sollwertes.
  • Die Verwendung der Ordnungsadjektive „erste“, „zweite“ und „dritte“ usw. zur Beschreibung eines allgemeinen Elements zeigen nur an, dass unterschiedliche Fälle von ähnlichen Elementen bezeichnet werden, und sie sollen nicht andeuten, dass die derart beschriebenen Elemente in einer gegebenen Sequenz, entweder zeitlich, räumlich, in der Rangfolge oder in irgendeiner anderen Weise sein müssen, es sei denn, es ist anders angegeben.
  • Zum Zweck der Ausführungsformen sind die Transistoren Metalloxidhalbleiter-Transistoren (MOS-Transistoren), die Drain-, Source-, Gate- und Bulk-Anschlüsse aufweisen. Die Transistoren umfassen außerdem Tri-Gate- und FinFET-Transistoren, zylindrische Gate-All-Around-Transistoren oder andere Geräte, die Transistorfunktionalität implementieren, wie z.B. Kohlenstoff-Nanoröhren- oder Spintronik-Geräte. Source- und Drain-Anschlüsse können identische Anschlüsse sein und werden hier austauschbar verwendet. Fachleute auf dem Gebiet werden erkennen, dass andere Transistoren, z. B. PNP/NPN-Bipolartransistoren (Bi-polar junction transistors-BJT), BiCMOS, CMOS, eFET usw., verwendet werden können, ohne vom Umfang der Offenbarung abzuweichen. Der Begriff „MN“ zeigt einen N-Typ-Transistor (z. B. NMOS, NPN-BJT usw.) und der Begriff „MP“ zeigt einen P-Typ-Transistor (z. B. PMOS, PNP-BJT usw.) an.
  • 1A veranschaulicht eine allgemeine TFET-Struktur 100 für einen n-Typ-TFET. Hier verfügt ein TFET über ein Gate-Terminal, das aus Gate-Metall über einem dielektrischen Material (z. B. einem High-k-Material) erstellt ist. Das dielektrische Material koppelt einen intrinsischen oder leicht dotierten aktiven n-Typ-Bereich, der aus Material B erstellt ist. Die minimale effektive Kanallänge unter dem Gate (d. h. LG) ist abhängig vom jeweiligen Prozessknoten. Auf jeder Seite des leicht dotierten aktiven n-Typ-Bereichs (d. h. n- dotiert) befindet sich ein p+ dotierter aktiver Bereich, der den Source-Bereich bildet, sowie ein n+ dotierter aktiver Bereich, der den Drain-Bereich bildet. Der p+ dotierte Bereich ist aus Material A erstellt, während der n+ dotierte Bereich aus Material B erstellt ist. Die Metallkontakte sind mit jedem der p+ und n+ dotierten Bereich gekoppelt, um so jeweils Source- und Drain-Kontakte bereitzustellen. Der n- dotierte aktive Bereich unter dem Gate-Metall kann überstreckt sein und so, wie dargestellt, eine Gate-Unterlappung bilden. Material C (welches sich von den Materialien A und B unterscheidet) kann ebenfalls zur Bildung eines Drain-Bereichs, bei dem es sich um einen n+ dotierten Bereich handelt, verwendet werden.
  • In einer Ausführungsform ist Material A ausgewählt aus der klassischen Gruppe III-V, IV-IV und IV (z. B. Ge, GaSb usw.), wohingegen Material B ausgewählt ist aus transparenten Oxidhalbleitern (z. B. α-Ga2O3, β-Ga2O3, In2O3, oder SnO2). In einer Ausführungsform ist Material A ausgewählt aus organischen Halbleitern (z. B. P3HT, PCBM, PEDOT:PSS, CuPc, CoPc oder anderen organischen Materialien mit einer unterbrochenen Bandausrichtung in Bezug auf die Oxidhalbleiter (d. h. das Valenzband dieser organischen Halbleiter befindet sich über (d. h. näher am Vakuumniveau) dem Leitungsband der Oxide), worin P3HT Poly(3-hexylthiophen-2,5-diyl) ist; PCBM Phenyl-C61-Buttersäuremetholester ist; PEDOT:PSS Poly(3,4-ethylendioxythiophen)poly(styrensulfonat) ist, CuPc Kupfer(II)phthalocyanin ist; CoPc Kobalththalocyanin ist). In einer Ausführungsform ist Material B ausgewählt aus transparenten oder semi-transparenten Oxidhalbleitern (z. B. Ga2O3, In2O3 oder SnO2). In einer Ausführungsform ist Material A aus organischen Halbleitern (z. B. p++ P3HT, PCBM, PEDOT:PSS, CuPc, CoP usw.) ausgewählt, während Material B ebenfalls aus organischen Halbleitern ausgewählt ist (z. B. F16CuPc, SnCl2Pc usw., wobei F16CuPc Kupferhexadecafluorophthalocyanin ist).
  • 1B veranschaulicht eine allgemeine TFET-Struktur 120 für einen p-Typ-TFET. Hier verfügt ein TFET über ein Gate-Terminal, das aus Gate-Metall über einem dielektrischen Material (z. B. einem High-k-Material) erstellt ist. Das dielektrische Material koppelt einen leicht dotierten aktiven p-Typ-Bereich (d. h. p. dotiert), der aus Material A erstellt ist. Die minimale effektive Kanallänge unter dem Gate (d. h. LG) ist abhängig vom jeweiligen Prozessknoten. Auf jeder Seite des leicht dotierten aktiven p-Typ-Bereichs (d. h. n- dotiert) befindet sich ein n+ dotierter aktiver Bereich, der den Source-Bereich bildet, sowie ein p+ dotierter aktiver Bereich, der den Drain-Bereich bildet. Der n+ dotierte Bereich ist aus Material B gebildet, während der p+ dotierte Bereich aus Material A gebildet ist. Material C (welches sich von den Materialien A und B unterscheidet) kann ebenfalls zur Bildung eines Drain-Bereichs, bei dem es sich um einen n+ dotierten Bereich handelt, verwendet werden. Die Materialien A und B sind in Bezug auf 1A beschrieben. Mit Rückbezug auf 1B sind die Metallkontakte mit jedem der n+- und p+- dotierten Bereiche gekoppelt um jeweils Source- und Drain-Kontakte bereitzustellen. Der p- dotierte aktive Bereich unter dem Gate-Metall kann überstreckt sein und so, wie dargestellt, eine Gate-Unterlappung bilden. In einer Ausführungsform ist der TFET (n-TFET und/oder p-TFET) FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät.
  • 2 veranschaulicht einen Plot 200 eines Banddiagramms für einen TFET nach einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 2, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • Hier ist die x-Achse ein Abstand und die y-Achse eine Bandlücken-Energie in Elektronenvolt (eV). Hier zeigen die Zahlen auf der Energieskala den Abstand zum Vakuumniveau an. Die durchgehenden Linien zeigen die Bandausrichtung ohne angelegte externe Spannung an (d. h. neutraler Zustand/Aus-Zustand). Die gestrichelten Linien zeigen die Bandausrichtung an, wenn Betriebsspannung an den Drain-Bereich angelegt ist, und wenn keine Spannung an den Gate-Bereich angelegt ist (d. h. im Aus-Zustand). Die gepunkteten Linien zeigen die Bandausrichtung an, wenn Betriebsspannung sowohl an den Drain-Bereich als auch an den Gate-Bereich angelegt ist (d. h. im Ein-Zustand). Hier beziehen sich die durchgehenden, gestrichelten und gepunkteten Linien auf dasselbe Gerät in unterschiedlichen Betriebsarten.
  • Der Plot 200 zeigt die Bandausrichtung für einen p-Typ-TFET mit einem Source-Bereich aus einem hochdotierten p-Type (d. h. p++ dotierten) Material A aus der klassischen Gruppe III-V, IV-IV und IV (z. B. Ge, GaSb). bei p++ dotiertem Ge liegt die Energie für das Leitungsband (d. h. EcGe) bei ca. 4 eV, während die Energie für das Valenzband (d. h. EvGe) niedriger ist als EcGe, jedoch höher als die Energie für das Leitfähigkeitsband des Drain-Bereichs. In einer Ausführungsform ist der Drain-Bereich aus hochdotiertem transparenten n-Typ (d. h. n+ dotiertem)-Oxidhalbleiter-Material hergestellt (z. B. α-Ga2O3, β-Ga2O3, In2O3 oder SnO2). Die Energie des Leitungsbandes für SnO2 (d. h. EcSnO2) ist niedriger (oder gleich, d. h. an der Grenzlinie unterbrochene Bandlücke) als EvGe und bildet so eine unterbrochene Bandlücke. Der Bereich zwischen Band-Bereich und Source-Bereich ist ein leicht dotierter n-Typ-Bereich (d. h. n-), hergestellt aus einem transparenten Oxidhalbleiter-Material (z. B. α-Ga2O3, β-Ga2O3, In2O3 oder SnO2). Das Gate in einem Gerät wie diesem würde üblicherweise/idealerweise ganz um das Kanalmaterial/den Kanalbereich herumreichen (z. B. dem leicht dotierten Teil von Material B) es würde diesen Bereich zumindest auf einer Seite berühren. Es befindet sich ein dielektrisches Material (High-k oder nicht) zwischen Gate-Metall und Kanalmaterial/-bereich (d. h. dem leicht dotierten Bereich von Material B). In Diagramm 200 ist das Gate ein Platzhalter, der anzeigt, wo sich das Gate räumlich entlang der X-Achse befindet.
  • 3A-D veranschaulichen Plots mit der Bandausrichtung für p-Typ- und n-Typ-TFETs unter Verwendung von Halbleiter-Oxidmaterialien nach einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 3A-D, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • 3A veranschaulicht einen Plot 300 eines Banddiagramms für einen TFET nach einer Ausführungsform der Offenbarung. 3B veranschaulicht einen Plot 320 eines Banddiagramms für einen TFET nach einer Ausführungsform der Offenbarung. 3C veranschaulicht einen Plot 330 eines Banddiagramms für einen TFET nach einer Ausführungsform der Offenbarung. 3D veranschaulicht einen Plot 340 eines Banddiagramms für einen TFET nach einer Ausführungsform der Offenbarung. In den Ausführungsformen von 3A-D werden transparente Oxidhalbleiter-Materialien für n-Typ-Material verwendet, während klassische Halbleitermaterialien der Gruppen III-V, IV-IV und IV für p-Typ-Materialien verwendet werden. Hier ist die Oberseite einer jeden Kastens oder Rechtecks, der bzw. das für das Halbleitermaterial steht, das Leitungsband (CB) und die Unterseite eines jeden Kastens ist das Valenzband (VB).
  • In einer Ausführungsform ist die herkömmliche Nutzung von InAs für TFETs durch transparentes Oxidhalbleiter-Material ersetzt. In einer Ausführungsform sind die transparenten Oxidhalbleiter-Materialien ausgewählt aus einer Gruppe umfassend: β -Ga2O3, In2O3 oder SnO2. In einer Ausführungsform hat β -Ga2O3 ein einzelnes Leitungsband-Minimum am Γ-Punkt (d. h. am Gammapunkt). NC von β -Ga2O3 ist durch die hohe effektive Masse von ca. 0,34 m0 ca. 5,7 ×1018 cm-3. Dies ist ca. um zwei Größenordnungen höher als NC von InAs. Der εr von β -Ga2O3 ist ca. 10, was niedriger ist als der εr von InAs, der bei ca. 15,2 liegt. β -Ga2O3 verfügt über eine breite Bandlücke von ca. 4,7 eV bis 4,9 eV und eine hohe Druchbruchfeldstärke von ca. 8×106V/cm. Die Elektronenaffinität von β - Ga2O3 liegt im Bereich von 4,7 eV bis 5,1 eV.
  • In einer Ausführungsform ist die direkte Bandlücke von SnO2 etwa 3,6 eV und ihre Elektronenaffinität liegt zwischen ca. 4,7 eV und 5,0 eV. Die effektive Masse (d. h. DOS) von SnO2 ist ca. 0,275 m0, was einen NC von ca. 4,1 × 1018 cm-3 ergibt, was niedriger sein kann als in β -Ga2O3, jedoch noch immer eine Größenordnung höher als in InAs. SnO2 kann über n-Typ-Dotierkonzentrationen in einer Höhe von bis zu 2-8×1020cm-3 verfügen.
  • Bezugnehmend auf den p-TFET von 3A ist der Source-Bereich aus einem der hochdotierten klassischen Materialien der Gruppen III-V, IV-IV und IV hergestellt (z. B. p++ dotiertes Ge), und der Drain-Bereich ist aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter-Material (z. B. einem Material aus α-Ga2O3, β -Ga2O3 SnO2, In2O3) hergestellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. n- dotierten) transparenten n-Typ-Oxidhalbleiter-Material hergestellt. Bezugnehmend auf den n-TFET von 3B ist der Source-Bereich aus einem der hochdotierten klassischen Materialien der Gruppen III-V, IV-IV und IV hergestellt (z. B. p++ dotiertes Ge), und der Drain-Bereich ist aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter- Material (z. B. einem Material aus α-Ga2O3, β -Ga2O3, SnO2, In2O3) hergestellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. p-dotierten) p-Typ-Material der klassischen Materialien der Gruppen III-V, IV-IV und IV hergestellt.
  • Bezugnehmend auf den p-TFET von 3C ist der Source-Bereich aus einem der hochdotierten klassischen Materialien der Gruppen III-V, IV-IV und IV hergestellt (z. B. p++ dotiertes GaSb), und der Drain-Bereich ist aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter-Material (z. B. einem Material aus α-Ga2O3, β-Ga2O3, GaGdOx, SnO2, In2O3) hergestellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. n- dotierten) transparenten n-Typ-Oxidhalbleiter-Material hergestellt. Bezugnehmend auf den p-TFET von 3D ist der Source-Bereich aus einem der hochdotierten klassischen Materialien der Gruppen III-V, IV-IV und IV hergestellt (z. B. p++ dotiertes GaSb), und der Drain-Bereich ist aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter-Material (z. B. einem Material aus α-Ga2O3, β - Ga2O3, GaGdOx, SnO2, In2O3) hergestellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. p-dotierten) p-Typ-Material der klassischen Materialien der Gruppen III-V, IV-IV und IV (z. B. p--dotiertem Ge) hergestellt.
  • Ga2O3 i.e., GaGdOx, wobei ‚x‘ eine ganze Zahl ist, ist ein Dielektrikum, das GaAs MOSFETs ermöglicht, eine geringere Interface-Dichte für einen GaSb/ β - Ga2O3- oder GaSb/α-Ga2O3-Übergang zu erreichen. In einem Beispiel fungiert α-Ga2O3 oder β -Ga2O3 wie GaSb-Oxid. In einer Ausführungsform werden Interfacezustands-Passivierungsverfahren eingesetzt, um Interfacezustände am Übergang von einem Material zu einem anderen Material am Heteroübergangsinterface zu reduzieren oder zu eliminieren. Das Valenzband von GaSb liegt bei ca. 4,9 eV, was einen GaSb/ β -Ga2O3 p/n Heteroübergang mit eine durchbrochenen Bandlücke mit einer Unterbrechung zwischen dem p--dotierten GaSb-Valenzband und dem n- dotierten β -Ga2O3 -Leitungsband von bis zu 0,2 eV, liefert.
  • In einer Ausführungsform ist p-Typ-dotiertes Ge, SiGe oder Si mit n-Typdotiertem SnO2 kombiniert, um einen TFET zu bilden. Sn ist ein Element der Gruppe IV und als solches isoelektrisch in Bezug auf Ge und Si, und SnO2 verfügt über eine ähnliche Struktur wie GeO2 und SiO2. Es wird erwartet, dass diese elektronische und strukturelle Ähnlichkeit zwischen Si, Ge, SiGe und Sn einerseits und SiO2, GeO2 und SnO2 andererseits einen Heteroübergang in niedrigeren Zuständen ermöglicht. Die Ausrichtung der durchbrochenen Bandlücke ergibt eine ähnliche Unterbrechung wie bei GaSb/ β -Ga2O3. 5A-B veranschaulichen Plots zur Einschätzung der Bandausrichtung für verschiedene Materialkombinationen.
  • 4A-D veranschaulichen Plots mit der Bandausrichtung für p-Typ- und n-Typ-TFETs unter Verwendung von Oxidhalbleiter-Materialien und/oder organischen Halbleitermaterialien nach einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 4A-D, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • 4A veranschaulicht einen Plot 400 eines Banddiagramms für einen p-TFET nach einer Ausführungsform der Offenbarung. 4B veranschaulicht einen Plot 420 eines Banddiagramms für einen n-TFET nach einer Ausführungsform der Offenbarung. 4C veranschaulicht einen Plot 430 eines Banddiagramms für einen p-TFET nach einer Ausführungsform der Offenbarung. 4D veranschaulicht einen Plot 440 eines Banddiagramms für einen n-TFET nach einer Ausführungsform der Offenbarung. In den Ausführungsformen von 4A-D werden transparente Oxidhalbleiter-Materialien für n-Typ-Material verwendet, während organische Halbleitermaterialien für p-Typ-Materialien verwendet werden. In den Ausführungsformen von 4C-D werden organische Halbleitermaterialien sowohl für p- als auch für n-Typ-Materialien verwendet. Hier ist die Oberseite einer jeden Kastens oder Rechtecks, der bzw. das für das Halbleitermaterial steht, das Leitungsband (CB) und die Unterseite eines jeden Kastens ist das Valenzband (VB).
  • Bezugnehmend auf den p-TFET von 4A wird der Source-Bereich aus organischem Halbleitermaterial erstellt, und der Drain-Bereich wird aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter-Material (z. B. β -Ga2O3, SnO2, In2O3) erstellt. Zu den Beispielen von organischen p-Typ-Halbleitermaterialien zählen u. a. P3HT, MDMO-PPV (d. h. Poly[2-methoxy-5-(3,7-dimethyloctyloxy)-1,4-phenylenvinylen]), PEDOT:PSS, CuPc, CoPc. Die HOMO-Energien liegen für P3HT, MDMO-PPV und Pentacen bei ca. 4,7 eV bis 5,1 eV. Der Begriff „HOMO“ bezieht sich hier auf das höchste belegte molekulare Orbital. Bei einem Molekül oder einem molekularen Kristall, wie organische Materialien, ist HOMO äquivalent zu den Valenzband-Rand-Elektronenvolt (Ev). Der Begriff „LUMO“ bezieht sich hier auf das höchste unbelegte molekulare Orbital. Bei einem Molekül oder einem molekularen Kristall (wie diesen organischen Materialien) ist LUMO äquivalent zu den Leitungsband-Rand-Elektronenvolt (Ev). Die HOMO-Energie für PEDOT:PSS liegt bei ca. 5.0 eV bis 5,3 eV. Die Bandpositionen können von den Beschichtungsverfahren und der Behandlung nach der Beschichtung beeinflusst werden. P3HT, PEDOT:PSS kann stark dotiert sein (d. h. PDOT:PSS Lochkonzentrationen über 3×1020cm-3). Die Bandlücke für P3HT und PEDOT:PSS liegt bei ca. 1,7 eV bis 2,0 eV. Nv von HOMO liegt weit über dem Mehrfachen von 1018cm3. In einer Ausführungsform ist der Gate-Bereich aus leichtdotiertem (d. h. n--dotiertem) transparenten n-Typ-Oxidhalbleiter-Material hergestellt. Ein anderes organisches Material, das hier nicht aufgeführt ist, das jedoch über geeignete Bandausrichtungen und Dotiereigenschaften verfügt, kann ebenfalls verwendet werden.
  • Bezugnehmend auf den n-TFET von 4B wird der Source-Bereich aus organischem p-Typ-Halbleitermaterial erstellt (z. B. einem der p++ dotierten Materialien P3HT, MDMO-PPV, PEDOT:PSS), und der Drain-Bereich wird aus hochdotiertem (d. h. n+ dotiertem) transparenten Oxidhalbleiter-Material (z. B. einem der Materialien α-Ga2O, β -Ga2O3, SnO2, In2O3) erstellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. p- dotierten) organischen p-Typ-Halbleitermaterial hergestellt. Ein anderes organisches Material, das hier nicht aufgeführt ist, das jedoch über geeignete Bandausrichtungen und Dotiereigenschaften verfügt, kann ebenfalls verwendet werden.
  • In einer Ausführungsform zeigt die Bandausrichtung in Kombination mit Oxidhalbleiter und bei Verwendung von PEDOT:PSS und höher mit P3HT, CuPc oder CoPc eine unterbrochene Bandlücke zwischen 0 eV und 0,3 eV, mit Werten um 0 eV bis 0,1 eV. In einer Ausführungsform dienst undotiertes P3HT auch als p--Material, das auch CoPc oder CuPc sein kann. Ein anderes organisches Material, das hier nicht aufgeführt ist, das jedoch über geeignete Bandausrichtungen und Dotiereigenschaften verfügt, kann ebenfalls verwendet werden. In einer Ausführungsform wird bei organischen Halbleitermaterialien durch das Hinzufügen einer oberflächensegregierten organischen Monoschicht die Feinjustierung des Oberflächendipols und somit der Bandausrichtung ermöglicht.
  • Bezugnehmend auf den p-TFET von 4C wird der Source-Bereich aus organischem Halbleitermaterial (z. B. einem der p++ dotierten Materialien P3HT, MDMO-PPV, PEDOT:PSS) erstellt, und der Drain-Bereich wird aus hochdotiertem (d. h. n+ dotiertem) organischen Halbleitermaterial (z. B. F16CuPc, SnCl2Pc usw.) erstellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. n- dotierten) organischen n-Typ-Halbleitermaterial (z. B. F16CuPc, SnCl2Pc usw.) hergestellt. Bezugnehmend auf den n-TFET von 4D wird der Source-Bereich aus einem beliebigen der hochdotierten organischen Halbleitermaterialien (z. B. einem der p++ dotierten Materialien P3HT, MDMO-PPV, PEDOT:PSS) erstellt, und der Drain-Bereich wird aus hochdotiertem (d. h. n+ dotiertem) organischen Halbleitermaterial (z. B. F16CuPc, SnCl2Pc usw.) erstellt. Der Gateüberlappungsbereich ist aus einem leichtdotierten (d. h. p- dotierten) p-Typ-Material von einem organischen Halbleitermaterial (z. B. einem der p++ dotierten P3HT, MDMO-PPV, PEDOT:PSS) hergestellt. Obgleich viele organische n-Typ-Materialien einen sehr flachen LUMO mit Affinitäten zu einem EVac von 2,5 eV bis 3,5 eV haben, stellen in einer Ausführungsform organische n-Typ-Halbleiter, wie F16CuPc mit einem LUMO von ca. 4,9 eV unter EVac einen hervorragenden Gegenpart zum HOMO-Niveau, z. B. von P3HT dar. Obgleich die Mobilität von organischen Materialien sehr niedrig ist, kann die intrinsische Geräteperformance in einer Ausführungsform für TFETs nicht durch sie definiert werden, vorausgesetzt, das Gate befindet sich innerhalb der Länge der Trägerwellenlänge und die Gateunterlappung ist kürzer als diese. In einer Ausführungsform verringern hochdotierte Bereiche den parasitischen Widerstand durch die hohen Trägerkonzentrationen von organischem Halbleitermaterial. Beispiel: PDOT-PSS kann Leitfähigkeiten haben, die fast die von ITO erreichen.
  • 5A veranschaulicht einen Plot 500 mit Banddiagrammen von Oxiden und komparativen Halbleitern, die gemäß ihren Ladungsneutralitätsleveln ausgerichtet sind. Es wird darauf hingewiesen, dass jene Elemente von 5A, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt. Hier auf der x-Achse sind eine Reihe von Halbleitern gemäß ihren Ladungsneutralitätsniveaus aufgeführt, und ihre Bandlücken-Energien in eV sind auf der y-Achse aufgetragen. Die Oberseite einer jeden Kastens oder Rechtecks, der bzw. das für das Halbleitermaterial steht, ist das Leitungsband (CB) und die Unterseite eines jeden Kastens ist das Valenzband (VB). Der Unterschied zwischen CB und VB für jeden Kasten liegt in der Bandlücken-Energie für das Halbleiteroxid. Durch die Auswahl von Ge für den p-Typ-Source-Bereich und von SnO2 (transparentes oder semi-transparentes Halbleiteroxid) für den n-Typ-Drain-Bereich wird eine unterbrochene Bandlücke von ca. 250 meV beobachtet, welche die Kombination dieser beiden Materialien zur Erstellung eines p-Typ-TFET ermöglicht.
  • 5B veranschaulicht einen Plot 520 mit Banddiagrammen von Oxiden und komparativen Halbleitern, die gemäß ihren Vakuumleveln ausgerichtet sind. Es wird darauf hingewiesen, dass jene Elemente von 5B, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • Hier auf der x-Achse sind eine Reihe von Halbleitern gemäß ihren Vakuumleveln aufgeführt, und ihre Bandlücken-Energien in eV sind auf der y-Achse aufgetragen. Die Oberseite einer jeden Kastens oder Rechtecks, der bzw. das für das Halbleitermaterial steht, ist das Leitungsband (CB) und die Unterseite eines jeden Kastens ist das Valenzband (VB). Der Unterschied zwischen CB und VB für jeden Kasten liegt in der Arbeitsweise dieses Halbleiteroxids. Beim Vergleich von 5A und 5B für dieselben Materialkombinationen werden unterschiedliche Band-Offsets oder unterbrochenen Bandlückenkonfigurationen erhalten. Für einen Heteroübergang, der mithilfe der ausgewählten Materialien generiert wurde, können die tatsächlichen Band-Offsets und Bandausrichtungen irgendwo zwischen den Ergebnissen aus 5A und denen aus 5B liegen. In den meisten Fällen bieten die Bandausrichtungen gemäß ihrem Ladungsneutralitätsniveau (CNL) einen besseren Leitfaden bezüglich der Band-Offsets.
  • 6A-H veranschaulichen einen Fertigungsprozessablauf, bei dem nach einer Ausführungsform der Offenbarung Oxidhalbleiter-Materialien zur Herstellung eines TFET verwendet werden. Es wird darauf hingewiesen, dass jene Elemente von 6A-H, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • In einer Ausführungsform ist die n-Elektrode (z. B. Metall) auf einem Substrat (z. B. dem Si-Substrat) erstellt. In einer Ausführungsform ist eine hochdotierte transparente n-Typ-Halbleiter-Oxidmaterialschicht (z. B. n+ dotiertes β-Ga2O3) über der n-Elektrode gebildet. In einer Ausführungsform ist eine leichtdotierte transparente n-Typ-Halbleiter-Oxidmaterialschicht (z. B. n- dotiertes ped β-Ga2O3) über der hochdotierten transparenten Halbleiter-Oxidmaterialschicht (z. B. n+ β-Ga2O3) platziert. In einer Ausführungsform ist ein hochdotiertes p-Typ-Halbleitermaterial aus dem klassischen Material der Gruppen III-V, IV-IV oder IV (z. B. p+ dotiertes Ge) über der leichtdotierten transparenten n-Typ-Halbleiteroxidschicht (z. B. n- dotiertes β-Ga2O3) abgelagert. In einer Ausführungsform ist eine fotoresistente (PR)-Schicht über dem hochdotierten p-Typ-Halbleitermaterial abgelagert. Das Herstellungsverfahren ist in Bezug auf den Stapel Schichten 600 in 6A beschrieben.
  • 6B veranschaulicht den Prozess 620, bei dem F-basiertes (fluorbasiertes) ICP (Inductively Coupled Plasma) RIE (Reactive-Ion Etching) auf die fotoresistente Schicht angewendet wird. Dieses Verfahren wird angewendet, um die fotoresistente Schicht zu entfernen und das hochdotierte p-Typ-Halbleitermaterial (p+ dotiertes Ge) zu ätzen. Das ICP-RIE-Verfahren stoppt bei der leichtdotierten transparenten n- β-Ga2O3 Halbleiter-Oxidschicht.
  • 6C veranschaulicht das Verfahren 630, bei dem die transparente n- β-Ga2O3 Halbleiter-Oxidschicht selektiv geätzt wird. In einer Ausführungsform kann ein Cl-basiertes (Chlor-basiertes) RIE-Verfahren für die selektive Ätzung der Schicht von n- β-Ga2O3 eingesetzt werden. In einer Ausführungsform wird F-Gas in der Mischung verwendet, um Ge leicht zu ätzen. Nach dem selektiven Ätzen wird eine gewölbte geätzte Wand gebildet, welche für die Gate-Metall-Selbstausrichtung verwendet wird. 6D veranschaulicht den Prozess 640, in welchem dielektrisches High-k-Gate-Material (z. B. ALD - Atomic Layer Deposition) 641 über dem gewölbten, geätzten n- β-Ga2O3 und p+ Ge abgelagert ist.
  • 6E veranschaulicht Prozess 650, in welchem das Gate-Metall 651 über der Schicht 641 des dielektrischen High-k-Gate-Material abgelagert ist. 6F veranschaulicht Prozess 660, in welchem Low-k ILD 661-Material über der Schicht 651 abgelagert ist, wobei ILD für Inter Layer Dielectric (Zwischenschicht-Dielektrikum) steht, ein Low-k-Material, das zur Stapelverbindung verwendet wird. 6G veranschaulicht Prozess 670, in welchem überschüssiges Material über der Schicht von Low-k ILD 661-Material entfernt, d. h. planarisiert, wird. 6H veranschaulicht Prozess 680, in welchem die Elektrode 681 durch Ablagerung von Metall über der planarisierten Oberfläche gebildet wird. In diesem Beispiel wird eine p-Elektrode gebildet. Es sind nicht alle Prozesse dargestellt. Beispiel: Die Bildung von Durchkontaktierungen und vertikalen Verbindungen für n-Elektroden. Diese Verfahren können jedoch mit den bekannten Methoden durchgeführt werden.
  • 7A-H veranschaulicht einen Fertigungsprozessablauf, bei dem nach einer Ausführungsform der Offenbarung organische Halbleitermaterialien zur Herstellung eines TFET verwendet werden. Es wird darauf hingewiesen, dass jene Elemente von 7A-H, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • Das Herstellungsverfahren ist in Bezug auf den Stapel Schichten 700 in 7A beschrieben. Dieser Stapel Schichten 700 ist folgendermaßen: In einer Ausführungsform ist die n-Elektrode (z. B. Metall) auf einem Substrat (z. B. dem Si-Substrat) erstellt. In einer Ausführungsform ist eine hochdotierte transparente n-Typ-Halbleiter-Oxidmaterialschicht (z. B. n+ dotiertes β-Ga2O3) über der n-Elektrode gebildet. In einer Ausführungsform ist eine leichtdotierte transparente n-Typ-Halbleiter-Oxidmaterialschicht (z. B. n- dotiertes ped β-Ga2O3) über der hochdotierten transparenten Halbleiter-Oxidmaterialschicht (z. B. n+ β-Ga2O3) platziert. In einer Ausführungsform ist ein leichtdotiertes organisches p-Typ-Halbleitermaterial (e.g., p+ P3HT) über der leichtdotierten transparenten n-Typ-Halbleiter-Oxidmaterialschicht (n- β-Ga2O3) platziert. In einer Ausführungsform ist eine fotoresistente (PR)-Schicht über dem hochdotierten p-Typ-Halbleitermaterial abgelagert.
  • 7B veranschaulicht Verfahren 720, wobei F-basiertes ICP RIE auf die fotoresistente Schicht angewendet wird. Dieses Verfahren wird angewendet, um die fotoresistente Schicht zu entfernen und das hochdotierte organische p-Typ-Halbleitermaterial (p+ P3HT) zu ätzen. Das ICP-RIE-Verfahren stoppt bei der leichtdotierten transparenten n- β-Ga2O3 Halbleiter-Oxidschicht.
  • 7C veranschaulicht das Verfahren 730, bei dem die transparente n- β-Ga2O3 Halbleiter-Oxidschicht selektiv geätzt wird. In einer Ausführungsform kann ein Cl-basiertes RIE-Verfahren für die selektive Ätzung der Schicht von n- β-Ga2O3 eingesetzt werden. In einer Ausführungsform wird O2-Gas in der Mischung verwendet, um den organischen p-Typ-Halbleiter (z. B. p+ dotiertes P3HT) leicht zu ätzen. Nach dem selektiven Ätzen wird eine gewölbte geätzte Wand gebildet, welche für die Gate-Metall-Selbstausrichtung verwendet wird. 7D veranschaulicht den Prozess 740, in welchem dielektrisches High-k-Gate-Material (z. B. ALD - Atomic Layer Deposition) 741 über dem gewölbten, geätzten n- β-Ga2O3 und p+ P3HT abgelagert ist. 7E veranschaulicht Prozess 750, in welchem das Gate-Metall 751 über der Schicht 741 des dielektrischen High-k-Gate-Material abgelagert ist. 7F veranschaulicht Prozess 760, in welchem Low-k ILD 761 über der Schicht 751 abgelagert ist.
  • 7G veranschaulicht Prozess 770, in welchem überschüssiges Material über der Schicht von Low-k ILD 761-Material entfernt, d. h. planarisiert, wird. 7H veranschaulicht Prozess 780, in welchem die Elektrode 781 durch Ablagerung von Metall über der planarisierten Oberfläche gebildet wird. In diesem Beispiel wird eine p-Elektrode gebildet. Es sind nicht alle Prozesse dargestellt. Beispiel: Die Bildung von Durchkontaktierungen und vertikalen Verbindungen für n-Elektroden. Diese Verfahren können jedoch mit den bekannten Methoden durchgeführt werden.
  • 8 ist nach einer Ausführungsform der Offenbarung ein intelligentes Gerät oder ein Rechnersystem oder ein SoC (System-on-Chip) in TFETs. Es wird darauf hingewiesen, dass jene Elemente von 8, die dieselben Referenznummern (oder Bezeichnungen) aufweisen wie die Elemente einer anderen Figur, auf eine ähnliche Weise arbeiten oder funktionieren können wie die beschriebenen, sind auf nicht darauf beschränkt.
  • 8 zeigt ein Blockdiagramm einer Ausführungsform eines Mobilgerätes, in dem flache Oberflächen-Schnittstellensteckverbinder verwendet werden können. In einer Ausführungsform repräsentiert das Rechengerät 1700 ein mobiles Rechengerät, wie ein Computing Tablet, ein Mobiltelefon oder Smartphone, einen WLAN-fähigen eReader oder ein anderes drahtloses Mobilgerät. Es ist offensichtlich, dass bestimmte Komponenten allgemein dargestellt werden und dass beim Rechengerät 1700 nicht alle Komponenten eines solchen Gerätes dargestellt sind.
  • In einer Ausführungsform beinhaltet das Rechengerät 1700 einen ersten Prozessor 1710 mit TFETs, die in Bezug auf die besprochenen Ausführungsformen beschrieben sind. Andere Blöcke des Rechengerätes 1700 können auch TFETs beinhalten, die in Bezug auf die besprochenen Ausführungsformen beschrieben sind. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können außerdem eine Netzwerkschnittstelle innerhalb 1770, wie z. B. eine drahtlose Schnittstelle, umfassen, sodass eine Systemausführungsform in einer drahtlosen Vorrichtung, zum Beispiel einem Mobiltelefon oder Personal Digital Assistant, aufgenommen sein kann.
  • In einer Ausführungsform kann der Prozessor 1710 (und/oder der Prozessor 1790) ein oder mehrere physische Geräte, wie Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikgeräte oder andere Verarbeitungsmittel, umfassen. Die Verarbeitungsoperationen, die durch den Prozessor 1710 ausgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf denen Anwendungen und/oder Gerätefunktionen ausgeführt werden. Die Verarbeitungsoperationen umfassen Operationen in Bezug auf den E/A (Ein-/Ausgabe) eines menschlichen Anwenders oder von anderen Geräten, Operationen, die mit dem Energiemanagement und/oder Operationen, die mit dem Verbinden des Rechengeräts 1700 mit einem anderen Gerät in Zusammenhang stehen. Die Verarbeitungsoperationen können ebenfalls Operationen umfassen, die in Zusammenhang mit Audio-E/A und/oder Anzeige-E/A stehen.
  • In einer Ausführungsform umfasst das Rechengerät 1700 ein Audiosubsystem 1720, welches Hardware (z. B. Audiohardware und Audioschaltungen) und Software-Komponenten (z. B. Treiber und Codecs), die mit dem Bereitstellen von Audiofunktionen an das Rechengerät im Zusammenhang stehen, repräsentiert. Audiofunktionen können einen Lautsprecher- und/oder Kopfhörerausgang sowie einen Mikrofoneingang umfassen. Geräte für solche Funktionen können in das Rechengerät 1700 integriert oder mit dem Rechengerät 1700 verbunden sein. In einer Ausführungsform interagiert ein Benutzer mit dem Rechengerät 1700 durch das Bereitstellen von Audiobefehlen, die vom Prozessor 1710 empfangen und verarbeitet werden.
  • Das Display-Subsystem 1730 repräsentiert Hardware- (z. B. Anzeigegeräte) und Software-Komponenten (z. B. Treiber), die ein visuelles und/oder fühlbares Display für einen Benutzer bereitstellen, um mit dem Rechengerät 1700 zu interagieren. Das Display-Subsystem 1730 weist die Display-Schnittstelle 1732 auf, die den konkreten Bildschirm oder das konkrete Hardwaregerät umfasst, der bzw. das zur Bereitstellung einer Anzeige für einen Benutzer verwendet wird. in einer Ausführungsform umfasst die Display-Schnittstelle 1732 eine von Prozessor 1710 getrennte Logik, um mindestens einige Verarbeitungsaufgaben in Verbindung mit der Anzeige auszuführen. In einer Ausführungsform umfasst das Anzeige-Subsystem 1730 ein Berührungsbildschirm- (oder Touchpad)-Gerät, das sowohl Ausgabe an als auch Eingabe an den Benutzer bereitstellt.
  • Der E/A-Controller 1740 repräsentiert Hardwaregeräte und Softwarekomponenten in Verbindung mit der Interaktion mit einem Benutzer. Der E/A-Controller 1740 ist betriebsfähig, um die Hardware zu verwalten, die Teil des Audiosubsystems 1720 und/oder des Display-Subsystems 1730 ist. Außerdem veranschaulicht der E/A-Controller 1740 eine Verbindungsstelle für zusätzliche Geräte, die mit dem Rechengerät 1700 verbunden sind, über die ein Benutzer mit dem System interagieren kann. So können beispielsweise Geräte, die an das Rechengerät 1700 angeschlossen werden können, Mikrofongeräte, Lautsprecher oder Stereoanlagen, Videosysteme oder ein andere Anzeigegeräte, eine Tastatur oder Tastaturgeräte oder andere E/A-Geräte zur Verwendung mit konkreten Anwendungen, wie Kartenleser oder andere Geräte, umfassen.
  • Wie oben angegeben, kann der E/A-Controller 1740 mit dem Audiosubsystem 1720 und/oder dem Display-Subsystem 1730 interagieren. Ein Eingang kann beispielsweise über ein Mikrofon oder ein anderes Audiogerät Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen des Rechengeräts 1700 bereitstellen. Außerdem kann eine Audioausgabe anstatt oder zusätzlich zur Displayausgabe bereitgestellt werden. In einem anderen Beispiel umfasst das Display-Subsystem 1730 einen Touchscreen, das Display-Gerät fungiert auch als Eingabegerät, das mindestens teilweise durch einen E/A-Controller 1740 verwaltet werden kann. Am Rechengerät 1700 können zusätzliche Schaltflächen oder Schalter vorhanden sein, um vom E/A-Controller 1740 verwaltete E/A-Funktionen bereitzustellen.
  • In einer Ausführungsform verwaltet der E/A-Controller 1740 Geräte, wie beispielsweise Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder andere Hardware, die im Rechengerät 1700 enthalten sein kein. Die Eingabe kann Teil der direkten Benutzerinteraktion sowie das Bereitstellen umgebungsbedingter Eingabe in das System sein, um dessen Operationen zu beeinflussen (wie beispielsweise das Filtern von Rauschen, das Anpassen von Anzeigen bezüglich der Helligkeitserkennung, einen Blitz einer Kamera anzuwenden oder andere Merkmale).
  • In einer Ausführungsform umfasst das Rechengerät 1700 ein Energiemanagement 1750, das die Batteriestromverwendung, das Laden des Akkus und die Merkmale verwaltet, die mit dem Energiesparbetrieb verbunden sind. Das Speichersubsystem 1760 umfasst Speichergeräte zum Speichern von Informationen in des Rechengeräts 1700. Der Speicher kann nichtflüchtige (Zustand ändert sich nicht, wenn der Strom zum Speichergerät unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, wenn der Strom zum Speichergerät unterbrochen wird) Speichergeräte einschließen. Das Speichersubsystem 1760 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten, sowie Systemdaten (ob langfristig oder temporär), die mit der Ausführung der Anwendungen und den Funktionen des Rechengeräts 1700 im Zusammenhang stehen, speichern.
  • Elemente der Ausführungsformen werden ebenfalls als maschinenlesbares Medium (z. B. Speicher 1760) zum Speichern der computerausführbaren Befehle (z. B. Befehle zur Implementierung von beliebigen anderen hier besprochenen Prozessen) bereitgestellt. Das maschinenlesbare Speichermedium (z. B. Speicher 1760) kann umfassen, ist aber nicht beschränkt auf: einen Flash-Speicher, optische Platten, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, einen Phasenwechsel-Speicher (phase change memory, PCM) oder andere Arten von maschinenlesbaren Speichermedien, die geeignet sind, elektronische oder computerausführbare Befehle zu speichern. Ausführungsformen der Offenbarung können beispielsweise als ein Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem Remote-Computer (z. B. einem Server) an einen anfragenden Computer (z. B. einem Client) mittels Datensignalen über einen Kommunikationslink (z. B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
  • Die Konnektivität 1770 umfasst Hardwaregeräte (z. B. drahtlose und/oder kabelgebundene Verbinder und Kommunikationshardware) und Software-Komponenten (z. B. Treiber, Protokollstapel), um das Rechengerät 1700 in die Lage zu versetzen, mit externen Geräten zu kommunizieren. Das Rechengerät 1700 könnte separate Geräte, wie z. B. andere Rechengeräte, drahtlose Zugangspunkte (access points) oder Basisstationen sowie Peripheriegeräte, wie z. B. Headsets, Drucker oder andere Geräte, sein.
  • Die Konnektivität 1770 kann mehrere unterschiedliche Arten der Konnektivität einschließen. Zur Verallgemeinerung ist das Rechengerät 1700 mit Mobilfunkkonnektivität 1772 und der drahtlosen Konnektivität 1774 veranschaulicht. Die Mobilfunkkonnektivität 1772 verweist generell auf Mobilfunknetz-Konnektivität, die durch Mobilfunkanbieter, wie beispielsweise GSM (Global System for Mobile Communications) oder Varianten oder Ableitungen, CDMA (Codemultiplexverfahren) oder Varianten oder Ableitungen, TDM (Zeitmultiplexbetrieb) oder Varianten oder Ableitungen oder andere Mobilfunkdienststandards, bereitgestellt wird. Die drahtlose Konnektivität (oder drahtlose Schnittstelle) 1774 bezieht sich auf drahtlose Konnektivität, die nicht Mobilfunk ist, und kann Personal Area Networks (wie Bluetooth, Near Field usw.), Local Area Networks (wie WLAN) und/oder Wide Area Networks (wie WiMax) oder andere drahtlose Kommunikationen beinhalten.
  • Die peripheren Verbindungen 1780 beinhalten Hardwareschnittstellen und Anschlüsse sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) zur Herstellung peripherer Verbindungen. Es versteht sich, dass die Rechenvorrichtung 1700 sowohl ein Peripheriegerät („zu“ 1782) zu anderen Rechengeräten sein könnte als auch mit Peripheriegeräten („von“ 1784) verbunden sein könnte. Das Rechengerät 1700 weist normalerweise einen „Docking“-Anschluss auf, um mit anderen Rechenvorrichtungen für Zwecke wie das Verwalten (z. B. das Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalt auf dem Rechengerät 1700 verbunden zu werden. Außerdem kann ein Dockinganschluss die Verbindung des Rechengeräts 1700 mit bestimmten Peripheriegeräten ermöglichen, die es ermöglichen, dass das Rechengerät 1700 die Content-Ausgabe beispielsweise an audiovisuelle oder andere Systeme steuert.
  • Zusätzlich zu einem proprietären Dockinganschluss oder anderer proprietärer Verbindungshardware kann das Rechengerät 1700 periphere Verbindungen 1780 über allgemeine oder standardbasierte Anschlüsse herstellen. Allgemeine Arten können einen USB-Anschluss (der irgendeine von einer Anzahl von unterschiedlichen Hardware-Schnittstellen umfassen kann), DisplayPort, einschließlich von MiniDisplayPort (MDP), HDMI-Schnittstelle (High Definition Multimedia Interface, HDMI), FireWire oder andere Arten umfassen. Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, die/das im Zusammenhang mit den Ausführungsformen beschrieben ist, in mindestens einigen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen aufgenommen ist. Die verschiedenen Aufführungen von „eine Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht notwendigerweise auf dieselben Ausführungsformen. Wenn die Beschreibung aussagt, dass eine Komponente, ein Merkmal, eine Struktur oder eine Charakteristik enthalten sein „kann“ oder „könnte“, dann ist es für diese bestimmte Komponente, dieses bestimmte Merkmal, diese bestimmte Struktur oder Charakteristik nicht erforderlich, enthalten zu sein. Wenn die Beschreibung oder der Anspruch Bezug auf „ein“ Element nimmt, bedeutet das nicht, dass es nur eines dieser Elemente gibt. Wenn die Beschreibung oder die Ansprüche Bezug auf „ein zusätzliches“ Element nehmen, schließt das nicht aus, dass es dort mehr als ein zusätzliches Element gibt.
  • Des Weiteren können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika auf jegliche geeignete Weise in einer oder mehreren Ausführungsformen kombiniert sein. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform überall dort kombiniert werden, wo die konkreten Merkmale, Strukturen, Funktionen oder Charakteristika, die mit den zwei Ausführungsformen im Zusammenhang stehen, sich nicht gegenseitig ausschließen.
  • Während die Offenbarung in Verbindung mit konkreten Ausführungsformen davon beschrieben wurde, sind für einen Durchschnittsfachmann viele Alternativen, Modifizierungen und Variationen derartiger Ausführungsformen angesichts der vorstehenden Beschreibung offensichtlich. Zum Beispiel können andere Speicherarchitekturen, z. B. ein dynamisches RAM (DRAM) die besprochenen Ausführungsformen verwenden. Die Ausführungsformen der Offenbarung sollen alle solche Alternativen, Modifizierungen und Variationen abdecken, sodass sie in den breiten Umfang der beigefügten Ansprüche fallen. Außerdem können allgemein bekannte Strom-/Masseanschlüsse mit IC-Chips (integrierte Schaltung) und anderen Komponenten in den dargestellten Figuren gezeigt bzw. nicht gezeigt sein, was aus Gründen der Vereinfachung der Darstellung und Besprechung geschieht und um die Offenbarung nicht zu verschleiern. Des Weiteren können Anordnungen in Blockdiagrammform gezeigt sein, um die Offenbarung nicht zu verschleiern und auch angesichts der Tatsache, dass bestimmte Details in Bezug auf die Implementierung solcher Blockdiagrammanordnungen in hohem Maß von der Plattform abhängen, in die die vorliegende Erfindung implementiert werden soll (d. h., solche Details sollen im Wissensbereich eines Fachmanns liegen). Wo spezifische Details (z. B. Schaltungen) dargelegt sind, um Ausführungsbeispiele der Offenbarung zu beschreiben, sollte es für einen Fachmann offensichtlich sein, dass die Erfindung ohne diese spezifischen Details oder mit Abwandlung dieser konkreten Details realisiert werden kann. Die Beschreibung soll somit als veranschaulichend anstatt einschränkend angesehen werden.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen. Genaue Angaben in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden. Alle fakultativen Merkmale der hier beschriebenen Vorrichtung können ebenfalls in Bezug auf ein Verfahren oder einen Prozess implementiert werden.
  • Beispiel: Ein TFET wird bereitgestellt, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der über dem Substrat abgelagert ist, mit einem p-Typ-Material, das ausgewählt ist aus einer Gruppe, bestehend aus den Gruppen III-V, IV-IV und nur IV eines Periodensystems; einen dotierten zweiten Bereich, der über dem Substrat abgelagert ist, mit einem transparenten oder semi-transparenten n-Typ-Halbleitermaterial; und ein Gate-Modul, das an den dotierten ersten und zweiten Bereich gekoppelt ist.
  • In einer Ausführungsform ist das transparente oder semi-transparente n-Typ-Halbleitermaterial ausgewählt aus einer Gruppe, bestehend aus α-Ga2-O3, β-Ga2-O3, In2O3 und SnO2. In einer Ausführungsform ist der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät. In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes n-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte n-Typ-Material den ersten und den zweiten Bereich voneinander trennt. In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes p-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte p-Typ-Material den ersten und den zweiten Bereich voneinander trennt. In einer Ausführungsform ist der dotierte erste Bereich ein Source-Bereich, und der dotierte zweite Bereich ein Drain-Bereich.
  • In einem weiteren Beispiel wird ein TFET bereitgestellt, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der über dem Substrat abgelagert ist, mit einem organischen p-Typ-Halbleitermaterial; einen dotierten zweiten Bereich, der über dem Substrat abgelagert ist, mit einem transparenten oder semi-transparenten n-Typ-Oxidhalbleitermaterial; und ein Gate-Modul, das an den ersten und zweiten Bereich gekoppelt ist.
  • In einer Ausführungsform ist das organische p-Typ-Halbleitermaterial ausgewählt aus der Gruppe, bestehend aus P3HT, MDMO-PPV und PEDOT:PSS, CuPc und CoPc. In einer Ausführungsform ist das transparente oder semi-transparente n-Typ-Halbleitermaterial ausgewählt aus einer Gruppe, bestehend aus α-Ga2-O3, β-Ga2-O3, In2O3 und SnO2, In einer Ausführungsform ist der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät. In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes n-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte n-Typ-Material den dotierten ersten und den zweiten Bereich voneinander trennt.
  • In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes p-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte p-Typ-Material den dotierten ersten und den zweiten Bereich voneinander trennt. In einer Ausführungsform ist das leichtdotierte p-Typ-Material undotiertes PFHT- oder CuPc- oder CoPc-Material. In einer Ausführungsform ist der dotierte erste Bereich ein Source-Bereich, und der dotierte zweite Bereich ein Drain-Bereich.
  • In einem weiteren Beispiel wird ein TFET bereitgestellt, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der über dem Substrat abgelagert ist, mit einem organischen p-Typ-Halbleitermaterial; einen dotierten zweiten Bereich, der über dem Substrat abgelagert ist, mit einem n-Typ-Oxidhalbleitermaterial; und ein Gate-Modul, das an den ersten und zweiten Bereich gekoppelt ist. In einer Ausführungsform ist das organische p-Typ-Halbleitermaterial ausgewählt aus der Gruppe, bestehend aus P3HT, MDMO-PPV und PEDOT:PSS, CuPc und CoPc.
  • In einer Ausführungsform ist das organische n-Typ-Halbleitermaterial eines von F16CuPc oder SnCl2Pc. In einer Ausführungsform ist der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät. In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes organisches n-Typ-Halbleitermaterial, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte n-Typ-Material den dotierten ersten und den zweiten Bereich voneinander trennt. In einer Ausführungsform umfasst der TFET darüber hinaus ein leichtdotiertes organisches p-Typ-Halbleitermaterial, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte p-Typ-Material den dotierten ersten und den zweiten Bereich voneinander trennt. In einer Ausführungsform ist das leichtdotierte p-Typ-Material undotiertes PFHT-Material. In einer Ausführungsform ist der dotierte erste Bereich ein Source-Bereich, und der dotierte zweite Bereich ein Drain-Bereich.
  • In einem anderen Beispiel ist ein System bereitgestellt, das Folgendes umfasst: einen Speicher, einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor über TFETs gemäß den oben erwähnten TFETs nach den verschiedenen Ausführungsformen umfasst, und eine drahtlose Antenne, um es dem Prozessor zu ermöglichen, mit einem anderen Gerät zu kommunizieren. Eine Zusammenfassung ist bereitgestellt, die es dem Leser ermöglicht, die Natur und die Grundidee der technischen Offenbarung zu ermitteln. Die Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht dazu verwendet wird, den Umfang oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche sind somit in der detaillierten Beschreibung enthalten, und jeder Anspruch gilt als einzelne Ausführungsform.

Claims (23)

  1. TFET, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der oberhalb des Substrates angeordnet ist, und der ein p-Typ-Material ausgewählt aus einer Gruppe, bestehend aus Gruppe III-V, IV-IV und IV des Periodensystems umfasst; einen dotierten zweiten Bereich, der oberhalb des Substrats angeordnet ist, mit einem transparenten oder semi-transparenten n-Typ-Halbleiter-Oxidmaterial; ein Gate-Modul (651), das an den dotierten ersten und den zweiten Bereich gekoppelt ist; und ein leichtdotiertes n-Typ-Material oder leichtdotiertes p-Typ-Material, das an das Gate-Modul (651) gekoppelt ist, wobei das leichtdotierte n-Typ-Material oder leichtdotierte p-Typ-Material den dotierten ersten und dotierten zweiten Bereich voneinander trennt.
  2. TFET nach Anspruch 1, worin das transparente oder semi-transparente n-Typ-Oxidhalbleiter-Material ausgewählt ist aus einer Gruppe, bestehend aus α-Ga2O3, β-Ga2O3, In2O3 und SnO2.
  3. TFET nach Anspruch 1 oder 2, worin der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät ist.
  4. TFET nach einem der Ansprüche 1 bis 3, worin der dotierte erste Bereich ein Source-Bereich ist, und worin der dotierte zweite Bereich ein Drain-Bereich ist.
  5. TFET, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der über dem Substrat abgelagert ist, mit einem organischen p-Typ-Halbleitermaterial; einen dotierten zweiten Bereich, der oberhalb des Substrats angeordnet ist, mit einem transparenten oder semi-transparenten n-Typ-Halbleiter-Oxidmaterial; und ein Gate-Modul (751), das an den dotierten ersten und und dotierten zweiten Bereich gekoppelt ist.
  6. TFET nach Anspruch 5, worin das organische p-Typ-Halbleitermaterial ausgewählt ist aus der Gruppe, bestehend aus P3HT, MDMO-PPV, PEFOT:PSS, CoPc und CuPc.
  7. TFET nach Anspruch 5 oder 6, worin das transparente oder semi-transparente n-Typ-Oxidhalbleiter-Material ausgewählt ist aus einer Gruppe, bestehend aus α-Ga2O3, β-Ga2O3, In2O3 und SnO2.
  8. TFET nach einem der Ansprüche 5 bis 7, worin der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät ist.
  9. TFET nach einem der Ansprüche 5 bis 8, darüber hinaus umfassend ein leichtdotiertes n-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte n-Typ-Material den dotierten ersten und dotierten zweiten Bereich voneinander trennt.
  10. TFET nach einem der Ansprüche 5 bis 8, darüber hinaus umfassend ein leichtdotiertes p-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte p-Typ-Material den dotierten ersten und dotierten zweiten Bereich voneinander trennt.
  11. TFET nach Anspruch 10, worin das leichtdotierte p-Typ-Material undotiertes PFHT- oder CuPc- oder CoPc-Material ist.
  12. TFET nach einem der Ansprüche 5 bis 11, worin der dotierte erste Bereich ein Source-Bereich ist, und worin der dotierte zweite Bereich ein Drain-Bereich ist.
  13. TFET, der Folgendes umfasst: ein Substrat; einen dotierten ersten Bereich, der über dem Substrat abgelagert ist, mit einem organischen p-Typ-Halbleitermaterial; einen dotierten zweiten Bereich, der über dem Substrat abgelagert ist, mit einem organischen n-Typ-Halbleitermaterial; und ein Gate-Modul (751), das an den dotierten ersten und und dotierten zweiten Bereich gekoppelt ist.
  14. TFET nach Anspruch 13, worin das organische p-Typ-Halbleitermaterial ausgewählt ist aus der Gruppe, bestehend aus P3HT, MDMO-PPV und PEDOT:PSS, CuPc und CoPc.
  15. TFET nach Anspruch 13 oder 14, worin das organische n-Typ-Halbleitermaterial eines von F16CuPc oder SnCl2Pc ist.
  16. TFET nach einem der Ansprüche 13 bis 15, worin der TFET ein FinFET-, Tri-Gate- oder ein auf einem quadratischen Nanodraht basierendes Gerät ist.
  17. TFET nach einem der Ansprüche 13 bis 16, darüber hinaus umfassend ein leichtdotiertes n-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte n-Typ-Material den dotierten ersten und den dotierten zweiten Bereich voneinander trennt.
  18. TFET nach einem der Ansprüche 13 bis 16, darüber hinaus umfassend ein leichtdotiertes p-Typ-Material, das an das Gate-Modul gekoppelt ist, wobei das leichtdotierte p-Typ-Material den dotierten ersten und den dotierten zweiten Bereich voneinander trennt.
  19. TFET nach Anspruch 18, worin das leichtdotierte p-Typ-Material undotiertes PFHT-Material ist.
  20. TFET nach einem der Ansprüche 13 bis 19, worin der dotierte erste Bereich ein Source-Bereich ist, und worin der dotierte zweite Bereich ein Drain-Bereich ist.
  21. System umfassend: einen Speicher, einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor über TFETs nach irgendeinem der TFET-Ansprüche 1 bis 4 verfügt; und eine drahtlose Antenne, um dem Prozessor die Kommunikation mit einem anderen Gerät zu ermöglichen.
  22. System umfassend: einen Speicher, einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor über TFETs nach irgendeinem der TFET-Ansprüche 5 bis 12 verfügt; und eine drahtlose Antenne, um dem Prozessor die Kommunikation mit einem anderen Gerät zu ermöglichen.
  23. System umfassend: einen Speicher, einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor über TFETs nach irgendeinem der TFET-Ansprüche 13 bis 20 verfügt; und eine drahtlose Antenne, um dem Prozessor die Kommunikation mit einem anderen Gerät zu ermöglichen.
DE102014017506.5A 2013-12-26 2014-11-26 Tunnel-FET-Geräte und System Active DE102014017506B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2013/077873 WO2015099744A1 (en) 2013-12-26 2013-12-26 Complementary tunneling fet devices and method for forming the same
IBPCT/US2013/077873 2013-12-26

Publications (2)

Publication Number Publication Date
DE102014017506A1 DE102014017506A1 (de) 2015-07-02
DE102014017506B4 true DE102014017506B4 (de) 2020-06-10

Family

ID=53372089

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014017506.5A Active DE102014017506B4 (de) 2013-12-26 2014-11-26 Tunnel-FET-Geräte und System

Country Status (7)

Country Link
US (2) US9786769B2 (de)
EP (1) EP3087611A4 (de)
KR (1) KR102162676B1 (de)
CN (1) CN104752496B (de)
DE (1) DE102014017506B4 (de)
TW (3) TWI587508B (de)
WO (1) WO2015099744A1 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336772B (zh) * 2014-05-26 2021-11-30 中芯国际集成电路制造(上海)有限公司 鳍式tfet及其制造方法
US9425312B2 (en) * 2014-06-23 2016-08-23 International Business Machines Corporation Silicon-containing, tunneling field-effect transistor including III-N source
EP3010044B1 (de) * 2014-10-13 2019-02-13 IMEC vzw Schichtaufbau einer p-TFET
US9721982B2 (en) * 2015-03-27 2017-08-01 Ecole Polytechnique Federale De Lausanne (Epfl) One transistor active pixel sensor with tunnel FET
US9865713B2 (en) * 2015-05-31 2018-01-09 University Of Virginia Patent Foundation Extremely large spin hall angle in topological insulator pn junction
KR102330698B1 (ko) * 2015-09-04 2021-11-23 삼성전자주식회사 유기 광전 소자 및 이미지 센서
KR102491494B1 (ko) 2015-09-25 2023-01-20 삼성전자주식회사 유기 광전 소자용 화합물 및 이를 포함하는 유기 광전 소자 및 이미지 센서
US10734513B2 (en) * 2015-11-16 2020-08-04 Intel Corporation Heterojunction TFETs employing an oxide semiconductor
KR102529631B1 (ko) 2015-11-30 2023-05-04 삼성전자주식회사 유기 광전 소자 및 이미지 센서
US10734511B2 (en) * 2016-03-31 2020-08-04 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
KR102557864B1 (ko) 2016-04-06 2023-07-19 삼성전자주식회사 화합물, 및 이를 포함하는 유기 광전 소자, 이미지 센서 및 전자 장치
US10236461B2 (en) 2016-05-20 2019-03-19 Samsung Electronics Co., Ltd. Organic photoelectronic device and image sensor
CN107492549A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 晶体管及形成方法
KR102605375B1 (ko) 2016-06-29 2023-11-22 삼성전자주식회사 유기 광전 소자 및 이미지 센서
US10475930B2 (en) * 2016-08-17 2019-11-12 Samsung Electronics Co., Ltd. Method of forming crystalline oxides on III-V materials
KR102589215B1 (ko) 2016-08-29 2023-10-12 삼성전자주식회사 유기 광전 소자, 이미지 센서 및 전자 장치
WO2018063310A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing different semiconductor material
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
CN107425059B (zh) * 2017-06-07 2020-05-22 西安电子科技大学 Cr掺杂异质结自旋场效应晶体管及其制备方法
US11145822B2 (en) 2017-10-20 2021-10-12 Samsung Electronics Co., Ltd. Compound and photoelectric device, image sensor, and electronic device including the same
CN107742647A (zh) * 2017-11-21 2018-02-27 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管
US10355046B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ)
US10396061B1 (en) 2018-03-22 2019-08-27 International Business Machines Corporation Transparent electronics for invisible smart dust applications
CN109037339B (zh) * 2018-07-24 2020-11-20 华东师范大学 一种非对称型结构的可重构场效应晶体管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008146157A2 (en) 2007-05-31 2008-12-04 The Regents At The University Of California Low voltage transistors
US20130334500A1 (en) 2012-06-15 2013-12-19 Katholieke Universiteit, K.U. LEUVEN R&D Tunnel field effect transistor device and method for making the device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465976B2 (en) * 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US8441000B2 (en) * 2006-02-01 2013-05-14 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
KR100794570B1 (ko) * 2006-04-06 2008-01-17 서강대학교산학협력단 세로형 유기 박막 트랜지스터 및 이의 제조방법
EP1900681B1 (de) * 2006-09-15 2017-03-15 Imec Tunnelfeldeffekttransistoren auf der Basis von Siliziumnanodrähte
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8405121B2 (en) * 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
US8665570B2 (en) * 2009-03-13 2014-03-04 Qualcomm Incorporated Diode having a pocket implant blocked and circuits and methods employing same
KR101663200B1 (ko) * 2009-09-30 2016-10-06 국립대학법인 홋가이도 다이가쿠 터널 전계 효과 트랜지스터 및 그 제조 방법
US8318568B2 (en) * 2010-04-14 2012-11-27 International Business Machines Corporation Tunnel field effect transistor
US8258031B2 (en) * 2010-06-15 2012-09-04 International Business Machines Corporation Fabrication of a vertical heterojunction tunnel-FET
EP2585098B1 (de) * 2010-06-28 2014-08-27 Five Prime Therapeutics, Inc. Extrazelluläre fzd8-domänen und fusionsmoleküle aus extrazellulären fzd8-domänen für verwendung in der behandlung von obesität und obesität-bedingten erkrankungen
US8796733B2 (en) * 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
TWI415318B (zh) * 2010-09-14 2013-11-11 E Ink Holdings Inc 電晶體結構
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8471329B2 (en) 2011-11-16 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel FET and methods for forming the same
JP5999611B2 (ja) * 2013-08-13 2016-09-28 国立大学法人北海道大学 トンネル電界効果トランジスタ、その製造方法およびスイッチ素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008146157A2 (en) 2007-05-31 2008-12-04 The Regents At The University Of California Low voltage transistors
US20130334500A1 (en) 2012-06-15 2013-12-19 Katholieke Universiteit, K.U. LEUVEN R&D Tunnel field effect transistor device and method for making the device

Also Published As

Publication number Publication date
TW201703254A (zh) 2017-01-16
US9786769B2 (en) 2017-10-10
TWI620316B (zh) 2018-04-01
KR102162676B1 (ko) 2020-10-07
TWI549292B (zh) 2016-09-11
EP3087611A1 (de) 2016-11-02
TW201535717A (zh) 2015-09-16
US20170365694A1 (en) 2017-12-21
CN104752496B (zh) 2018-06-26
DE102014017506A1 (de) 2015-07-02
EP3087611A4 (de) 2017-05-17
WO2015099744A1 (en) 2015-07-02
KR20160101896A (ko) 2016-08-26
CN104752496A (zh) 2015-07-01
TW201727902A (zh) 2017-08-01
US10269942B2 (en) 2019-04-23
TWI587508B (zh) 2017-06-11
US20160268401A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
DE102014017506B4 (de) Tunnel-FET-Geräte und System
US10128356B2 (en) P-tunneling field effect transistor device with pocket
DE112015006959T5 (de) Verfahren zum bilden rückseitiger selbstausgerichteter durchkontaktierungen und dadurch gebildete strukturen
KR20170077105A (ko) 표면 종단을 갖는 나노와이어를 사용하여 형성되는 스케일링된 tfet 트랜지스터
DE102013112895A1 (de) Integrierte Nanotransistoren mit und ohne Übergang
DE102014017288B4 (de) Heterogene Tasche für Tunnel-Feldeffekttransistoren (TFETs) und System, umfassend einen Tunnelfeldeffekttransistor
DE112013007050T5 (de) Tunnelfeldeffekttransistoren (TFET) mit undotierten Drainunterlappungs-Umwicklungsbereichen
DE112017007929T5 (de) Kristalliner mehrschicht-dünnfilm-transistor mit rückseitigem gate hintergrund
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE102021121938A1 (de) Dreidimensionale galliumnitrid (gan) integrierte-schaltungs-technologie
DE102020107015A1 (de) Source- oder drain-strukturen mit vertikalen gräben
DE102022129727A1 (de) Gestapelter Differenz-Leistungsverstärker mit induktivem Gain Boost
DE112016006698T5 (de) Galliumnitrid-NMOS auf Si(111), co-integriert mit einem Silicium-PMOS
DE112017007912T5 (de) Gruppe-iii-nitrid-antennendiode
DE102020130463A1 (de) Finnenformung und daraus resultierende integrierte schaltungsstrukturen
DE112017008080T5 (de) Gestapelte transistoren mit zuletzt ausgebildetem kontakt
DE112017008328T5 (de) Reduziertes elektrisches Feld durch Verdickung des Dielektrikums auf der Drain-Seite
DE112017007824T5 (de) Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit
DE102019130505A1 (de) Transistoren auf heterogenen bond-schichten
DE112017008145T5 (de) Verbesserte Kontakte mit n-Typ-Transistoren mit L-Tal-Kanälen
DE102019104642A1 (de) Transistor einschließlich Wrap-Around-Source- und Drein-Kontakten
DE112017007894T5 (de) Gruppe-iii-nitrid-siliziumgesteuerter gleichrichter
DE102014207528A1 (de) Feldeffektransistor mit geteiltem multigate

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0029739000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final