DE102019130505A1 - Transistoren auf heterogenen bond-schichten - Google Patents

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Jack T. Kavalieros
Gilbert Dewey
Willy Rachmady
Aaron D. Lilak
Brennen Mueller
Hui Jae Yoo
Patrick Morrow
Anh Phan
Cheng-Ying Huang
Ehren Mannebach
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Abstract

Ausführungsbeispiele beschreiben hierin Techniken für ein Halbleiterbauelement über einem Halbleitersubstrat. Eine erste Bond-Schicht ist über dem Halbleitersubstrat. Einer oder mehrere Nanodrähte sind über der ersten Bond-Schicht gebildet, um eine Kanalschicht zu sein. Eine Gate-Elektrode ist um einen Nanodraht, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist. Eine Source-Elektrode oder eine Drain-Elektrode ist in Kontakt mit dem Nanodraht, über einem Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

Description

  • GEBIET
  • Ausführungsbeispiele der vorliegenden Offenbarung beziehen sich im Allgemeinen auf das Gebiet der integrierten Schaltungen, und genauer gesagt auf Transistoren.
  • HINTERGRUND
  • Der Transistor ist der grundlegende Baustein für integrierte Schaltungen (IC; integrated circuits) und moderne elektronische Bauelemente und ist in modernen elektronischen Systemen allgegenwärtig. Ein wichtiger Treiber für die IC-Technologie ist der immer höhere Grad der Schaltungsintegration von mehr Transistoren mit verbesserter Performance und Funktionalität sowie reduzierten Kosten. Viele verschiedene Technologien wurden für eine höhere Ebene der Schaltungsintegration entwickelt, z.B. Integration auf Wafer-Ebene, System-auf-einem-Chip (SOC; system-on-a-chip), dreidimensionale (3-D) Integration, Silizium-auf-Isolator (SOI; siliconon-insulator) und mehr. Der Einsatz der Wafer-Bonding-Technologie ist ein vielversprechender Ansatz zur 3D-Integration. Jede Technologie hat jedoch ihre eigenen zu lösenden Probleme.
  • Figurenliste
  • Ausführungsbeispiele sind aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen ohne weiteres offensichtlich. Um diese Beschreibung zu vereinfachen, bezeichnen gleiche Bezugszeichen ähnliche strukturelle Elemente. Ausführungsbeispiele sind in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht einschränkend dargestellt.
    • Die 1(a)-1(b) veranschaulichen schematisch Diagramme in Querschnittsansichten eines Halbleiterbauelements mit einer Gate-Elektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht, gemäß einigen Ausführungsbeispielen.
    • 2 veranschaulicht schematisch einen Prozess zum Bilden eines Halbleiterbauelements mit einer Gate-Elektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht gemäß einigen Ausführungsbeispielen.
    • Die 3(a)-3(f) veranschaulichen schematisch einen Prozess zum Bilden eines Halbleiterbauelements mit einer Gate-Elektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht gemäß einigen Ausführungsbeispielen.
    • 4 stellt schematisch einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung gemäß einigen Ausführungsbeispielen implementiert.
    • 5 stellt schematisch eine Rechenvorrichtung dar, die gemäß einem Ausführungsbeispiel der Offenbarung gebaut wurde.
  • DETAILLIERTE BESCHREIBUNG
  • Silizium-auf-Isolator (SOI) und Wafer-Bonding-Technologie sind vielversprechende Ansätze zur Herstellung von Transistoren und integrierten Schaltungen (IC) mit verbesserter Performance. Transistoren können viele verschiedene Konfigurationen oder Strukturen aufweisen. Traditionell kann ein Transistor mit einem Kanal innerhalb eines Substrats gebildet werden. Ein Dünnfilmtransistor kann am hinteren Ende einer IC gebildet sein, wobei ein Kanal über einer Metallverbindung gebildet sein kann. Darüber hinaus kann durch die SOI-Technologie ein Transistor auf einer Isolatorschicht über einem Substrat gebildet werden. Ein Gate-All-Around (GAA; Gate-Rundherum) für einen Nanodraht eines Transistors weist eine Gate-Elektrode um alle Seiten eines Nanodrahtes auf. Die GAA-Struktur eines Transistors kann die Transistor-Performance verbessern, indem sie eine erhöhte Gate-Steuerung über dem Kanalbereich, z.B. dem Nanodraht, ermöglicht. Die GAA-Struktur eines Transistors kann jedoch Herausforderungen für die SOI- oder Wafer-Bonding-Technologie mit sich bringen, bei der sich eine Kanalschicht des Transistors über einer Isolatorschicht oder einer Bond-Schicht befindet. So kann beispielsweise in der Wafer-Bonding-Technologie eine Seite des Kanals in direktem Kontakt mit einer Bond-Dielektrikumsschicht stehen, was die Herstellung eines GAA für einen Nanodraht erschwert. Ähnliche Probleme können für das traditionelle SOI-Substrat bestehen, bei dem eine Seite des Kanals des Transistors in direktem Kontakt mit einer Isolatorschicht sein kann. Bei einigen Entwürfen kann ein Unterschnitt an der Isolatorschicht unter Verwendung von isotropem Ätzen durchgeführt werden. Die Ätzung kann sich jedoch in alle Richtungen ausbreiten, was zu potenziellen Problemen wie Kurzschluss mit dem Substrat und/oder der benachbarten Schiene, unregelmäßiger Gate-Form, die die Elektrostatik beeinflusst, und Gate-Stapel-Füllproblemen führen kann.
  • Ausführungsbeispiele hierin können einen Transistor auf heterogenen Bond-Schichten darstellen, was eine Verbesserung gegenüber der SOI- oder Wafer-Bonding-Technologie darstellt. Im Gegensatz zu einem herkömmlichen Wafer-Bonding können auf einem Donator-Wafer mehrere Bond-Schichten, z.B. eine erste Bond-Schicht und eine zweite Bond-Schicht, gebildet werden. Darüber hinaus können die mehreren Bond-Schichten z.B. in direkten Kontakt an ein Halbleitersubstrat eines Bauelementwafers gebondet werden. Die erste Bond-Schicht und die zweite Bond-Schicht haben eine unterschiedliche Ätzselektivität. Basierend auf einer Ätzselektivität der ersten Bond-Schicht über der zweiten Bond-Schicht kann ein Teil der zweiten Bond-Schicht unter einem Nanodraht entfernt werden, wobei die erste Bond-Schicht intakt gehalten wird. Eine Gate-Elektrode kann vollständig um den Nanodraht herum, im Raum des entfernten Teils der zweiten Bond-Schicht und in Kontakt mit der ersten Bond-Schicht, gebildet werden. Somit kann über der ersten Bond-Schicht eine GAA-Struktur für einen Nanodraht gebildet sein, um eine verbesserte Steuerung über die Kanalschicht zu haben, die den Nanodraht umfasst.
  • Ausführungsbeispiele hierin können ein Halbleiterbauelement darstellen. Das Halbleiterbauelement umfasst ein Halbleitersubstrat 102. Eine erste Bond-Schicht ist über dem Halbleitersubstrat. Ein oder mehrere Nanodrähte sind über der ersten Bond-Schicht gebildet, um eine Kanalschicht zu sein, wobei der eine oder die mehreren Nanodrähte ein Halbleitermaterial umfassen. Eine Gate-Elektrode ist um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist. Eine Source-Elektrode ist in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist. Auf ähnliche Weise ist eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  • Ausführungsbeispiele hierin können ein Verfahren zum Bilden eines Halbleiterbauelements darstellen. Das Verfahren kann das Bonden eines Donator-Wafers mit einem Bauelementwafer umfassen, um eine erste Bond-Schicht des Donator-Wafers über und in direktem Kontakt mit einem Halbleitersubstrat des Bauelementwafers zu erhalten. Der Donator-Wafer umfasst die erste Bond-Schicht, eine zweite Bond-Schicht und eine Halbleiterschicht. Die erste Bond-Schicht ist in direktem Kontakt mit der zweiten Bond-Schicht, und die zweite Bond-Schicht ist in direktem Kontakt mit der Halbleiterschicht. Die Halbleiterschicht des Donator-Wafers umfasst ein Halbleitermaterial. Zusätzlich dazu umfasst das Verfahren das Strukturieren der Halbleiterschicht des Donator-Wafers und der zweiten Bond-Schicht gleichzeitig, um einen oder mehrere Nanodrähte über einem oder mehreren Abschnitten der zweiten Bond-Schicht zu bilden. Der eine oder die mehreren Nanodrähte umfassen das Halbleitermaterial. Das Verfahren umfasst ferner das Entfernen, basierend auf einer Ätzselektivität der ersten Bond-Schicht über der zweiten Bond-Schicht, des einen oder der mehreren Abschnitte der zweiten Bond-Schicht unter dem einen oder den mehreren Nanodrähten. Ferner umfasst das Verfahren das Bilden einer Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem einen oder den mehreren Nanodrähten getrennt ist.
  • Ausführungsbeispiele hierin können eine Rechenvorrichtung darstellen, die eine Schaltungsplatine umfassen kann, und einen Prozessor oder eine Speichervorrichtung, die mit der Schaltungsplatine gekoppelt ist. Im Einzelnen umfasst der Prozessor oder die Speichervorrichtung einen Transistor. Der Transistor umfasst ein Halbleitersubstrat. Eine erste Bond-Schicht ist über dem Halbleitersubstrat. Ein oder mehrere Nanodrähte sind über der ersten Bond-Schicht gebildet, um eine Kanalschicht zu sein, wobei der eine oder die mehreren Nanodrähte ein Halbleitermaterial umfassen. Eine Gate-Elektrode ist um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist, Eine Source-Elektrode ist in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist. Auf ähnliche Weise ist eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  • In der nachfolgenden Beschreibung werden verschiedene Aspekte der darstellenden Implementierungen unter Verwendung von Begriffen beschrieben, die gemeinhin von Fachleuten auf dem Gebiet verwendet werden, um die Substanz ihrer Arbeit anderen Fachleuten auf dem Gebiet zu übermitteln. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass die vorliegende Offenbarung mit nur einigen der beschriebenen Aspekte ausgeführt werden kann. Zu Erklärungszwecken werden bestimmte Zahlen, Materialien und Konfigurationen dargelegt, um ein tiefgreifendes Verständnis der darstellenden Implementierungen bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass die vorliegende Offenbarung ohne die spezifischen Details ausgeführt werden kann. In anderen Fällen werden bekannte Merkmale weggelassen oder vereinfacht, um die darstellenden Implementierungen nicht zu verunklaren.
  • Verschiedene Operationen werden wiederum als mehrere diskrete Operationen beschrieben, auf eine Weise, die beim Verständnis der vorliegenden Offenbarung hilfreich ist. Die Reihenfolge der Beschreibung sollte jedoch nicht derart betrachtet werden, dass sie impliziert, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Genauer gesagt werden diese Operationen möglicherweise nicht in der präsentierten Reihenfolge ausgeführt. Für die Zwecke der vorliegenden Offenbarung bezeichnet die Phrase „A und/oder B“ (A), (B), oder (A und B). Für die Zwecke der vorliegenden Offenbarung bezeichnet die Phrase „A, B, und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C).
  • Die Ausdrücke „über“, „unter“, „zwischen“, „oberhalb“ und „auf“ können sich nach hiesigem Gebrauch auf eine relative Position einer Materialschicht oder Komponente im Hinblick auf andere Schichten oder Komponenten beziehen. Zum Beispiel kann eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, mit der anderen Schicht direkt in Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Außerdem kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt mit den zwei Schichten Kontakt haben, oder sie kann eine oder mehr dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht. Ähnlich kann, soweit nichts anderes explizit festgelegt ist, ein Merkmal, das zwischen zwei Merkmalen angeordnet ist, mit den benachbarten Merkmalen in direktem Kontakt sein oder kann ein oder mehrere dazwischenliegende Merkmale aufweisen.
  • Die Beschreibung kann die Ausdrücke „bei einem Ausführungsbeispiel“ oder „bei Ausführungsbeispielen“ verwenden, die sich jeweils auf ein oder mehrere desselben oder unterschiedlicher Ausführungsbeispiele beziehen können. Ferner sind die Ausdrücke „aufweisen“, „umfassen“, „haben“ und ähnliche, wie sie hierin im Hinblick auf Ausführungsbeispiele der vorliegenden Offenbarung verwendet werden, synonym.
  • Der Ausdruck „gekoppelt mit“ und verwandte Ausdrücke können hierin verwendet werden. „Gekoppelt“ kann eine oder mehrere der folgenden Bedeutungen haben. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischem oder elektrischem Kontakt sind. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente einander indirekt kontaktieren, jedoch weiter miteinander zusammenarbeiten oder interagieren, und kann bedeuten, dass ein oder mehr Elemente zwischen die Elemente gekoppelt oder verbunden sind, die miteinander gekoppelt sind. Der Ausdruck „direkt gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem Kontakt sind.
  • Bei verschiedenen Ausführungsbeispielen kann der Ausdruck „ein erstes Merkmal, das auf einem zweiten Merkmal gebildet, abgeschieden oder anderweitig angeordnet ist“ bedeuten, dass das erste Merkmal über dem zweiten Merkmal gebildet, abgeschieden oder angeordnet ist, und zumindest ein Teil des ersten Merkmals in direktem Kontakt (z.B. direkter physischer und/oder elektrischer Kontakt) oder indirektem Kontakt (z.B. mit einem oder mehreren anderen Merkmalen zwischen dem ersten Merkmal und dem zweiten Merkmal) mit zumindest einem Teil des zweiten Merkmals sein kann.
  • Wenn die Offenbarung „ein“ oder „ein erstes“ Element oder das Äquivalent dessen aufführt, umfasst eine solche Offenbarung ein oder mehrere solcher Elemente, ohne dass zwei oder mehr solcher Elemente erforderlich sind oder ausgeschlossen werden. Ferner werden ordinale Indikatoren (z.B. erster, zweiter oder dritter) für identifizierte Elemente verwendet, um zwischen den Elementen zu unterscheiden, und sie geben weder eine erforderliche oder begrenzte Anzahl solcher Elemente an oder implizieren eine solche, noch geben sie eine bestimmte Position oder Reihenfolge solcher Elemente an, sofern nicht ausdrücklich etwas anderes angegeben ist.
  • Wie hierin verwendet kann der Ausdruck „Schaltungsanordnung“ eine anwendungsspezifische integrierte Schaltung (ASIC; Application Specific Integrated Circuit), eine elektronische Schaltung, einen Prozessor (gemeinschaftlich verwendet, dediziert oder Gruppe) und/oder einen Speicher (gemeinschaftlich verwendet, dediziert oder Gruppe), die ein oder mehrere Software- oder Firmware-Programme ausführen, eine kombinatorische Logikschaltung und/oder andere geeignete Hardware-Komponenten, die die beschriebene Funktionalität bereitstellen, bezeichnen, Teil davon sein oder umfassen. Nach hiesigem Gebrauch kann sich „computerimplementiertes Verfahren“ auf irgendein Verfahren beziehen, das von einem oder mehreren Prozessoren, einem Computersystem aufweisend einen oder mehrere Prozessoren, einer mobilen Vorrichtung wie beispielsweise einem Smartphone (das einen oder mehrere Prozessoren umfassen kann), einem Tablet, einem Laptop-Computer, einer Set-Top-Box, einer Spielekonsole und so weiter ausgeführt wird.
  • Implementierungen der Offenbarung können auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, gebildet oder ausgeführt werden. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, dass unter Verwendung eines Bulk-Siliziums oder einer Silizium-auf-Isolator-Teilstruktur gebildet wurde. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von wechselnden Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe III-V oder Gruppe IV Materialien umfassen, aber nicht auf diese beschränkt sind. Obwohl einige Beispiele von Materialien, aus denen das Substrat gebildet sein kann, hier beschrieben sind, fällt jegliches Material, das als eine Grundlage dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in das Wesen und den Schutzbereich der vorliegenden Offenbarung.
  • Eine Mehrzahl von Transistoren, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET; metal-oxide-semiconductor field-effect transistor oder einfach MOS-Transistoren), kann auf dem Substrat gefertigt werden. Bei verschiedenen Implementierungen der Offenbarung können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beidem sein. Nicht-planare Transistoren umfassen FinFET-Transistoren, wie beispielsweise Doppel-Gate-Transistoren und Tri-Gate-Transistoren sowie Wrap-Around (Umwickel-) oder All-Around- (Ringsum-) Gate-Transistoren, wie beispielsweise Nanoband- und Nanodraht-Transistoren. Obwohl die hierin beschriebenen Implementierungen möglicherweise nur planare Transistoren darstellen, sollte darauf hingewiesen werden, dass die Offenbarung auch unter Verwendung von nicht-planaren Transistoren durchgeführt werden kann.
  • Jeder MOS-Transistor umfasst einen Gate-Stapel, gebildet aus zumindest zwei Schichten, einer Gate-Dielektrikum-Schicht und einer Gate-Elektrodenschicht. Die Gate-Dielektrikum-Schicht kann eine Schicht oder einen Stapel aus Schichten umfassen. Die eine oder die mehreren Schichten können Siliziumoxid, Siliziumdioxid (SiO2) und/oder ein High-k-Dielektrikumsmaterial umfassen. Das High-k-Dielektrikumsmaterial kann Elemente umfassen, wie beispielsweise Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink. Beispiele von High-k-Materialien, die in der Gate-Dielektrikum-Schicht verwendet werden können umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Temperprozess an der Gate-Dielektrikum-Schicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht ist auf der Gatedielektrikumsschicht gebildet und kann aus zumindest einem P-Typ-Arbeitsfunktions-Metall oder einem N-Typ-Arbeitsfunktions-Metall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektroden-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist. Weitere Metallschichten können zu anderen Zwecken umfasst sein, wie beispielsweise eine Barriereschicht.
  • Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV ist.
  • Bei einigen Implementierungen, wenn sie als ein Querschnitt des Transistors entlang der Source-Kanal-Drain-Richtung betrachtet wird, kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, umfasst. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einigen Implementierungen der Offenbarung kann ein Paar von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein, die den Gate-Stapel umklammern. Die Seitenwand-Abstandhalter können aus einem Material wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Silizium-Oxynitrid gebildet sein. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik bekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einer alternativen Implementierung kann eine Mehrzahl von Abstandhalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein.
  • Wie im Stand der Technik bekannt ist, werden die Source- und Drain-Regionen innerhalb des Substrats benachbart zu dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Regionen werden im Allgemeinen unter Verwendung entweder eines Implantations-/ Diffusions-Prozesses oder eines Ätz-/Abscheidungs-Prozesses gebildet. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat Ionen-implantiert werden, um die Source- und Drain-Regionen zu bilden. Ein Temperprozess, der die Dotierstoffe aktiviert und sie zum weiteren Diffundieren in das Substrat veranlasst, folgt typischerweise dem Ionen-Implantationsprozess. Bei dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Vertiefungen an den Orten der Source- und Drain-Regionen zu bilden. Ein epitaxialer Abscheidungsprozess kann dann durchgeführt werden, um die Vertiefungen mit Material zu füllen, das verwendet wird, um die Source- und Drain-Regionen zu fertigen. Bei einigen Implementierungen können die Source- und Drain-Regionen unter Verwendung einer Siliziumlegierung, wie beispielsweise Silizium-Germanium oder Siliziumcarbid, gefertigt werden. Bei einigen Implementierungen kann die epitaxial abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsbeispielen können die Source- und Drain-Regionen unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Gruppe III-V Material oder -Legierung. Und bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die Source- und Drain-Regionen zu bilden.
  • Eine oder mehrere Zwischenschicht-Dielektrika (ILD; Interlayer Dielectrics) werden über die MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung dielektrischer Materialien gebildet werden, die für ihre Anwendbarkeit in Integrierte-Schaltungsstrukturen bekannt sind, wie beispielsweise Low-k-dielektrische Materialien. Beispiele für dielektrische Materialien, die verwendet werden können, umfassen Siliziumdioxid (SiO2), kohlenstoffdotiertes Oxid (CDO), Siliziumnitrid, organische Polymere wie beispielsweise Octafluorcyclobutan (perfluorocyclobutane) oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate wie beispielsweise Silsesquioxane, Siloxane oder Organosilikatglas, sind aber nicht darauf beschränkt. Die ILD-Schichten können Poren oder Luftzwischenräume umfassen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • Die 1(a)-1(b) veranschaulichen schematisch Diagramme in Querschnittsansichten eines Halbleiterbauelements 100 mit einer Gate-Elektrode 115 um einen Nanodraht 121 und in Kontakt mit einer Bond-Schicht 105, gemäß einigen Ausführungsbeispielen. Aus Gründen der Übersichtlichkeit können die Merkmale des Halbleiterbauelements 100, der Gate-Elektrode 115, des Nanodrahtes 121 und der Bond-Schicht 105 im Folgenden als Beispiele für das Verständnis eines exemplarischen Halbleiterbauelements mit einer Gate-Elektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht beschrieben werden. Es wird darauf hingewiesen, dass sich mehr oder weniger Komponenten innerhalb des Halbleiterbauelements 100, der Gate-Elektrode 115, des Nanodrahtes 121 und der Bond-Schicht 105 befinden können. Ferner versteht sich, dass eine oder mehrere der Komponenten innerhalb eine Halbleiterbauelements mit einer Gatelektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht zusätzliche und/oder variierende Merkmale zu der nachfolgenden Beschreibung umfassen können und irgendein Bauelement umfassen können, das ein Fachmann auf dem Gebiet als ein Halbleiterbauelement, umfassend eine Gatelektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht betrachten und/oder bezeichnen würde.
  • Bei Ausführungsbeispielen, wie in 1(a) dargestellt, umfasst das Halbleiterbauelement 100 ein Halbleitersubstrat 111 und die Bond-Schicht 105, die eine erste Bond-Schicht ist, über dem Halbleitersubstrat 111. Eine Kanalschicht 101 über der Bond-Schicht 105 umfasst einen oder mehrere Nanodrähte, z.B. einen Nanodraht 121 und einen Nanodraht 122, umfassend ein Halbleitermaterial. Eine Gate-Elektrode ist um einen Nanodraht herum. So ist beispielsweise eine Gate-Elektrode 115 um den Nanodraht 121 herum und durch eine Gatedielektrikumsschicht 113 getrennt; während eine Gate-Elektrode 125 um den Nanodraht 122 herum und durch eine Gatedielektrikumsschicht 123 getrennt ist. Die Gate-Elektrode 115 und die Gate-Elektrode 125 stehen in Kontakt mit der ersten Bond-Schicht 105. Bei einigen Ausführungsbeispielen befindet sich die Gate-Elektrode 115 vollständig um den Nanodraht 121 und die Gate-Elektrode 125 vollständig um den Nanodraht 122, so dass die Gate-Elektrode eine bessere Steuerung über den Nanodraht haben kann. Wenn eine Gate-Elektrode direkt auf einer Isolatorschicht wie in der SOI-Technologie oder auf einem Wafer in der normalen Wafer-Bonding-Technologie gebildet wird, ist es möglich, dass eine Seite des Nanodrahtes oder der Kanalschicht nicht vollständig von der Gate-Elektrode umgeben ist. Daher kann das Halbleiterbauelement 100 eine verbesserte Performance aufweisen, da die Gate-Elektrode 115 vollständig um den Nanodraht 121 und die Gate-Elektrode 125 vollständig um den Nanodraht 122 herum sein kann.
  • Bei Ausführungsbeispielen können der Nanodraht 121 und der Nanodraht 122 in der Kanalschicht 101 verschiedene Formen oder Größen aufweisen. So hat beispielsweise der Nanodraht 121 oder der Nanodraht 122 eine rechteckige Prismenform. Bei einigen anderen Ausführungsbeispielen kann ein Querschnitt des Nanodrahtes 121 oder des Nanodrahtes 122 rechteckig, kreisförmig, dreieckig, quadratisch und polygonförmig sein. Darüber hinaus können der Nanodraht 121 und der Nanodraht 122 bei einigen Ausführungsbeispielen Finnen oder Nanobänder sein.
  • Bei Ausführungsbeispielen, wie in 1(b) dargestellt, umfasst eine zweite Bond-Schicht 103 einen ersten Bond-Bereich 127 und einen zweiten Bond-Bereich 129, oberhalb und in direktem Kontakt mit der Bond-Schicht 105. Eine Source-Elektrode 117 ist in Kontakt mit dem Nanodraht 121, oberhalb des ersten Bond-Bereichs 127, und von der Gate-Elektrode 115 durch einen Abstandshalter 116 getrennt. Eine Drain-Elektrode 119 ist in Kontakt mit dem Nanodraht 121, über dem zweiten Bond-Bereich 129 und von der Gate-Elektrode 115 durch einen Abstandshalter 118 getrennt.
  • Bei einigen Ausführungsbeispielen kann das Halbleitersubstrat 111 ein III-V-Substrat, ein Siliziumsubstrat, ein Bulk-Substrat oder ein Glassubstrat umfassen. Das Halbleitermaterial in dem Nanodraht 121 und dem Nanodraht 122 kann Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumphosphid (InP) oder Galliumnitrid (GaN) umfassen. Das Halbleitermaterial in dem Nanodraht 121 und dem Nanodraht 122 kann mit dem Material in dem Halbleitersubstrat 111 im Gitter fehlgesetzt sein.
  • Bei Ausführungsbeispielen weisen die Bond-Schicht 105 und die zweite Bond-Schicht 103 eine unterschiedliche Ätzselektivität auf. Basierend auf einer Ätzselektivität der Bond-Schicht 105 über der zweiten Bond-Schicht 103 kann ein Teil der zweiten Bond-Schicht 103 unter dem Nanodraht 121 oder dem Nanodraht 122 entfernt werden, wobei die Bond-Schicht 105 intakt bleibt. So kann beispielsweise die Bond-Schicht 105 eine Ätzselektivität über der zweiten Bond-Schicht 103 in einem Bereich von 10:1 bis 80:1 aufweisen. In weiteren Details kann die Bond-Schicht 105 Siliziumdioxid umfassen, und die zweite Bond-Schicht 103 kann Siliziumnitrid umfassen; oder die Bond-Schicht 105 kann Siliziumoxid umfassen, und die zweite Bond-Schicht 103 kann Aluminiumoxid umfassen. Bei einigen anderen Ausführungsbeispielen kann die Bond-Schicht 105 ein High-k-Dielektrikum umfassen, und die zweite Bond-Schicht 103 kann ein Low-k-Dielektrikum umfassen.
  • Bei Ausführungsbeispielen soll die Gatedielektrikumsschicht 113 zwischen der Gate-Elektrode 115 und dem Nanodraht 121 oder die Gatedielektrikumsschicht 123 zwischen der Gate-Elektrode 125 und dem Nanodraht 122 die Gate-Elektrode von dem Nanodraht trennen. Die Gatedielektrikumsschicht 113 oder die Gatedielektrikumsschicht 123 kann ein High-k-Dielektrikum umfassen, ausgewählt aus der Gruppe bestehend aus Hafniumsilikat, Zirkoniumsilikat, Hafniumdioxid, Zirkoniumdioxid, Aluminiumoxid und Nitrid-Hafniumsilikat.
  • Bei Ausführungsbeispielen können die Gatelektrode 115, die Gatelektrode 125, die Source-Elektrode 117 oder die Drain-Elektrode 119 ein Material umfassen, das aus der Gruppe ausgewählt ist, die aus Titan (Ti), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (HF), Indium (In) und einer Legierung aus Ti, Mo, Au, Pt, Al Ni, Cu, Cr, TiAlN, HfAlN oder InAlO besteht. Bei einigen anderen Ausführungsbeispielen können die Gate-Elektrode 115, die Gate-Elektrode 125, die Source-Elektrode 117 oder die Drain-Elektrode 119 ein Stapel mit mehreren Schichten sein und eine Metallschicht und eine zu der Metallschicht benachbarte Metallabdichtschicht umfassen.
  • 2 stellt einen Prozess 200 zum Bilden eines Halbleiterbauelements mit einer Gate-Elektrode um einen Nanodraht und in Kontakt mit einer Bond-Schicht gemäß einigen Ausführungsbeispielen dar. Weitere Einzelheiten des Prozesses 200 sind in den 3(a)-3(f) dargestellt. Bei Ausführungsbeispielen kann das Verfahren 200 angewendet werden, um das Halbleiterbauelement 100 mit einer Gate-Elektrode um einen Nanodraht herum und in Kontakt mit einer Bond-Schicht zu bilden, wie in den 1(a)-1(b) dargestellt.
  • Bei Block 201 kann der Prozess 200 das Bonden eines Donator-Wafers mit einem Bauelementwafer umfassen, um eine erste Bond-Schicht des Donator-Wafers über und in direktem Kontakt mit einem Halbleitersubstrat des Bauelementwafers zu erhalten. Zum Beispiel, wie in 3(b) gezeigt ist, kann der Prozess 200 das Bonden eines Donator-Wafers 331 mit einem Bauelementwafer 341 umfassen, um eine erste Bond-Schicht 305 des Donator-Wafers 331 über und in direktem Kontakt mit einem Halbleitersubstrat 311 des Bauelementwafers zu erhalten. Bei Ausführungsbeispielen umfasst der Donator-Wafer 331 die erste Bond-Schicht 305, eine zweite Bond-Schicht 303 und eine Halbleiterschicht 301. Die erste Bond-Schicht 305 ist in direktem Kontakt mit der zweiten Bond-Schicht 303, die zweite Bond-Schicht 303 ist in direktem Kontakt mit der Halbleiterschicht 301. Die Halbleiterschicht 301 des Donator-Wafers 331 umfasst ein Halbleitermaterial.
  • Bei Ausführungsbeispielen, wie in 3(a) dargestellt, können zusätzliche Aktionen durchgeführt werden, um die zweite Bond-Schicht 303 in direktem Kontakt mit der Halbleiterschicht 301 des Donatorwafers 331 zu bilden und die erste Bond-Schicht 305 in direktem Kontakt mit der zweiten Bond-Schicht 303 zu bilden. Darüber hinaus können Aktionen durchgeführt werden, um den Donatorwafer 331 mit der ersten Bond-Schicht 305 und der zweiten Bond-Schicht 303 so zu übertragen, dass die erste Bond-Schicht 305 über und in direktem Kontakt mit dem Halbleitersubstrat 311 des Bauelementwafers 341 ist. Infolgedessen befindet sich die zweite Bond-Schicht 303 über der ersten Bond-Schicht 305 und die Halbleiterschicht 301 des Donatorwafers 331 ist über der zweiten Bond-Schicht 303.
  • Bei Block 203 kann der Prozess 200 das Strukturieren der Halbleiterschicht des Donator-Wafers und der zweiten Bond-Schicht gleichzeitig umfassen, um einen oder mehrere Nanodrähte über einem oder mehreren Abschnitten der zweiten Bond-Schicht zu bilden. Wie in 3(c) dargestellt, kann der Prozess 200 beispielsweise das Strukturieren der Halbleiterschicht 301 des Donatorwafers 331 und der zweiten Bond-Schicht 303 gleichzeitig umfassen, um einen oder mehrere Nanodrähte, z.B. einen Nanodraht 321, und einen Nanodraht 322, über einem oder mehreren Abschnitten der zweiten Bond-Schicht 303, zu bilden. Der Nanodraht 321 und der Nanodraht 322 umfassen das Halbleitermaterial der Halbleiterschicht 301.
  • Bei Block 205 kann der Prozess 200 das Entfernen, basierend auf einer Ätzselektivität der ersten Bond-Schicht über der zweiten Bond-Schicht, des einen oder der mehreren Abschnitte der zweiten Bond-Schicht unter dem einen oder den mehreren Nanodrähten umfassen. Zum Beispiel, wie in 3(d) gezeigt ist, umfasst der Prozess 200 ferner das Entfernen, basierend auf einer Ätzselektivität der ersten Bond-Schicht 305 über der zweiten Bond-Schicht, des einen oder der mehreren Abschnitte der zweiten Bond-Schicht 303 unter dem Nanodraht 321 und dem Nanodraht 322.
  • Bei Block 207 kann der Prozess 200 das Bilden einer Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte umfassen, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem einen oder den mehreren Nanodrähten getrennt ist. Wie beispielsweise in 3(e) dargestellt ist, kann der Prozess 200 das Bilden einer Gate-Elektrode 315 um den Nanodraht 321 umfassen, wobei die Gate-Elektrode 315 in Kontakt mit der ersten Bond-Schicht 305 ist und durch eine Gatedielektrikumsschicht 313 von dem Nanodraht 321 getrennt ist. Auf ähnliche Weise kann der Prozess 200 das Bilden einer Gate-Elektrode 325 um den Nanodraht 322 umfassen, wobei die Gate-Elektrode 325 in Kontakt mit der ersten Bond-Schicht 305 ist und durch eine Gatedielektrikumsschicht 323 von dem Nanodraht 322 getrennt ist.
  • Darüber hinaus kann der Prozess 200 zusätzliche Operationen zum Bilden anderer Schichten umfassen. Wie beispielsweise in 3(f) dargestellt, kann der Prozess 200 das Bilden einer Source-Elektrode 317 in Kontakt mit dem Nanodraht 321 über einem ersten Bond-Bereich 327 der zweiten Bond-Schicht 303 und getrennt von der Gate-Elektrode 315 durch einen Abstandshalter 316 umfassen. Der Prozess 200 kann auch das Bilden einer Drain-Elektrode 319 in Kontakt mit dem Nanodraht 321, über einem zweiten Bond-Bereich 329 der zweiten Bond-Schicht und getrennt von der Gate-Elektrode 315 durch einen Abstandshalter 318 umfassen.
  • 4 stellt einen Interposer 400 dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst. Der Interposer 400 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 402 zu einem zweiten Substrat 404 zu überbrücken. Das erste Substrat 402 kann beispielsweise ein Substratträger für ein Halbleiterbauelement sein, z.B. das Halbleiterbauelement 100 in den 1(a)-1(b), oder ein Halbleiterbauelement, das nach dem in 2 dargestellten Verfahren 200 gebildet wird. Das zweite Substrat 404 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer Integrierte-Schaltung-Die sein. Im Allgemeinen ist es der Zweck eines Interposers 400, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 400 einen Integrierte-Schaltung-Die mit einem Kugelgitterarray- (BGA; ball grid array) 406 koppeln, das nachfolgend mit dem zweiten Substrat 404 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 402/404 an gegenüberliegende Seiten des Interposers 400 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 402/404 an derselben Seite des Interposers 400 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 400 verbunden.
  • Der Interposer 400 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 408 und Vias 410 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 412. Der Interposer 400 kann ferner eingebettete Bauelemente 414 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 400 gebildet sein.
  • Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 400 verwendet werden.
  • 5 stellt eine Rechenvorrichtung 500 gemäß einem Ausführungsbeispiel der Offenbarung dar. Die Rechenvorrichtung 500 kann eine Anzahl von Komponenten umfassen. Bei einem Ausführungsbeispiel sind diese Komponenten an einer oder mehreren Hauptplatinen angebracht. Bei einem alternativen Ausführungsbeispiel sind einige oder alle dieser Komponenten auf einen einzelnen System-auf-einem-Chip (SoC; system-on-a-chip) -Die gefertigt, wie beispielsweise ein SoC, das für mobile Vorrichtungen genutzt wird. Die Komponenten in der Rechenvorrichtung 500 umfassen, sind aber nicht beschränkt auf einen Integrierte-Schaltung-Die 502 und zumindest eine Kommunikationslogikeinheit 508. Bei einigen Implementierungen ist die Kommunikationslogikeinheit 508 innerhalb des Integrierte-Schaltungs-Dies 502 gefertigt, während bei anderen Implementierungen die Kommunikationslogikeinheit 508 in einem separaten Integrierte-Schaltung-Chip gefertigt ist, der an ein Substrat oder eine Hauptplatine gebondet sein kann, das/die mit dem Integrierte-Schaltung-Die 502 gemeinschaftlich verwendet oder elektronisch gekoppelt ist. Der Integrierte-Schaltung-Die 502 kann sowohl einen Prozessor 504 als auch einen Auf-Die-Speicher 506 umfassen, der oft als ein Cache-Speicher verwendet wird, der durch Technologien wie beispielsweise eingebetteten DRAM (eDRAM; embedded DRAM) oder SRAM bereitgestellt werden kann. So kann beispielsweise der Prozessor 504 sowie der Auf-Die-Speicher 506 das Halbleiterbauelement 100 in den 1(a)-1(b) oder ein Halbleiterbauelement, das nach dem in 2 dargestellten Prozess 200 gebildet wurde, umfassen.
  • Bei Ausführungsbeispielen kann die Rechenvorrichtung 500 eine Anzeige oder eine Touchscreen-Anzeige 524 und eine Touchscreen-Anzeige-Steuerung 526 umfassen. Eine Anzeige oder die Touchscreen-Anzeige 524 kann einen Flachbildschirm (FPD), eine AMOLED-Anzeige, einen TFT-LCD, eine Mikro-Leuchtdioden- (µLED; micro light-emitting diode) -Anzeige oder andere umfassen.
  • Die Rechenvorrichtung 500 kann andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine gekoppelt oder innerhalb eines SoC-Dies gefertigt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf flüchtigen Speicher 510 (z.B. dynamischen Direktzugriffsspeicher (DRAM; dynamic random access memory)), nicht-flüchtigen Speicher 512 (z.B. ROM oder Flash-Speicher), eine Graphik-Verarbeitungseinheit 514 (GPU; graphics processing unit), einen digitalen Signalprozessor (DSP; digital signal processor) 516, einen Kryptoprozessor 542 (z.B. einen spezialisierten Prozessor, der kryptographische Algorithmen innerhalb von Hardware ausführt), einen Chipsatz 520, zumindest eine Antenne 522 (bei einigen Implementierungen können zwei oder mehr Antennen verwendet werden), eine Batterie 530 oder eine andere Leistungsquelle, einen Leistungsverstärler (nicht gezeigt), einen Spannungsregler (nicht gezeigt), eine Globales-Positionsbestimmungssystem (GPS; global positioning system) -Vorrichtung 528, einen Kompass, einen Bewegungs-Koprozessor oder - Sensoren 532 (das kann ein Akzelerometer, ein Gyroskop und einen Kompass umfassen), ein Mikrofon (nicht gezeigt), einen Lautsprecher 534, eine Kamera 536, Benutzer-Eingabevorrichtungen 538 (wie beispielsweise eine Tastatur, eine Maus, einen Stift und ein Touchpad) und eine Massenspeichervorrichtung 540 (wie beispielsweise ein Festplattenlaufwerk, eine CD (compact disk), eine DVD (digital versatile disk) und so weiter). Die Rechenvorrichtung 500 kann weitere Übertragungs-, Telekommunikations- oder Funkfunktionen umfassen, die hierin noch nicht beschrieben sind. Bei einigen Implementierungen umfasst die Rechenvorrichtung 500 eine Funkvorrichtung, die verwendet wird, um über eine Distanz durch Modulation und Abstrahlung elektromagnetischer Wellen in Luft oder Raum zu kommunizieren. Bei weiteren Implementierungen umfasst die Rechenvorrichtung 500 einen Sender und einen Empfänger (oder einen Sendeempfänger), der verwendet wird, um über eine Distanz durch Modulieren und Abstrahlen elektromagnetischer Wellen in Luft oder Raum zu kommunizieren.
  • Die Kommunikationslogikeinheit 508 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 500. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationslogikeinheit 708 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Infrarot (IR), Nahfeldkommunikation (NFC; Near Field Communication), Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 500 kann eine Mehrzahl von Kommunikationslogikeinheiten 508 umfassen. Zum Beispiel kann eine erste Kommunikationslogikeinheit 508 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi, NFC und Bluetooth, und eine zweite Kommunikationslogikeinheit 508 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 504 der Rechenvorrichtung 500 umfasst ein oder mehrere Bauelemente, wie beispielsweise Transistoren. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können. Die Kommunikationslogikeinheit 508 kann auch eine oder mehrere Bauelemente, wie beispielsweise Transistoren, umfassen.
  • Bei weiteren Ausführungsbeispielen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 500 gehäust ist, ein oder mehrere Bauelemente enthalten, wie beispielsweise DRAM, die gemäß Implementierungen der aktuellen Offenbarung gebildet sind, z.B. dem Halbleiterbauelement in 1(a)-1(b) oder einem Halbleiterbauelement, das gemäß dem Prozess 200 gebildet wird, der in 2 gezeigt ist.
  • Bei verschiedenen Ausführungsbeispielen kann die Rechenvorrichtung 700 ein Laptop-Computer, ein Netbook-Computer, ein Notebook-Computer, ein Ultrabook Computer, ein Smartphone, ein Dumbphone, ein Tablet, ein Tablet/Laptop-Hybrid, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 500 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Nachfolgend sind einige nicht einschränkende Beispiele bereitgestellt.
  • Beispiel 1 kann ein Halbleiterbauelement aufweisen, umfassend: ein Halbleitersubstrat; eine erste Bond-Schicht über dem Halbleitersubstrat; einen oder mehrere Nanodrähte, die ein Halbleitermaterial über der ersten Bond-Schicht umfassen, um eine Kanalschicht zu bilden; eine Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist; eine Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist; und eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  • Beispiel 2 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die Gate-Elektrode vollständig um den Nanodraht ist.
  • Beispiel 3 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  • Beispiel 4 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Gitter ist, das nicht mit dem Halbleitersubstrat übereinstimmt.
  • Beispiel 5 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10: 1 bis 80:1 aufweist.
  • Beispiel 6 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht Siliziumdioxid und die zweite Bond-Schicht Siliziumnitrid umfasst.
  • Beispiel 7 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht Siliziumoxid umfasst und die zweite Bond-Schicht Aluminiumoxid aufweist.
  • Beispiel 8 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht ein High-k-Dielektrikum und die zweite Bond-Schicht ein Low-k-Dielektrikum umfasst.
  • Beispiel 9 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, ferner umfassend: die Gatedielektrikumsschicht zwischen der Gate-Elektrode und dem einen oder den mehreren Nanodrähten, um die Gate-Elektrode von dem einen oder den mehreren Nanodrähten zu trennen.
  • Beispiel 10 kann das Halbleiterbauelement von Beispiel 9 und/oder einigen anderen Beispielen hierin umfassen, wobei die Gatedielektrikumsschicht ein High-k-Dielektrikum umfasst, ausgewählt aus der Gruppe bestehend aus Hafniumsilikat, Zirkoniumsilikat, Hafniumdioxid, Zirkoniumdioxid, Aluminiumoxid und Nitrid-Hafniumsilikat.
  • Beispiel 11 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitersubstrat ein Substrat umfasst, ausgewählt aus der Gruppe bestehend aus einem III-V-Substrat, einem Siliziumsubstrat, einem Bulk-Substrat und einem Glassubstrat.
  • Beispiel 12 kann das Halbleiterbauelement von Beispiel 1 und/oder einigen anderen Beispielen hierin umfassen, wobei die Gatelektrode, die Source-Elektrode oder die Drain-Elektrode ein Material umfassen, das aus der Gruppe ausgewählt ist, die aus Titan (Ti), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (Hf), Indium (In) und einer Legierung aus Ti, Mo, Au, Pt, Al Ni, Cu, Cr, TiAlN, HfAlN oder InAlO besteht.
  • Beispiel 13 kann ein Verfahren zum Bilden eines Halbleiterbauelements umfassen, das Verfahren umfassend: Bonden eines Donator-Wafers an einen Bauelement-Wafer, um eine erste Bond-Schicht des Donator-Wafers über und in direktem Kontakt mit einem Halbleitersubstrat des Bauelement-Wafers zu haben, wobei der Donator-Wafer die erste Bond-Schicht, eine zweite Bond-Schicht und eine Halbleiterschicht umfasst, wobei die erste Bond-Schicht in direktem Kontakt mit der zweiten Bond-Schicht steht, die zweite Bond-Schicht in direktem Kontakt mit der Halbleiterschicht steht und die Halbleiterschicht des Donator-Wafers ein Halbleitermaterial umfasst; Strukturieren der Halbleiterschicht des Donator-Wafers und der zweiten Bond-Schicht gleichzeitig, um einen oder mehrere Nanodrähte über einem oder mehreren Abschnitten der zweiten Bond-Schicht zu bilden, wobei der eine oder die mehreren Nanodrähte das Halbleitermaterial umfassen; Entfernen, basierend auf einer Ätzselektivität der ersten Bond-Schicht über der zweiten Bond-Schicht, des einen oder der mehreren Abschnitte der zweiten Bond-Schicht unter dem einen oder den mehreren Nanodrähten; und Bilden einer Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte herum, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht steht und von dem einen oder den mehreren Nanodrähten durch eine Gatedielektrikumsschicht getrennt ist.
  • Beispiel 14 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, ferner umfassend: Bilden einer Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich der zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter; und Bilden einer Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  • Beispiel 15 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, ferner umfassend: Bilden der zweiten Bond-Schicht in direktem Kontakt mit der Halbleiterschicht des Donator-Wafers; Bilden der ersten Bond-Schicht in direktem Kontakt mit der zweiten Bond-Schicht; und Übertragen des Donator-Wafers mit der ersten Bond-Schicht und der zweiten Bond-Schicht, um die erste Bond-Schicht über und in direktem Kontakt mit dem Halbleitersubstrat des Bauelementwafers zu haben, die zweiten Bond-Schicht über der ersten Bond-Schicht und die Halbleiterschicht des Donator-Wafers über der zweiten Bond-Schicht zu haben.
  • Beispiel 16 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, ferner umfassend: Bilden der Gate-Dielektrikumsschicht zwischen dem Nanodraht und der Gatelektrode.
  • Beispiel 17 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, wobei die Gatelektrode vollständig um den Nanodraht ist.
  • Beispiel 18 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  • Beispiel 19 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10: 1 bis 80:1 aufweist.
  • Beispiel 20 kann das Verfahren von Beispiel 13 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitersubstrat ein Substrat umfasst, ausgewählt aus der Gruppe bestehend aus einem III-V-Substrat, einem Siliziumsubstrat, einem Bulk-Substrat und einem Glassubstrat.
  • Beispiel 21 kann eine Rechenvorrichtung aufweisen, umfassend: eine Schaltungsplatine; und einen Prozessor oder eine Speichervorrichtung gekoppelt mit der Schaltungsplatine, wobei der Prozessor oder die Speichervorrichtung einen Transistor aufweist, umfassend: ein Halbleitersubstrat; eine erste Bond-Schicht über dem Halbleitersubstrat; einen oder mehrere Nanodrähte, die ein Halbleitermaterial über der ersten Bond-Schicht umfassen, um eine Kanalschicht zu bilden; eine Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem einen oder den mehreren Nanodrähten getrennt ist; eine Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich der zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist; und eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  • Beispiel 22 kann die Rechenvorrichtung von Beispiel 21 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  • Beispiel 23 kann die Rechenvorrichtung von Beispiel 21 und/oder einigen anderen Beispielen hierin umfassen, wobei das Halbleitermaterial in einem oder mehreren Nanodrähten ein Gitter ist, das nicht mit dem Halbleitersubstrat übereinstimmt.
  • Beispiel 24 kann die Rechenvorrichtung von Beispiel 21 und/oder einigen anderen Beispielen hierin umfassen, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10: 1 bis 80:1 aufweist.
  • Beispiel 25 kann die Rechenvorrichtung von Beispiel 21 und/oder einigen anderen Beispielen hierin umfassen, wobei die Rechenvorrichtung eine Vorrichtung ist, die aus der Gruppe ausgewählt ist, die aus einer tragbaren Vorrichtung oder einer mobilen Rechenvorrichtung besteht, die tragbare Vorrichtung oder mobile Rechenvorrichtung umfassend eines oder mehrere aus einer Antenne, einer Touchscreen-Steuerung, einer Anzeige, einer Batterie, einem Prozessor, einem Audio-Codec, einem Video-Codec, einem Leistungsverstärker, einer Globales-Positionsbestimmungssystem (GPS) -Vorrichtung, einem Kompass, einem Geigerzähler, einem Akzelerometer, einem Gyroskop, einem Lautsprecher und einer Kamera, gekoppelt mit der Speichervorrichtung.
  • Verschiedene Ausführungsbeispiele können jegliche geeignete Kombination der oben beschriebenen Ausführungsbeispiele umfassen, einschließlich alternativer (oder) Ausführungsbeispiele von Ausführungsbeispielen, die oben in verbindender Form (und) beschrieben sind (z.B. kann das „und“ ein „und/oder“ sein). Ferner können einige Ausführungsbeispiele einen oder mehrere Herstellungsartikel (z.B. nichtflüchtiges, computerlesbares Medium) mit darauf gespeicherten Anweisungen umfassen, die, wenn sie ausgeführt werden, zu Aktionen von jeglichen der vorangehend beschriebenen Ausführungsbeispiele führen. Ferner können einige Ausführungsbeispiele Vorrichtungen oder Systeme umfassen, die jegliche geeigneten Mittel zum Ausführen der verschiedenen Operationen der oben beschriebenen Ausführungsbeispiele aufweisen.
  • Die vorangehende Beschreibung von dargestellten Implementierungen, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Ausführungsbeispiele der vorliegenden Offenbarung auf die offenbarten genauen Formen begrenzen. Während bestimmte Implementierungen und Beispiele hierin zu Darstellungszwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs der vorliegenden Offenbarung möglich, wie Fachleute auf dem relevanten Gebiet erkennen können.
  • Diese Modifikationen können an Ausführungsbeispielen der vorliegenden Offenbarung im Hinblick auf die vorangehende, detaillierte Beschreibung vorgenommen werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie verschiedenen Ausführungsbeispiele der vorliegenden Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierter Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.

Claims (25)

  1. Ein Halbleiterbauelement, umfassend: ein Halbleitersubstrat; eine erste Bond-Schicht über dem Halbleitersubstrat; einen oder mehrere Nanodrähte, die ein Halbleitermaterial über der ersten Bond-Schicht umfassen, um eine Kanalschicht zu bilden; eine Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist; eine Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist; und eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  2. Das Halbleiterbauelement gemäß Anspruch 1, wobei die Gatelektrode vollständig um den Nanodraht ist.
  3. Das Halbleiterbauelement gemäß Anspruch 1 oder 2, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  4. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Gitter ist, das nicht mit dem Halbleitersubstrat übereinstimmt.
  5. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10:1 bis 80:1 aufweist.
  6. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die erste Bond-Schicht Siliziumdioxid umfasst und die zweite Bond-Schicht Siliziumnitrid umfasst.
  7. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die erste Bond-Schicht Siliziumoxid umfasst und die zweite Bond-Schicht Aluminiumoxid umfasst.
  8. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die erste Bond-Schicht ein High-k-Dielektrikum umfasst und die zweite Bond-Schicht ein Low-k-Dielektrikum umfasst.
  9. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, ferner umfassend: die Gatedielektrikumsschicht zwischen der Gate-Elektrode und dem einen oder den mehreren Nanodrähten, um die Gate-Elektrode von dem einen oder den mehreren Nanodrähten zu trennen.
  10. Das Halbleiterbauelement gemäß Anspruch 9, wobei die Gatedielektrikumsschicht ein High-k-Dielektrikum umfasst, ausgewählt aus der Gruppe bestehend aus Hafniumsilikat, Zirkoniumsilikat, Hafniumdioxid, Zirkoniumdioxid, Aluminiumoxid und Nitrid-Hafniumsilikat.
  11. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei das Halbleitersubstrat ein Substrat umfasst, ausgewählt aus der Gruppe bestehend aus einem III-V-Substrat, einem Siliziumsubstrat, einem Bulk-Substrat und einem Glassubstrat.
  12. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die Gate-Elektrode, die Source-Elektrode oder die Drain-Elektrode ein Material umfassen, das aus der Gruppe ausgewählt ist, die aus Titan (Ti), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (Hf), Indium (In) und einer Legierung aus Ti, Mo, Au, Pt, Al Ni, Cu, Cr, TiAlN, HfAlN oder InAlO besteht.
  13. Ein Verfahren zum Bilden eines Halbleiterbauelements, das Verfahren umfassend: Bonden eines Donator-Wafers an einen Bauelement-Wafer, um eine erste Bond-Schicht des Donator-Wafers über und in direktem Kontakt mit einem Halbleitersubstrat des Bauelement-Wafers zu haben, wobei der Donator-Wafer die erste Bond-Schicht, eine zweite Bond-Schicht und eine Halbleiterschicht umfasst, wobei die erste Bond-Schicht in direktem Kontakt mit der zweiten Bond-Schicht steht, die zweite Bond-Schicht in direktem Kontakt mit der Halbleiterschicht steht und die Halbleiterschicht des Donator-Wafers ein Halbleitermaterial umfasst; Strukturieren der Halbleiterschicht des Donator-Wafers und der zweiten Bond-Schicht gleichzeitig, um einen oder mehrere Nanodrähte über einem oder mehreren Abschnitten der zweiten Bond-Schicht zu bilden, wobei der eine oder die mehreren Nanodrähte das Halbleitermaterial umfassen; Entfernen, basierend auf einer Ätzselektivität der ersten Bond-Schicht über der zweiten Bond-Schicht, des einen oder der mehreren Abschnitte der zweiten Bond-Schicht unter dem einen oder den mehreren Nanodrähten; und Bilden einer Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem einen oder den mehreren Nanodrähten getrennt ist.
  14. Das Verfahren gemäß Anspruch 13, ferner umfassend: Bilden einer Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt; und Bilden einer Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  15. Das Verfahren gemäß Anspruch 13 oder 14, ferner umfassend: Bilden der zweiten Bond-Schicht in direktem Kontakt mit der Halbleiterschicht des Donator-Wafers; Bilden der ersten Bond-Schicht in direktem Kontakt mit der zweiten Bond-Schicht; und Übertragen des Donator-Wafers mit der ersten Bond-Schicht und der zweiten Bond-Schicht, um die erste Bond-Schicht über und in direktem Kontakt mit dem Halbleitersubstrat des Bauelementwafers zu haben, die zweiten Bond-Schicht über der ersten Bond-Schicht und die Halbleiterschicht des Donator-Wafers über der zweiten Bond-Schicht zu haben.
  16. Das Verfahren gemäß einem der Ansprüche 13-15, ferner umfassend: Bilden der Gate-Dielektrikumsschicht zwischen dem Nanodraht und der Gatelektrode.
  17. Das Verfahren gemäß einem der Ansprüche 13-16, wobei die Gatelektrode vollständig um den Nanodraht ist.
  18. Das Verfahren gemäß einem der Ansprüche 13-17, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  19. Das Verfahren gemäß einem der Ansprüche 13-18, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10:1 bis 80:1 aufweist.
  20. Das Verfahren gemäß einem der Ansprüche 13-19, wobei das Halbleitersubstrat ein Substrat umfasst, ausgewählt aus der Gruppe bestehend aus einem III-V-Substrat, einem Siliziumsubstrat, einem Bulk-Substrat und einem Glassubstrat.
  21. Eine Rechenvorrichtung, umfassend: eine Schaltungsplatine; und einen Prozessor oder eine Speichervorrichtung gekoppelt mit der Schaltungsplatine, wobei der Prozessor oder die Speichervorrichtung einen Transistor aufweist, umfassend: ein Halbleitersubstrat; eine erste Bond-Schicht über dem Halbleitersubstrat; einen oder mehrere Nanodrähte, die ein Halbleitermaterial über der ersten Bond-Schicht umfassen, um eine Kanalschicht zu bilden; eine Gate-Elektrode um einen Nanodraht des einen oder der mehreren Nanodrähte, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem einen oder den mehreren Nanodrähten getrennt ist; eine Source-Elektrode in Kontakt mit dem Nanodraht, über einem ersten Bond-Bereich der zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist; und eine Drain-Elektrode in Kontakt mit dem Nanodraht, über einem zweiten Bond-Bereich der zweiten Bond-Schicht und von der Gate-Elektrode durch einen Abstandshalter getrennt.
  22. Die Rechenvorrichtung gemäß Anspruch 21, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Material umfasst, ausgewählt aus der Gruppe bestehend aus Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Galliumarsenid (InGaAs), Indiumphosphid (InP) und Galliumnitrid (GaN).
  23. Die Rechenvorrichtung gemäß Anspruch 21 oder 22, wobei das Halbleitermaterial in dem einen oder den mehreren Nanodrähten ein Gitter ist, das nicht mit dem Halbleitersubstrat übereinstimmt.
  24. Die Rechenvorrichtung gemäß einem der Ansprüche 21-23, wobei die erste Bond-Schicht eine Ätzselektivität über der zweiten Bond-Schicht in einem Bereich von 10:1 bis 80:1 aufweist.
  25. Die Rechenvorrichtung gemäß einem der Ansprüche 21-24, wobei die Rechenvorrichtung eine Vorrichtung ist, die aus der Gruppe ausgewählt ist, die aus einer tragbaren Vorrichtung oder einer mobilen Rechenvorrichtung besteht, die tragbare Vorrichtung oder mobile Rechenvorrichtung umfassend eines oder mehrere aus einer Antenne, einer Touchscreen-Steuerung, einer Anzeige, einer Batterie, einem Prozessor, einem Audio-Codec, einem Video-Codec, einem Leistungsverstärker, einer Globales-Positionsbestimmungssystem (GPS) -Vorrichtung, einem Kompass, einem Geigerzähler, einem Akzelerometer, einem Gyroskop, einem Lautsprecher und einer Kamera, gekoppelt mit der Speichervorrichtung.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619562B2 (en) * 2002-09-30 2009-11-17 Nanosys, Inc. Phased array systems
US7884004B2 (en) * 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US8648330B2 (en) * 2012-01-05 2014-02-11 International Business Machines Corporation Nanowire field effect transistors
US8927405B2 (en) * 2012-12-18 2015-01-06 International Business Machines Corporation Accurate control of distance between suspended semiconductor nanowires and substrate surface
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
CN110047752B (zh) * 2013-03-15 2023-03-17 索尼公司 利用硬掩模层的纳米线晶体管制造
US9287358B2 (en) * 2014-03-21 2016-03-15 International Business Machines Corporation Stressed nanowire stack for field effect transistor
CN105590856B (zh) * 2014-10-24 2019-01-25 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法
US9287360B1 (en) * 2015-01-07 2016-03-15 International Business Machines Corporation III-V nanowire FET with compositionally-graded channel and wide-bandgap core
KR102325894B1 (ko) * 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9455317B1 (en) * 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
KR20220120657A (ko) * 2015-06-24 2022-08-30 인텔 코포레이션 대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션
US9716145B2 (en) * 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)
US10069015B2 (en) * 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
FR3057703B1 (fr) * 2016-10-13 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un transistor a effet de champ a grille enrobante
FR3060838B1 (fr) * 2016-12-15 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif semi-conducteur a canal contraint en compression
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10962588B1 (en) * 2018-07-20 2021-03-30 Xilinx, Inc. Integrated circuit devices and methods of designing and producing integrated circuits

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