KR100986173B1 - 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 전자이동도를 향상시킴과 함께 트랩에 의한 이력 현상의 발생을 최소화할 수 있는 박막 트랜지스터에 관한 것으로서, 본 발명에 따른 박막 트랜지스터는 채널층 및 게이트절연막을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체로 구성되며, 상기 게이트절연막은 하나 이상의 제 1 유전막 및 제 2 유전막을 포함하고, 상기 제 1 유전막의 유전율은 상기 제 2 유전막의 유전율과 상이한 것을 특징으로 한다.
박막트랜지스터, 산화물반도체, 채널층, 게이트절연막, 3중층
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 전자이동도를 향상시킴과 함께 트랩에 의한 이력 현상의 발생을 최소화할 수 있는 박막 트랜지스터에 관한 것이다.
OLED(organic light emitting diodes)나 LCD(liquid crystal display) 등과 같은 평판 디스플레이에는 스위칭 소자로서 박막 트랜지스터를 구비한다. 박막 트랜지스터는 게이트 전극의 위치에 따라 탑 게이트(top gate) 방식, 바텀 게이트(bottom) 방식으로 구분되나, 공통적으로 채널층, 게이트절연막, 게이트 전극, 소스/드레인 전극을 구비한다.
이와 같은 박막 트랜지스터에 있어서, 채널층은 일반적으로 비정질 실리콘 또는 다결정 실리콘으로 구성되는데, 채널층으로 비정질 실리콘을 이용하는 경우 전자이동도가 1cm2/Vcm 이하로 낮아 AMOLED(active matrix OLED) 등에 적용하기 어렵다는 단점이 있으며, 채널층을 다결정 실리콘층을 이용하는 경우 전자이동도가 우수하나 제조단가가 높은 문제점이 있다.
이와 같은 문제를 해결하기 위해 최근, 산화물 반도체를 채널층으로 적용하는 연구가 많이 진행되고 있다. 산화물 반도체는 비정질일 경우에도 전자이동도가 1∼80cm2/Vcm로 우수한 특성을 갖고 있으나 공공(vacancy)이 상대적으로 많다는 단점을 지니고 있다.
한편, 낮은 게이트전압 하에서 구동되는 박막 트랜지스터에는 게이트절연막으로서 일반적으로 사용되는 실리콘산화막(SiO2) 대신 높은 유전상수를 갖는 유전체를 사용하는데, 이때 유전체와 다른 박막층 사이의 계면에 트랩(trap)이 많이 존재하여 전하를 가두어 놓는 현상이 발생되며 스위칭 동작이 반복적으로 진행되면 이력(hysteresis) 현상이 야기되어 문턱전압이 높아지는 결과가 초래되는 문제점이 안고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 전자이동도를 향상시킴과 함께 트랩에 의한 이력 현상의 발생을 최소화할 수 있는 박막 트랜지스터를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터는 채널층 및 게이트절연막을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체로 구성되며, 상기 게이트절연막은 하나 이상의 제 1 유전막 및 제 2 유전막을 포함하고, 상기 제 1 유전막의 유전율은 상기 제 2 유전막의 유전율과 상이한 것을 특징으로 한다.
일 실시예에서, 상기 제 1 유전막의 유전율은 상기 제 2 유전막의 유전율보다 상대적으로 작을 수도 있다.
상기 제 1 유전막은 Al2O3, SiO2, SiNx 중 어느 하나로 이루어지고, 상기 제 2 유전막은 Sc, Ti, Y, Zr, Nb, La, Hf, Ta의 산화물 또는 탄탈계열 원소의 산화물 중 어느 하나로 구성될 수 있으며, 상기 산화물 반도체는 ZnO, IZO, IGO, ITO, GZO, IGZO, SnO2, In2O3 중 어느 하나를 이용할 수 있다. 또한, 상기 제 1 유전막 및 상기 제 2 유전막이 Al2O3, SiO2, SiNx 중 어느 하나로 이루어지되, 상기 제 1 유 전막과 상기 제 2 유전막이 서로 상이한 물질로 이루어질 수도 있다.
상기 게이트절연막에서 상기 제 1 유전막은 상기 제 2 유전막의 상부 또는 하부에 위치할 수 있다. 또한, 상기 게이트절연막은 상기 제 1 유전막-상기 제 2 유전막의 2중층 구조가 반복적으로 적층된 형태로 구성될 수도 있다.
또한, 상기 게이트절연막은 상기 제 1 유전막, 상기 제 2 유전막 및 상기 제 1 유전막이 순차적으로 적층된 구조를 가질 수 있다. 또한, 상기 게이트절연막은 상기 제 1 유전막-상기 제 2 유전막-상기 제 1 유전막의 3중층 구조가 반복적으로 적층된 형태로 구성될 수도 있다.
이때, 상기 제 1 유전막은 5∼30nm의 두께, 상기 제 2 유전막은 30∼200nm의 두께로 구성할 수 있다.
한편, 본 발명에 따른 박막 트랜지스터는 기판과, 상기 기판 상에 구비된 채널층과, 상기 채널층 좌우의 기판 상에 구비된 소스 전극, 드레인 전극과, 상기 채널층 상에 구비된 게이트절연막 및 상기 게이트절연막 상에 구비된 게이트 전극을 포함하여 이루어지며, 상기 채널층은 산화물 반도체로 구성되고, 상기 게이트절연막은 제 1 유전막, 제 2 유전막, 제 1 유전막이 순차적으로 적층된 구조를 갖으며, 상기 제 1 유전막은 제 2 유전막보다 상대적으로 유전율이 작은 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터는 기판과, 상기 기판 상에 구비된 게이트 전극과, 상기 게이트 전극을 포함한 기판 전면 상에 구비된 게이트절연막과, 상기 게이트절연막 상에 순차적으로 적층된 채널층 및 오믹콘택층 및 상기 오믹콘 택층 상에 구비된 소스 전극, 드레인 전극을 포함하여 이루어지며, 상기 채널층은 산화물 반도체로 구성되고, 상기 게이트절연막은 제 1 유전막, 제 2 유전막, 제 1 유전막이 순차적으로 적층된 구조를 갖으며, 상기 제 1 유전막은 제 2 유전막보다 상대적으로 유전율이 작은 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터는 다음과 같은 효과가 있다.
채널층으로 산화물 반도체층을 이용하고, 게이트절연막을 유전율이 서로 다른 하나 이상의 제 1 유전막 및 제 2 유전막의 복층 구조로 형성함에 따라, 박막 트랜지스터의 이력 현상을 최소화할 수 있게 된다. 또한, 스퍼터링 방법을 통해 박막을 적층함에 따라 공정 조건을 단순화하여 제조비용을 절감할 수 있게 된다.
이에 따라, OLED(organic light emitting diodes)나 LCD(liquid crystal display) 등과 같은 평판 디스플레이에 안정적으로 적용될 수 있다.
본 발명에 따른 박막 트랜지스터는 채널층으로 산화물 반도체를 이용함과 함께 게이트절연막으로 하나 이상의 제 1 유전막 및 제 2 유전막을 이용하고 상기 제 1 유전막과 상기 제 2 유전막의 유전율이 서로 상이한 점에 특징이 있다. 이때, 상기 제 2 유전막은 높은 유전상수, 낮은 누설전류, 큰 밴드갭의 특성을 갖는 물질로 구성되는 것이 바람직하며, 상기 제 1 유전막은 상기 제 2 유전막의 계면에서 발생 되는 트랩 현상을 최소화하는 버퍼층의 역할을 수행할 수 있다.
한편, 본 발명에 따른 박막 트랜지스터는 상기의 채널층, 게이트절연막 조건을 만족한다는 전제 하에 다양한 형태의 박막 트랜지스터에 예를 들어, 탑 게이트(top gate) 방식 또는 바텀 게이트(bottom gate) 방식에 모두 적용 가능하다.
이하, 도면을 참조하여 본 발명에 따른 박막 트랜지스터를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면 구성도이고, 도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면 구성도이다. 여기서, 도 1은 탑 게이트 방식 박막 트랜지스터이고, 도 2는 바텀 게이트 방식 박막 트랜지스터를 나타낸 것이다.
먼저, 도 1에 도시한 바와 같이 탑 게이트 방식의 박막 트랜지스터를 살펴보면, 기판(101) 상에 채널층(102) 및 게이트절연막(105)이 순차적으로 적층되어 있으며 상기 채널층(102) 좌우의 기판(101) 상에는 소스 전극(103), 드레인 전극(104)이 각각 구비된다. 또한, 상기 게이트절연막(105) 상에는 게이트 전극(106)이 구비된다.
상기 기판(101)은 실리콘 기판(101), 유리기판(101), 플라스틱 기판(101) 등이 사용될 수 있으며, 상기 게이트 전극(106), 소스 및 드레인 전극(103)(104)은 ITO(Indium Tin Oxide), GZO(Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide), In2O3 등의 투명전극 을 이용할 수 있다.
한편, 상기 채널층(102)은 전자이동도가 우수한 ZnO, IZO, IGO, ITO, GZO, IGZO, SnO2, In2O3 등의 산화물 반도체를 사용하는 것이 바람직하며, 상기 게이트절연막(105)은 상기 산화물 반도체 내에 존재하는 공극에 의한 트랩 현상을 최소화하기 위해 제 1 유전막(105a)-제 2 유전막(105b)-제 2 유전막(105b)의 3중층 구조를 갖는다. 상기 게이트절연막(105)은 상기 제 1 유전막(105a)-제 2 유전막(105b)-제 2 유전막(105b)의 3중층 구조가 반복적으로 적층된 형태로 구성될 수도 있다.
이때, 상기 제 2 유전막(105b)의 상부 및 하부에 각각 구비되는 제 1 유전막(105a)은 제 2 유전막(105b)과 유전율이 상이한 물질을 사용할 수 있다. 일 실시예에서 상기 제 1 유전막(150a)은 상기 제 2 유전막(105b)보다 유전율이 상대적으로 낮은 물질을 사용할 수도 있다.
상기 제 1 유전막(105a)은 일 예로, Al2O3, SiO2, SiNx 중 어느 하나로 구성할 수 있으며, 이 중에서 Al2O3막은 낮은 유전율을 갖음에 불구하고 비교적 높은 유전상수를 갖는 물질로서, 산화물 반도체와의 계면 및 게이트 전극(106)과의 계면 사이에서의 전자 트랩(trap) 현상을 최소화하는 역할을 수행한다.
또한, 상기 제 2 유전막(105b)으로는 Sc, Ti, Y, Zr, Nb, La, Hf, Ta의 산화물 또는 탄탈계열 원소의 산화물 중 어느 하나를 사용하여 구성할 수 있는데, 이 중에서 특히 HfO2는 높은 유전상수(약 25), 낮은 누설전류, 저온 증착 가능, 큰 에너지 밴드갭(약 5.68eV), 높은 투명성 등의 특성을 갖고 있어 투명 디스플레이에 적용하기에 적합하다.
또한, 일 실시예에서는 상기 제 1 유전막(105a)을 Al2O3, SiO2, SiNx 중 어느 하나로 구성하고, 상기 제 2 유전막(105b)을 Al2O3, SiO2, SiNx 중 상기 제 1 유전막(105a)을 구성하는 물질과 상이한 어느 하나의 물질로 구성하는 것도 가능하다.
한편, 바텀 게이트 방식의 박막 트랜지스터를 살펴보면 도 2에 도시한 바와 같이, 기판(201) 상에 게이트 전극(202)이 구비되고 상기 게이트 전극(202)을 포함한 기판(201) 전면 상에는 게이트절연막(203)이 구비된다. 또한, 상기 게이트절연막(203) 상에는 채널층(204) 및 오믹콘택층(ohmic contact layer)(205)이 순차적으로 적층되며, 상기 오믹콘택층(205) 상에는 소스 전극(207) 및 드레인 전극(208)이 구비된다. 여기서, 상기 채널층(204) 상에 식각저지층(206)이 더 구비될 수 있다.
이와 같은 구조를 갖는 바텀 게이트 방식의 박막 트랜지스터에 있어서, 상기 기판(201), 게이트 전극(202), 소스 및 드레인 전극(207)(208), 게이트절연막(203), 채널층(204)을 구성하는 물질은 각각 상기 탑 게이트 방식의 박막 트랜지스터에 적용된 물질을 동일하게 이용할 수 있다.
한편, 도 3은 본 발명의 다른 실시예에 따른 탑 게이트 방식 박막 트랜지스터의 단면 구성도이고, 도 4는 본 발명의 다른 실시예에 따른 바텀 게이트 방식 박막 트랜지스터의 단면 구성도이다.
먼저, 도 3 및 도 4에 도시된 박막 트랜지스터에서 게이트절연막(305, 403)의 구성을 제외하면, 도 3에 도시된 박막 트랜지스터의 구성은 도 1에 도시된 박막 트랜지스터의 구성과 동일하며, 도 4에 도시된 박막 트랜지스터의 구성은 도 2에 도시된 박막 트랜지스터의 구성과 동일하다. 따라서, 도 3 및 도 4에 도시된 실시예에 대한 설명은 게이트절연막(305, 403)의 구성을 위주로 기재하기로 한다.
먼저, 도 3에 도시된 탑 게이트 방식의 박막 트랜지스터에서, 상기 게이트절연막(305)은 상기 산화물 반도체 내에 존재하는 공극에 의한 트랩 현상을 최소화하기 위해 제 1 유전막(305a) 및 제 2 유전막(305b)의 2중층 구조를 갖는다. 또한, 상기 게이트절연막(305)은 상기 제 1 유전막(305a) 및 제 2 유전막(305b)의 2중층 구조가 반복적으로 적층된 형태로 구성될 수도 있다.
상기 제 1 유전막(305a) 및 상기 제 2 유전막(305b)으로 사용될 수 있는 물질의 종류는 도 1을 참조하여 전술한 실시예와 동일하므로, 자세한 설명을 생략한다.
한편, 도 4에 도시된 바텀 게이트 방식의 박막 트랜지스터에서도 마찬가지로, 게이트절연막(403)은 제 1 유전막(403a) 및 제 2 유전막(403b)의 2중층 구조를 갖는다. 또한, 게이트절연막(403)은 상기 제 1 유전막(403a) 및 제 2 유전막(403b)의 2중층 구조가 반복적으로 적층된 형태로 구성될 수도 있다.
또한, 상기 게이트절연막(403)을 구성하는 물질은 도 3을 참조하여 전술한 탑 게이트 방식의 박막 트랜지스터에 적용된 물질을 동일하게 이용할 수 있다.
도 3 및 도 4에 도시된 실시예에서는, 각 게이트절연막(305, 403)이 제 1 유 전막(305a, 403a)이 제 2 유전막(305b, 403b)의 하부에 위치하는 2중층 구조로 도시되었다. 그러나 이는 예시적인 것으로서, 다른 실시예에 따른 박막 트랜지스터에서 게이트절연막(305, 403)은 제 1 유전막(305a, 403a)이 제 2 유전막(305b, 403b)의 상부에 위치하는 2중층 구조로 형성되는 것도 가능하다.
이상, 본 발명에 따른 박막 트랜지스터에 대해 설명하였다. 이하에서는, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 살펴보고, 제조된 박막 트랜지스터의 특성을 알아보기로 한다.
실시예
: 박막 트랜지스터의 제조
먼저, 유리기판 상에 RF 마그네트론 스퍼터링 방법을 이용하여 ZnO층을 50nm의 두께로 적층하여 채널층을 형성하였다. 이때, RF 파워는 150W, 공정압력은 10mTorr, 공정온도는 500℃이며, 공정가스로는 Ar 및 O2의 혼합가스를 이용하였다. 상기 ZnO층을 50nm의 얇은 두께로 형성한 이유는, ZnO 내에 침입형 사이트(interstitial site) 및 공공(vacancy)을 최소화하여 ZnO의 높은 전도율을 낮추기 위함이다.
이어, 상기 ZnO층 상에 PLD(Pulsed Laser Deposition)법을 이용하여 투명 도전물질인 GZO(Gallium Zinc Oxide)를 130nm의 두께로 적층하고, 리프트 오프(lift-off)를 통해 패터닝하여 소스 및 드레인 전극을 형성하였다. 이때, 타겟으로는 Ga 가 5wt% 함유된 ZnO 타겟을 이용하였으며, 챔버 내의 진공도는 1×10-5torr, 에너지 밀도는 1.6J/cm2, 타겟과 기판 사이의 거리는 4cm, 산소 분압은 5mTorr이었다. 참고로, 상기 적층된 GZO층의 면저항은 5Ω/□ 이하로 측정되었다.
다음으로, 상기 유리기판 전면 상에 Al2O3, HfO2, Al2O3을 RF 마그네트론 스퍼터링 방법을 이용하여 상온 하에서 10nm, 200nm, 10nm의 두께로 연속 증착하였다. 상기 HfO2는 메인 게이트절연막으로서의 역할을 하며, 상기 HfO2의 상하에 각각 구비된 Al2O3은 전하 트랩을 최소화하는 버퍼층의 역할을 한다. 이때, HfO2를 200nm의 두께로 적층한 이유는 핀홀 현상을 최소화하여 균일한 표면 특성을 확보하기 위함이다.
마지막으로, 상기 Al2O3 상에 PLD(Pulsed Laser Deposition)법을 이용하여 투명 도전물질인 GZO(Gallium Zinc Oxide)를 130nm의 두께로 적층하고, 리프트 오프(lift-off)를 통해 패터닝하여 게이트전극을 형성하였으며, 이를 통해 채널 폭 및 길이가 각각 500㎛, 50㎛인 박막 트랜지스터를 완성하였다.
이상에서는 본 발명의 일 실시예에 따라 제 1 유전막-제 2 유전막-제 1 유전막의 3중층 구조로서 Al2O3, HfO2, Al2O3을 연속 증착하여 게이트절연막을 형성하는 실시예가 설명되었다. 그러나, 다른 실시예에서는 1 유전막 및 제 2 유전막의 2중층 구조로 된 게이트절연막을 형성하는 것도 가능하다. 또한, 제 1 유전막 및 제 2 유전막은 도 1에 도시된 실시예와 관련하여 전술한 물질들로 이루어질 수도 있다.
이와 같은 공정을 통해 완성된 박막 트랜지스터의 특성을 살펴보면 다음과 같다.
광투과도
특성
먼저, 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 광투과도 특성을 살펴보면 다음과 같다. 도 5a는 ZnO층만이 적층된 유리기판의 광투과도와 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판의 광투과도를 나타낸 그래프이고, 도 5b는 유리기판과, 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판을 각각 촬영한 이미지이다. 여기서, 도 5a의 광투과도 측정은 UV-VIS 스펙트로미터(Perkin Elmer, 파장 300∼800nm)를 이용하였으며, 도 5b의 경우 'KIST'라는 문자가 새겨진 유리기판을 사용하였다.
도 5a에 도시한 바와 같이 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판의 평균 광투과도는 80%로서, 85%의 평균 광투과도를 나타내는 ZnO층만이 적층된 유리기판에 근접하는 광투과도 특성을 나타냄을 알 수 있으며, 또한 도 5b에 도시한 바와 같이 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판과 아무것도 형성되지 않은 유리기판에 있어서, 'KIST'라는 문자가 선명하게 보임에 따라 시각적으로 차이가 없음을 알 수 있다.
트랜스퍼
특성
다음으로, 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 트랜스퍼 특 성을 살펴보면 다음과 같다. 도 6은 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 트랜스퍼(transfer) 특성을 나타낸 그래프로서, 구체적으로 VD가 4V일 때의 게이트 전압(VG) 변화에 따른 소스-드레인 전류(ID) 특성을 나타낸 것이다.
도 6에 도시한 바와 같이, 본 발명의 실시예에 의해 제조된 박막 트랜지스터는 5×105의 높은 점멸비(on/off ratio)를 보여주고 있다. 또한, 전계효과 이동도(field effect mobility)값도 12cm2/V·s로 높고, 문턱전압(Vth)은 1.0V로 낮으며, 서브스레숄드 스윙(SS, subthreshold swing)값은 0.52mV/dec로 우수한 특성을 나타내고 있다. 이력(hysteresis) 현상의 경우, 10-9A에서 0.2V의 낮은 전압 차이를 나타내고 있는 바 이력 현상이 최소화됨을 알 수 있다.
문턱전압
변화 특성
다음으로, 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 문턱전압 변화 특성을 살펴보면 다음과 같다. 도 7은 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 문턱전압을 50회 반복 측정한 결과를 나타낸 그래프이다.
도 7에 도시한 바와 같이, 50회에 걸쳐 측정된 문턱전압(Vth)은 0.94∼1.51V이며, 평균 문턱전압은 1.24V로 편차가 크지 않음을 알 수 있으며, 이는 박막 트랜지스터의 저전압 구동이 안정적으로 진행될 수 있음을 반증한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면 구성도.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면 구성도.
도 3은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 단면 구성도.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 단면 구성도.
도 5a는 ZnO층만이 적층된 유리기판의 광투과도와 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판의 광투과도를 나타낸 그래프.
도 5b는 유리기판과, 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유리기판을 각각 촬영한 이미지.
도 6은 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 트랜스퍼(transfer) 특성을 나타낸 그래프.
도 7은 본 발명의 실시예에 의해 제조된 박막 트랜지스터의 문턱전압을 50회 반복 측정한 결과를 나타낸 그래프.
<도면의 주요 부분에 대한 설명>
101 : 기판 102 : 채널층
103 : 소스 전극 104 : 드레인 전극
105 : 게이트절연막 105a: 제 1 유전막
105b : 제 2 유전막 106 : 게이트 전극
Claims (11)
- 채널층 및 게이트절연막을 포함하는 박막 트랜지스터에 있어서,상기 채널층은 산화물 반도체로 구성되며,상기 게이트절연막은 복수 개의 제 1 유전막 및 제 2 유전막을 포함하고, 상기 제 1 유전막, 상기 제 2 유전막 및 상기 제 1 유전막이 순차적으로 적층된 구조를 가지며,상기 제 1 유전막의 두께는 5 nm 내지 30 nm이고,상기 제 2 유전막의 두께는 30 nm 내지 200 nm이며,상기 제 1 유전막의 유전율은 상기 제 2 유전막의 유전율 보다 작은 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 게이트절연막은 상기 제 1 유전막-상기 제 2 유전막-상기 제 1 유전막의 3중층 구조가 반복적으로 적층된 형태로 구성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 1 유전막은 Al2O3, SiO2, SiNx 중 어느 하나로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 2 유전막은 Sc, Ti, Y, Zr, Nb, La, Hf, Ta의 산화물 또는 탄탈계열 원소의 산화물 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 유전막 및 상기 제 2 유전막은 Al2O3, SiO2, SiNx 중 어느 하나로 이루어지되, 상기 제 1 유전막과 상기 제 2 유전막은 서로 상이한 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 반도체는 ZnO, IZO, IGO, ITO, GZO, IGZO, SnO2, In2O3 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제 1 항에 있어서, 상기 박막 트랜지스터는 탑 게이트 방식 트랜지스터 또는 바텀 게이트 방식 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
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