KR101398332B1 - 반도체 박막, 그의 제조 방법 및 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 비교적 저온에서 제조할 수 있고, 굴곡성이 있는 수지 기판 상에도 형성 가능한 반도체 박막이며, 캐리어 농도가 낮을 뿐만 아니라, 홀 이동도가 높고, 또한 에너지 밴드갭이 큰 반도체 박막으로서, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상이 되도록 산화아연과 산화주석을 함유하는 비정질막을 성막한 후에, 산화 처리하여 투명 반도체 박막 (40)을 형성한다.
<색인어>
반도체 박막, 박막 트랜지스터

Description

반도체 박막, 그의 제조 방법 및 박막 트랜지스터{SEMICONDUCTOR THIN FILM AND METHOD FOR MANUFACTURING SAME, AND THIN FILM TRANSISTOR}
본 발명은 산화아연과 산화주석을 함유하는 비정질막을 포함하는 반도체 박막, 그의 제조 방법 및 이러한 반도체 박막을 이용한 박막 트랜지스터에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 이용되고 있어, 현재 가장 많이 실용화되고 있는 전자 디바이스이다.
그 중에서도, 최근 표시 장치의 눈부신 발전에 따라, 액정 표시 장치(LCD)뿐만 아니라, 전계 발광 표시 장치(EL)나 필드에미션 디스플레이(FED) 등의 각종 표시 장치에서 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서 박막 트랜지스터(TFT)가 다용되고 있다.
또한, 그 재료로는 실리콘 반도체 화합물이 가장 널리 이용되고 있는데, 일반적으로 고속 동작이 필요한 고주파 증폭 소자, 집적 회로용 소자 등에는 실리콘 단결정이 이용되고, 액정 구동용 소자 등에는 대면적화의 요구에 따라 비정질 실리콘이 이용되고 있다.
그러나 결정성의 실리콘계 박막은 결정화를 도모할 때에, 예를 들면 800 ℃ 이상의 고온이 필요해져, 유리 기판 상이나 유기물 기판 상으로의 구성이 곤란하다. 이 때문에, 실리콘 웨이퍼나 석영 등의 내열성이 높은 고가의 기판 상에만 형성할 수 있을 뿐만 아니라, 제조시에 많은 에너지와 공정수를 요하는 등의 문제가 있었다.
한편, 비교적 저온에서 형성할 수 있는 비정질성의 실리콘 반도체(비정질 실리콘)는 결정성의 것에 비하여 스위칭 속도가 느리기 때문에, 표시 장치를 구동하는 스위칭 소자로서 사용했을 때에, 고속인 동화상의 표시에 추종할 수 없는 경우가 있다.
또한, 반도체 활성층에 가시광이 조사되면 도전성을 나타내고, 누설 전류가 발생하여 오동작의 우려가 있는 등, 스위칭 소자로서의 특성이 열화한다는 문제도 있다. 이 때문에, 가시광을 차단하는 차광층을 설치하는 방법이 알려져 있고, 예를 들면 차광층으로는 금속 박막이 이용되고 있다.
그러나 금속 박막으로 이루어지는 차광층을 설치하면 공정이 증가할 뿐만 아니라 부유 전위를 갖게 되기 때문에, 차광층을 그라운드 수준으로 할 필요가 있고, 그 경우에도 기생 용량이 발생한다는 문제가 있다.
또한, 현재 표시 장치를 구동시키는 스위칭 소자로는 실리콘계의 반도체막을 이용한 소자가 주류를 차지하고 있지만, 이는 실리콘 박막의 안정성, 가공성의 장점 이외에 스위칭 속도가 빠르다는 등, 여러 가지 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은 일반적으로 화학 증기 석출법(CVD법)에 의해 제조되고 있다.
또한, 종래의 박막 트랜지스터(TFT)는 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 비정질 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역스태거 구조로 되어 있고, 이미지 센서를 비롯하여 대면적 디바이스의 분야에서 액티브 매트릭스형의 액정 디스플레이로 대표되는 평판 디스플레이 등의 구동 소자로서 이용되고 있다. 이들 용도에서는 종래 비정질 실리콘을 이용한 것이어도 고기능화에 따라 작동의 고속화가 요구되고 있다.
이러한 상황하에 최근에는 실리콘계 반도체 박막보다도 안정성이 우수한 것으로서, 금속 산화물을 포함하는 투명 반도체 박막, 특히 산화아연 결정을 포함하는 투명 반도체 박막이 주목받고 있다.
예를 들면, 특허 문헌 1이나 특허 문헌 2 등에는 산화아연을 고온으로 결정화하여 박막 트랜지스터를 구성하는 방법이 기재되어 있고, 비특허 문헌 1에는 아연, 주석을 함유하는 산화물 박막을 이용한 TFT(박막 트랜지스터)가 기재되어 있다.
특허 문헌 1: 일본 특허 공개 제2003-86808호 공보
특허 문헌 2: 일본 특허 공개 제2004-273614호 공보
비특허 문헌 1: Applied Physics Letter 86, 013503(2005)
그러나 이러한 금속 산화물을 포함하는 투명 반도체 박막은 성막 후의 열이력에 의해 특성이 변화하거나, 면내 분포가 크거나, 재현성이 나쁘다는 등의 이유로 공업화가 곤란하였다. 또한, 전계 효과 이동도, 온-오프(on-off) 비, 누설 전류 등의 TFT 특성을 개선하기 위해서, ALD법(원자층 증착법)으로 적층한 초격자 결정 등의 매우 특수한 게이트 절연막을 이용할 필요가 있지만, 이와 같이 하면 게이트 절연막의 제조 공정이 복잡해지고, 일관된 공정으로 제조할 수 없을 우려가 있다. 또한, 금속의 게이트 배선과의 밀착성이 낮거나, 접촉 저항이 발생할 우려도 있다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 비교적 저온으로 제조할 수 있으며, 굴곡성이 있는 수지 기판 상에도 형성 가능한 반도체 박막이며, 캐리어 농도가 낮음과 동시에, 홀 이동도가 높고, 에너지 밴드갭이 큰 반도체 박막, 이러한 반도체 박막의 제조 방법, 및 이러한 반도체 박막을 이용하여, 전계 효과 이동도와 온-오프 비가 높음과 동시에, 누설 전류의 발생 등과 같은 조사광에 의한 영향을 작게 하여 소자 특성을 향상시킨 박막 트랜지스터의 제공을 목적으로 한다.
상기 과제를 해결하는 본 발명에 따른 반도체 박막은 산화아연과 산화주석을 함유하는 비정질막을 포함하는 반도체 박막으로서, 비저항이 10 내지 107 Ωcm, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 비축퇴 반도체 박막이며, 상기 비정질막 중 아연[Zn]과 주석[Sn]의 원자비가 Zn/(Zn+Sn)=0.40 내지 0.95이고, 3B족, 3A족 또는 란탄족인 제3 금속 원소[M]의 원자비가 M/(M+Zn+Sn)=0.0001 내지 0.3인 구성이다.
이러한 구성으로 한 본 발명에 따른 반도체 박막은 산화아연과 산화주석을 함유함으로써 비정질막을 넓은 온도 범위에서 반도체 박막을 제조하기 쉬워질 뿐만 아니라, 비정질막은 대면적으로 균일한 물성을 발현하기 쉬워지기 때문에, 표시 패널 등의 용도에 바람직해진다.
본 발명에 따른 반도체 박막에서 비저항이 10 Ωcm보다 작아지면, 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생됨과 동시에, 노멀온(normal on)이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다.
또한, 비저항이 107 Ωcm보다 크면, 박막 트랜지스터 (1)의 역치 전압이 높아지거나, 구동시에 과대한 전압을 가해야 할 우려가 있다.
또한, 본 발명에 따른 반도체 박막에서, 캐리어 밀도가 10+17 cm-3보다 커지면 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생될 뿐만 아니라, 노멀온이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다.
삭제
또한, 홀 이동도가 2 ㎠/Vs보다 작으면 박막 트랜지스터 (1)의 전계 효과 이동도가 작아지고, 표시 소자를 구동하는 스위칭 소자로서 이용하는 경우에 비정질 실리콘과 마찬가지로 스위칭 속도가 느리고, 고속인 동화상의 표시에 추종할 수 없을 우려가 있다.
또한, 에너지 밴드갭이 2.4 eV보다 작으면 가시광이 조사되었을 때에, 가전자대의 전자가 여기되어 도전성을 나타내고, 누설 전류가 발생하기 쉬워질 우려가 있다.
또한, 축퇴 반도체이면 캐리어 농도를 저농도로 안정적으로 제어할 수 없을 우려가 있다. 여기서 비축퇴 반도체 박막은 캐리어 농도가 온도에 의존하여 변화하는 반도체 박막을 말하며, 캐리어 농도의 온도 의존성은 홀 측정으로부터 구할 수 있다.
또한, 본 발명에 따른 반도체 박막은 상기 비정질막 중 아연[Zn]과 주석[Sn]의 원자비[Zn/(Zn+Sn)]가 0.40보다 작으면, 지나치게 존재하는 주석의 가수가 변화하여 캐리어 밀도의 조정을 곤란하게 할 우려가 있다.
삭제
한편, 원자비[Zn/(Zn+Sn)]가 0.95보다 커지면 부분적으로 산화아연이 결정화하여 특성에 불균일이 발생할 우려가 있다.
또한, 본 발명에 따른 반도체 박막은 파장 550 nm에서의 투과율이 75 ％ 이상인 것이 바람직하고, 이와 같이 함으로써 반도체 박막이 화소 전극부에 벗어나거나, 반도체 박막과 화소 전극부의 일부 또는 전체가 중첩된 경우에도 투과율 및 휘도의 저하나 색조의 변화와 같은 결점을 유효하게 회피할 수 있다.
또한, 본 발명에 따른 반도체 박막은 일함수가 3.5 내지 6.5 eV인 것이 바람직하고, 이와 같이 함으로써 누설 전류가 발생하거나, 에너지 장벽 등이 발생하는 것에 의한 트랜지스터의 특성 저하를 유효하게 회피할 수 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 산화아연과 산화주석을 함유하는 비정질막을 포함하고, 비저항이 10 내지 107 Ωcm, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 비축퇴 반도체 박막을 제조하기 위한 방법이며, 상기 비정질막 중 아연[Zn]과 주석[Sn]의 원자비를 Zn/(Zn+Sn)=0.40 내지 0.95로 하고, 도달 압력이 5×10-2 Pa 이하, 분위기 가스 중 물 H2O 또는 수소 H2의 농도가 1.2 vol％ 이하, 분위기 가스 중 산소 분압이 1×10-3 Pa 이하의 조건에서 상기 비정질막을 스퍼터법으로 성막한 후에, 산소 존재하에서 막면의 온도가 성막시의 기판 온도 이상의 온도가 되는 후처리 공정을 행하는 방법이다.
이러한 방법으로 함으로써, 반도체 박막 중 캐리어 농도를 제어하면서 상술한 바와 같은 반도체 박막을 제조할 수 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 평균 입경 20 ㎛ 이하의 Zn2SnO4로 표시되는 스피넬형의 결정을 포함하는 소결 타겟을 이용하여, 스퍼터법에 의해 상기 비정질막을 성막하는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터는 상술한 바와 같은 반도체 박막을 갖는 구성으로 할 수 있다.
이상과 같이, 본 발명에 따르면 유리 기판이나 수지 기판 등에 넓은 온도 범위에서 형성할 수 있을 뿐만 아니라, 가시광에 대하여 안정적이고 오작동을 일으키기 어려우며, 누설 전류가 작은 우수한 전계 효과형 트랜지스터를 구성하는 반도체 박막을 제공할 수 있다. 또한, 본 발명의 반도체 박막은 비교적 저온에서 형성할 수 있기 때문에, 수지 기판 상에 형성하며 굴곡성이 있는 박막 트랜지스터 등을 제공할 수도 있다.
[도 1] 본 발명에 따른 박막 트랜지스터의 제1 실시 형태의 개략을 나타내는 설명도이다.
[도 2] 본 발명에 따른 박막 트랜지스터의 제2 실시 형태의 개략을 나타내는 설명도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1: 박막 트랜지스터
40: 투명 반도체 박막
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명의 바람직한 실시 형태에 대해서 설명한다.
[제1 실시 형태]
우선, 본 발명에 따른 박막 트랜지스터의 제1 실시 형태에 대해서 설명한다.
또한, 도 1은 본 발명에 따른 박막 트랜지스터의 제1 실시 형태의 개략을 나타내는 설명도이다.
도시하는 예에서, 전계 효과형 트랜지스터로서의 박막 트랜지스터 (1)은 유리 기판 (60) 상에 드레인 전극 (10)과 소스 전극 (20)을 이격하여 형성함과 동시에, 드레인 전극 (10)과 소스 전극 (20)의 각각의 적어도 일부와 접하도록 투명 반도체 박막 (40)을 형성하고, 투명 반도체 박막 (40) 상에 게이트 절연막 (50), 게이트 전극 (30)을 이 순서대로 추가로 형성하여 이루어지는 상부 게이트형의 박막 트랜지스터 (1)로서 구성되어 있다.
본 실시 형태에서 기판 (60)으로는 Si 웨이퍼 기판, 유리 기판, 수지 기판 등, 이 종류의 박막 트랜지스터에 일반적으로 이용되고 있는 것을 제한 없이 사용할 수 있지만, 내열성의 관점에서 Si 웨이퍼 기판 또는 유리 기판을 사용하는 것이 바람직하다.
또한, 게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 실시 형태의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, ITO, IZO, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 사용할 수 있다.
게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극은 다른 2층 이상의 도전층을 적층한 다층 구조로 할 수도 있는데, 도시하는 예에서는 각 전극 (30), (20), (10)은 제1 도전층 (31), (21), (11)과 제2 도전층 (32), (22), (12)로 각각 구성되어 있다.
또한, 게이트 절연막 (50)을 형성하는 재료에도 특별히 제한은 없다. 본 실시 형태의 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3 등의 산화물을 사용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3을 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이고, 특히 바람직하게는 SiO2, SiNx이다. 이들 산화물의 산소수는 반드시 화학양론비와 일치하지 않을 수도 있다(예를 들면, SiO2이거나 SiOx일 수도 있음).
이러한 게이트 절연막 (50)은 상이한 2층 이상의 절연막을 적층한 구조일 수도 있다. 또한, 게이트 절연막 (50)은 결정질을 포함하는 것, 다결정을 포함하는 것, 비정질 중 어느 하나일 수도 있지만, 공업적으로 제조하기 쉬운 다결정을 포함하는 것이나, 비정질인 것이 바람직하고, 비정질인 것이 비정질막인 투명 반도체층과의 밀착성이 좋기 때문에 특히 바람직하다.
본 실시 형태에서 투명 반도체 박막 (40)은 산화아연과 산화주석을 함유하는 비정질을 포함하며, 비저항이 10 내지 107 Ωcm, 홀 측정으로 구한 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 전도대와 가전자대와의 에너지 밴드갭이 2.4 eV 이상이 되도록 형성되어 있다.
이러한 산화아연과 산화주석을 함유하는 비정질막은 넓은 온도 범위에서 제조하기 쉬움과 동시에, 비정질막으로 함으로써 대면적으로 균일한 물성을 발현하기 쉬워지기 때문에, 표시 패널 등의 용도에서 특히 바람직하다.
또한, 비정질막인 것은 X선 회절로 명확한 피크가 나타나지 않음으로써 확인할 수 있다.
여기서 비저항이 10보다 작으면 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생될 뿐만 아니라, 노멀온이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다. 한편, 비저항이 107보다 크면 박막 트랜지스터 (1)의 역치 전압이 높아지거나 또는 변동하거나, 구동시에 과대한 전압을 가해야 할 우려가 있다.
이러한 결점을 보다 유효하게 대비하기 위해서는 비저항은 102 내지 106Ωcm가 바람직하고, 103 내지 105 Ωcm가 특히 바람직하다.
여기서 캐리어 밀도가 10+17 cm-3보다 커지면 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생됨과 동시에, 노멀온이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 캐리어 밀도는 10+16 cm-3 이하로 하는 것이 바람직하고, 보다 바람직하게는 10+15 cm-3 이하이며, 10+14 cm-3 이하로 하는 것이 특히 바람직하다.
또한, 홀 이동도가 2 ㎠/Vs보다 작으면 박막 트랜지스터 (1)의 전계 효과 이동도가 작아지고, 표시 소자를 구동하는 스위칭 소자로서 이용하는 경우에 비정질 실리콘과 마찬가지로 스위칭 속도가 느리며, 고속인 동화상의 표시에 추종할 수 없을 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 홀 이동도는 5 ㎠/Vs 이상으로 하는 것이 바람직하고, 보다 바람직하게는 8 ㎠/Vs 이상, 더욱 바람직하게는 11 ㎠/Vs 이상이며, 14 ㎠/Vs 이상으로 하는 것이 특히 바람직하다.
이와 같이 투명 반도체 박막 (40)을 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/Vs 이상으로 형성함으로써, 전계 효과 이동도와 동시에 온-오프 비도 높고, 노멀오프(normal off)를 나타내고, 핀치오프(pinch-off)가 명료하며, 종래의 비정질 실리콘을 이용한 전계 효과형 트랜지스터 대신에 대면적화가 가능한, 새로운 우수한 전계 효과형 트랜지스터를 얻을 수 있다.
또한, 에너지 밴드갭이 2.4 eV보다 작으면, 가시광이 조사되었을 때에 가전자대의 전자가 여기되어 도전성을 나타내고, 누설 전류가 발생하기 쉬워질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 에너지 밴드갭은 바람직하게는 2.6 eV 이상, 보다 바람직하게는 2.8 eV 이상, 더욱 바람직하게는 3.0 eV 이상이고, 3.2 eV 이상이 특히 바람직하다.
또한, 투명 반도체 박막 (40)의 비저항은 통상 10-1 내지 10+8 Ωcm이지만, 100 내지 10+7 Ωcm인 것이 바람직하고, 10+1 내지 10+6 Ωcm인 것이 보다 바람직하며, 10+1 내지 10+5 Ωcm인 것이 더욱 바람직하고, 10+2 내지 10+4 Ωcm인 것이 특히 바람직하다.
또한, 투명 반도체 박막 (40)은 비축퇴 반도체 박막이다. 축퇴 반도체이면 캐리어 농도를 저농도로 안정적으로 제어할 수 없을 우려가 있다.
여기서 비축퇴 반도체 박막이란, 캐리어 농도가 온도에 의존하여 변화하는 반도체 박막이고, 이에 대하여 축퇴 반도체 박막이란, 캐리어 농도가 온도에 의존하지 않고 일정한 값을 나타내는 반도체 박막의 것을 말한다. 이 캐리어 농도의 온도 의존성은 홀 측정으로부터 구할 수 있다.
또한, 반도체 박막 (50) 중에 함유되는 아연(Zn)과 주석(Sn)의 원자비(Zn/(Zn+Sn))는 0.40 내지 0.95로 한다.
원자비(Zn/(Zn+Sn))가 0.40보다 작아 아연의 함유율이 적으면, 지나치게 존재하는 주석의 가수가 변화하여, 캐리어 밀도의 조정을 곤란하게 할 우려가 있다. 또한, 성막시의 온도나 후처리의 온도가 낮을 때에, 홀 이동도가 낮아질 우려가 있다.
한편, 원자비(Zn/(Zn+Sn))가 0.95보다 커져 아연의 함유율이 지나치게 되면, 부분적으로 산화아연이 결정화하여 특성에 불균일이 발생할 우려가 있다.
본 실시 형태에서 상기한 바와 같은 결점을 보다 유효하게 회피하기 위해서는, 원자비(Zn/(Zn+Sn))는 0.51 내지 0.94인 것이 바람직하고, 보다 바람직하게는 0.67 내지 0.93, 더욱 바람직하게는 0.68 내지 0.92이며, 0.7 내지 0.9가 특히 바람직하다.
또한, 반도체 박막 (50) 중에 산화아연과 산화주석을 함유시킴에 있어서, 반도체 박막 (50) 중 산소를 제외한 모든 원자에 대하여 아연과 주석을 합한 원자비가 0.5 이상인 것이 바람직하고, 0.5보다 작으면 아연과 주석에 의한 도전 경로를 형성할 수 없고 이동도가 저하될 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 상기 원자비는 보다 바람직하게는 0.7 이상, 보다 바람직하게는 0.8 이상이고, 0.9 이상이 특히 바람직하다.
여기서 투명 반도체 박막 (40)에는, 제3 금속 원소[M]로는 3B족(B, Al, Ga, In, Ti), 3A족(Sc, Y), 또는 란탄족(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)인 제3 금속 원소[M]나 그의 화합물이 포함된다. 또한, 그 함유량은 원자비[M/(M+Zn+Sn)]가 0.0001 내지 0.3이 되도록 조정하고, 0.0001 내지 0.2로 조정하는 것이 보다 바람직하며, 0.01 내지 0.1로 조정하는 것이 특히 바람직하다.
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또한, 투명 반도체 박막 (40)은 파장 550 nm에서의 투과율이 75 ％ 이상인 것이 바람직하다. 파장 550 nm에서의 투과율이 75 ％보다 작으면 반도체 박막이 화소 전극부에 벗어나는 경우에 투과율을 저하시키고, 휘도가 저하되거나 색조가 변화될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 파장 550 nm에서의 투과율은 80 ％ 이상이 바람직하고, 85 ％ 이상이 특히 바람직하다.
또한, 투명 반도체 박막 (40)은 일함수가 3.5 내지 6.5 eV인 것이 바람직하다. 일함수가 3.5 eV보다 작으면 게이트 절연막과의 계면에서 전하의 주입 등이 발생하거나 누설 전류가 발생하는 등, 트랜지스터 특성이 저하될 우려가 있다. 한편, 6.5 eV보다 크면 게이트 절연막과의 계면에서 에너지 장벽 등이 발생하거나 핀치오프 특성이 악화되는 등 트랜지스터 특성이 저하될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 일함수는 3.8 내지 6.2 eV가 바람직하고, 4.0 내지 6.0 eV가 보다 바람직하며, 4.3 내지 5.7 eV가 더욱 바람직하고, 4.5 내지 5.5 eV가 특히 바람직하다.
본 실시 형태에서 투명 반도체 박막 (40)을 형성하는 성막 방법으로는, 분무법, 침지법, CVD법 등의 화학적 성막 방법 이외에 물리적 성막 방법도 이용할 수 있다. 캐리어 밀도의 제어나, 막질의 향상이 용이하다는 관점에서 물리적 성막 방법이 바람직하다.
물리적 성막 방법으로는, 예를 들면 스퍼터법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 증착법 등을 들 수 있지만, 공업적으로는 양산성이 높은 스퍼터링법이 바람직하다.
이 때문에 본 발명에 따른 반도체 박막의 제조 방법에서는 스퍼터법을 채용한다. 스퍼터법으로는, 예를 들면 DC 스퍼터법, RF 스퍼터법, AC 스퍼터법, ECR 스퍼터법, 대향 타겟 스퍼터법 등을 들 수 있다. 이들 중에서도, 공업적으로 양산성이 높고, 또한 RF 스퍼터법보다도 캐리어 농도를 낮추기 쉬운 DC 스퍼터법이나, AC 스퍼터법이 바람직하다. 또한, 성막에 의한 계면의 열화를 억제하여 누설 전류를 억제하거나, 온-오프 비 등의 투명 반도체 박막 (40)의 특성을 향상시키기 위해서는, 막질의 제어가 용이한 ECR 스퍼터법이나, 대향 타겟 스퍼터법이 바람직하다.
스퍼터법을 이용하는 경우, 산화아연과 산화주석을 함유하는 소결 타겟을 이용하여도, 산화아연을 함유하는 소결 타겟과 산화주석을 함유하는 소결 타겟을 이용하여 함께 스퍼터할 수도 있다. 또한, 아연이나 주석을 포함하는 금속 타겟, 또는 합금 타겟을 이용하여 산소 등의 가스를 도입하면서 반응성 스퍼터를 행할 수도 있다.
재현성, 대면적에서의 균일성으로부터 산화아연과 산화주석을 함유하는 소결 타겟을 이용하는 것이 바람직하다.
산화아연과 산화주석을 함유하는 소결 타겟을 이용하는 경우, 그의 상대 밀도는 통상 75 ％ 이상, 바람직하게는 80 ％ 이상, 보다 바람직하게는 85 ％ 이상, 더욱 바람직하게는 90 ％ 이상, 특히 바람직하게는 95 ％ 이상이다.
또한, 산화아연과 산화주석을 함유하는 소결 타겟의 벌크 저항은 통상 500 Ωcm 이하로 한다. 또한, 산화아연과 산화주석을 함유하는 소결 타겟은 평균 입경20 ㎛ 이하의 Zn2SnO4로 표시되는 스피넬형의 결정을 포함하는 것이 바람직하다.
산화아연과 산화주석을 함유하는 소결 타겟은 통상 1150 ℃ 이상으로 소결된 것을 이용한다. 1150 ℃보다 낮은 온도로 소결한 것을 이용하면 타겟 중 산소 원자의 함유량이 많기 때문에, 성막시의 스퍼터 챔버 중 산소 원자수의 제어가 곤란해지고, 반도체 박막의 캐리어 농도가 불안정하여 변동이 많은 것이 될 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서, 소결 타겟은 바람직하게는 1200 ℃ 이상, 보다 바람직하게는 1250 ℃ 이상, 더욱 바람직하게는 1300 ℃ 이상으로 소결한 것을 이용하는 것이 좋다.
스퍼터법을 이용하는 경우, 도달 압력은 통상 5×10-2 Pa 이하로 하지만, 5×10-2 Pa보다 크면 분위기 가스 중 H2O 등으로부터 수소 원자가 공급되어 홀 이동도가 저하될 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 도달 압력은 바람직하게는 5×10-3 Pa 이하, 더욱 바람직하게는 5×10-4 Pa 이하이고, 5×10-5 Pa 이하인 것이 특히 바람직하다.
또한, 분위기 가스 중 물 H2O 또는 수소 H2의 농도는 통상 1.2 vol％ 이하로 한다. 1.2 vol％보다 크면 홀 이동도가 저하될 우려가 있다. 이는 수소 H가 아연, 주석, 산소의 결합을 혼란시키거나, 전하 이동시의 산란 인자가 되기 때문인 것으로 추정된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 분위기 가스 중 물 H2O, 또는 수소 H2의 농도는 바람직하게는 1.0 vol％ 이하, 보다 바람직하게는 0.1 vol％ 이하이고, 0.01 vol％ 이하인 것이 특히 바람직하다.
또한, 막의 투과율(투명성)을 향상시키는 것 등을 위해서 산소를 도입하는 경우, 분위기 가스 중 산소 분압은 통상 40×10-3 Pa 이하로 한다. 분위기 가스 중 산소 분압이 40×10-3 Pa보다 크면 홀 이동도가 저하되거나, 홀 이동도나 캐리어 농도가 불안정해질 우려가 있다. 이는 성막시에 분위기 가스 중 산소가 지나치게 많으면 결정 격자 사이에 혼입되는 산소가 많아져 산란의 원인이 되거나, 막 중에서 용이하게 이탈하여 불안정화하기 때문인 것으로 추정된다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 분위기 가스 중 산소 분압은 바람직하게는 15×10-3 Pa 이하, 보다 바람직하게는 7×10-3 Pa 이하이고, 1×10-3 Pa 이하인 것이 특히 바람직하다.
또한, 본 발명에 따른 반도체 박막의 제조 방법에서는 분위기 가스 중 산소 분압을 1×10-3 Pa 이하로 한다.
또한, 이러한 성막 공정에서 성막시의 기판 온도는 통상 25 내지 300 ℃로 한다. 기판 온도가 25 ℃보다 낮으면 비저항이 지나치게 커지거나, 트랜지스터를 구성했을 때의 전계 효과 이동도가 작아지거나, 구동시의 발열이나 주위 온도에 의해 특성이 저하될 우려가 있다. 또한, 300 ℃보다 크면 비저항이 지나치게 커지거나, 캐리어 밀도가 너무 높거나, 트랜지스터를 구성했을 때의 전계 효과 이동도가 작아질 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 기판 온도는 바람직하게는 180 내지 290 ℃, 보다 바람직하게는 200 내지 270 ℃이다.
또한, 대면적을 스퍼터법으로 성막하는 경우, 막질의 균일성을 갖게 하기 위해서, 기판을 고정시킨 폴더는 회전시키고, 마그네트를 움직여 침식 범위를 넓히는 등의 방법을 취하는 것이 바람직하다.
이러한 성막 공정을 끝낸 후에, 본 실시 형태에서는 바람직하게는 물리 성막법으로 성막한 산화아연과 산화주석을 함유하는 박막에 대하여 산소 존재하에서 막면의 온도가 성막시의 기판 온도 이상의 온도가 되는 후처리를 실시함으로써, 투명 반도체 박막 (40) 중 캐리어 농도를 제어할 수 있다.
이 때, 열 처리시 막면의 온도가 성막시의 기판 온도보다 100 내지 270 ℃ 높은 쪽이 바람직하다. 이 온도차가 100 ℃보다 작으면 열 처리 효과가 없고, 270 ℃보다 높으면 기판이 변형되거나 반도체 박막 계면이 변질하여 반도체 특성이 저하될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 성막시의 기판 온도보다 열 처리시의 막면의 온도가 130 내지 240 ℃ 높은 것이 보다 바람직하고, 160 내지 210 ℃ 높은 것이 특히 바람직하다.
또한, 성막시에 산소 등의 가스 성분의 농도를 제어하여, 캐리어 농도를 제어하는 방법도 있지만, 이러한 방법에서는 홀 이동도가 저하될 우려가 있다. 이는 캐리어 제어를 위해 도입한 가스 성분이 막 중에 혼입되어 산란 인자로 되어 있기 때문인 것으로 추정된다.
이러한 후처리 공정은 오존 처리, 열 처리, 레이저 어닐링 등을 제한 없이 이용할 수 있지만, 산소 존재하에서 막의 온도가 성막시의 기판 온도 이상이 되는 것이 바람직하고, 통상 100 내지 500 ℃가 되도록 처리를 실시한다. 처리 온도가 100 ℃보다 낮으면 효과가 불충분해질 우려가 있고, 500 ℃보다 높으면 기판에 손상을 제공할 우려가 있다. 이러한 결점을 유효하게 회피하기 위해서는, 후속 공정에서의 처리 온도는 150 내지 400 ℃인 것이 바람직하고, 특히 바람직하게는 200 내지 290 ℃이다.
본 실시 형태에서 박막 트랜지스터 (1)의 전계 효과 이동도는 통상 10 ㎠/Vs 이상으로 한다. 전계 효과 이동도가 10 ㎠/Vs보다 작으면 스위칭 속도가 늦어질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서, 전계 효과 이동도는 바람직하게는 13 ㎠/Vs 이상, 보다 바람직하게는 18 ㎠/Vs 이상, 더욱 바람직하게는 30 ㎠/Vs 이상이고, 특히 바람직하게는 50 ㎠/Vs 이상이다.
또한, 박막 트랜지스터 (1)의 온-오프 비는 통상 103 이상으로 하지만, 바람직하게는 104 이상, 보다 바람직하게는 105 이상, 더욱 바람직하게는 106 이상이고, 특히 바람직하게는 107 이상이다.
또한, 역치 전압(Vth)이 플러스로 노멀오프가 되는 것이 바람직하다. 역치 전압(Vth)이 마이너스로 노멀온이 되면 소비 전력이 커질 우려가 있다.
[제2 실시 형태]
이어서, 본 발명에 따른 박막 트랜지스터의 제2 실시 형태에 대해서 설명한다.
또한, 도 2는 본 발명에 따른 박막 트랜지스터의 제2 실시 형태의 개략을 나타내는 설명도이다.
도시하는 예에서, 박막 트랜지스터 (1)은 유리 기판 (60) 상에 형성된 게이트 전극 (30) 위에 게이트 절연막 (B52)와 게이트 절연막 (A51)을 이 순서대로 적층하고, 그 위에 투명 반도체 박막 (40)을 추가로 형성하고 있다. 그리고, 이 투명 반도체 박막 (40) 상의 양측에 소스 전극 (20)과 드레인 전극 (10)이 형성되는 하부 게이트형의 박막 트랜지스터 (1)로서 구성되어 있다.
상술한 제1 실시 형태에서는, 상부 게이트형의 박막 트랜지스터를 예로 들었지만, 박막 트랜지스터의 타입으로는 본 실시 형태와 같이 하부 게이트형의 박막 트랜지스터로 할 수도 있다.
제1 실시 형태와 같은 상부 게이트형의 박막 트랜지스터로 하면 게이트 절연막 (50)의 성막에 의해 투명 반도체 박막 (40)의 표면(계면)이 열화하는 경우가 있고, 이것을 피하기 위해서는 본 실시 형태와 같은 하부 게이트형으로 하는 것이 바람직하다. 또한, 본 실시 형태와 같은 하부 게이트형의 박막 트랜지스터로 하면, 투명 반도체 박막 (40)의 성막에 의해 게이트 절연막(게이트 절연막 A51)의 표면(계면)이 열화하는 경우가 있고, 이것을 피하기 위해서는 제1 실시 형태와 같은 상부 게이트형으로 하는 것이 바람직하다.
본 실시 형태에서도 투명 반도체 박막 (40)은 상술한 바와 같이 하여 형성할 수 있고, 하부 게이트형의 박막 트랜지스터로 한 것 이외에는, 제1 실시 형태와 마찬가지이기 때문에, 다른 구성에 대한 상세한 설명은 생략한다.
[실시예]
이하, 구체적인 실시예를 들어 본 발명을 보다 상세히 설명한다.
[실시예 1]
(1) 스퍼터링 타겟의 제조 및 평가
1. 타겟의 제조
원료로서 평균 입경이 2.0 ㎛인 산화아연과, 0.6 ㎛의 산화주석을 혼합하여, 이것을 습식 볼밀에 공급하고, 72 시간 동안 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립한 후, 직경 10 cm, 두께 5 mm의 치수로 프레스 성형하여, 이것을 소성로에 넣고, 산소 가스 가압하에서 1,400 ℃, 48 시간의 조건으로 소성하여 소결체(타겟)을 얻었다. 이 때, 승온 속도는 3 ℃/분이었다.
2. 타겟의 평가
얻어진 타겟에 대해서 밀도를 측정하였다. 그 결과, 이론 상대 밀도는 86 ％였다.
(2) 투명 반도체 박막의 성막
상기 (1)에서 얻어진 스퍼터링 타겟을 DC 스퍼터법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 유리 기판(코닝 1737) 상에 투명 도전막을 성막하였다.
여기서의 스퍼터 조건으로는 기판 온도 200 ℃, 도달 압력; 5×10-5 Pa, 분위기 가스; Ar 100 ％, 스퍼터 압력(전압); 0.4 Pa, 도달 압력 5×10-5 Pa, 기판 온도 200 ℃, 투입 전력 100 W, 성막 시간 20 분간으로 하였다.
이 결과, 유리 기판 상에 막 두께가 약 100 nm의 투명 도전성 산화물이 형성된 투명 도전 유리가 얻어졌다.
또한, 얻어진 막 조성을 ICP법으로 분석한 바, 원자비〔Zn/(Zn+Sn)〕가 0.60, 원자비〔Sn/(Zn+Sn)〕가 0.40이었다.
(3) 투명 반도체 박막의 산화 처리
상기 (2)에서 얻어진 투명 반도체 박막을 대기 중(산소 존재하) 280 ℃에서 2 시간 동안 가열(대기하 열 처리)함으로써 산화 처리를 행하였다.
(4) 투명 반도체 박막의 물성의 평가
상기 (3)에서 얻어진 투명 반도체 박막의 캐리어 농도 및 홀 이동도를 홀 측정 장치에 의해 측정하였다. 캐리어 농도는 1.2×1014 cm-3, 홀 이동도 35 ㎠/Vs였다. 또한, 사단자법에 의해 측정한 비저항값은 1.2×103 Ωcm였다.
또한, X선 회절로 비정질막인 것을 확인하였다.
홀 측정 장치 및 그 측정 조건은 하기와 같다.
홀 측정 장치: 레시 테스트(Resi Test) 8310(도요 테크니카제)
측정 조건: AC 홀 측정, 측정 온도 300K, 자장 0.45 Tesla
또한, 이 투명 도전성 산화물의 투명성에 대해서는 분광 광도계에 의해 파장 550 nm에서의 광선에 대한 광선 투과율이 88 ％이고, 투명성도 우수한 것이었다. 또한, 에너지 밴드갭은 3.3 eV로 충분히 컸다.
또한, 상기와 거의 동일한 반도체막을 이용하여 SiNx막을 게이트 절연막으로 한 하부 게이트형 박막 트랜지스터를 제조한 바, 명료한 핀치오프 특성을 나타내어 안정적으로 구동하였다. 또한, 경시 변화도 적었다.
[실시예 2 내지 4, 평가예 1, 2]
원료의 조성비, 성막 조건, 산화 처리 조건을 표 1과 같이 조정한 것 이외에는, 실시예 1과 동일하게 제조 평가하였다. 그 결과를 표 1에 함께 나타낸다.
Figure 112013088464187-pat00004
또한, 실시예 2, 3에서는 아연과 주석에 추가로 제3 금속 원소로서의 Ga를, 산소를 제외한 박막 중 원자비[Ga/(Ga+Zn+Sn)]가 0.05가 되도록 조정한 반도체 박막에서도 동일한 효과가 있는 것을 확인할 수 있었다.
[비교예 1, 2]
원료의 조성비, 성막 조건, 산화 처리 조건을 표 1과 같이 조정한 것 이외에는, 실시예 1과 동일하게 제조 평가하였다. 그 결과를 표 1에 함께 나타낸다.
이상, 본 발명에 대해서 바람직한 실시 형태를 나타내고 설명했지만, 본 발명이 상술한 실시 형태에만 한정되는 것은 아니고, 본 발명의 범위에서 여러 가지 변경 실시가 가능한 것은 물론이다.
예를 들면, 상술한 실시 형태에서는 박막 트랜지스터를 예로 들었지만, 본 발명에 따른 반도체 박막은 여러 가지 전계 효과형 트랜지스터에 적용할 수 있다.
본 발명에서의 반도체 박막은 박막 트랜지스터 등의 전계 효과형 트랜지스터에 이용하는 반도체 박막으로서 널리 이용할 수 있다.

Claims (7)

  1. 산화아연과 산화주석을 함유하는 비정질막을 포함하고,
    비저항이 10 내지 107 Ωcm, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 비축퇴 반도체 박막이며,
    상기 비정질막 중 아연[Zn]과 주석[Sn]의 원자비가 Zn/(Zn+Sn)=0.40 내지 0.95이고, 3B족, 3A족 또는 란탄족인 제3 금속 원소[M]의 원자비가 M/(M+Zn+Sn)=0.0001 내지 0.3인 것을 특징으로 하는 반도체 박막.
  2. 제1항에 있어서, 파장 550 nm에서의 투과율이 75 ％ 이상인 것을 특징으로 하는 반도체 박막.
  3. 제1항 또는 제2항에 있어서, 일함수가 3.5 내지 6.5 eV인 것을 특징으로 하는 투명 산화물 반도체 박막.
  4. 산화아연과 산화주석을 함유하는 비정질막을 포함하고, 비저항이 10 내지 107 Ωcm, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 비축퇴 반도체 박막을 제조하기 위한 방법이며,
    상기 비정질막 중 아연[Zn]과 주석[Sn]의 원자비를 Zn/(Zn+Sn)=0.40 내지 0.95로 하고, 3B족, 3A족 또는 란탄족인 제3 금속 원소[M]의 원자비를 M/(M+Zn+Sn)=0.0001 내지 0.3으로 하고, 도달 압력이 5×10-2 Pa 이하, 분위기 가스 중 물 H2O 또는 수소 H2의 농도가 1.2 vol％ 이하, 분위기 가스 중 산소 분압이 1×10-3 Pa 이하의 조건에서 상기 비정질막을 스퍼터법으로 성막한 후에, 산소 존재하에서 막면의 온도가 성막시의 기판 온도 이상의 온도가 되는 후처리 공정을 행하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  5. 제4항에 있어서, 평균 입경 20 ㎛ 이하의 Zn2SnO4로 표시되는 스피넬형의 결정을 포함하는 소결 타겟을 이용하여, 스퍼터법에 의해 상기 비정질막을 성막하는 것인 반도체 박막의 제조 방법.
  6. 제1항 또는 제2항에 기재된 반도체 박막을 갖는 것을 특징으로 하는 박막 트랜지스터.
  7. 삭제
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