JP3261306B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多値出力レベルの
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅｆｉｌｍ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型マスクＲＯＭ（Ｒｅａｄ−Ｏｎｌ
ｙ−Ｍｅｍｏｒｙ）を備えた半導体記憶装置及びその製
造方法に関するものである。
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅｆｉｌｍ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型マスクＲＯＭ（Ｒｅａｄ−Ｏｎｌ
ｙ−Ｍｅｍｏｒｙ）を備えた半導体記憶装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】現在製品化されているマスクＲＯＭは、
そのほとんどがセルトランジスタのしきい値電圧を異な
らせることで、ワード線電位に対してセルトランジスタ
のソース／ドレイン間に電流が流れるか否かを“０”か
“１”かの１ビットのデータとして、１つのメモリセル
に記憶する。
そのほとんどがセルトランジスタのしきい値電圧を異な
らせることで、ワード線電位に対してセルトランジスタ
のソース／ドレイン間に電流が流れるか否かを“０”か
“１”かの１ビットのデータとして、１つのメモリセル
に記憶する。
【０００３】従来、マスクＲＯＭの大容量化は、最小加
工寸法を微細化し、トランジスタを縮小することで進め
られてきた。しかし、１つのメモリセルトランジスタに
３種類以上のしきい値電圧を設定し、電流駆動能力を異
ならせることによって記憶容量を増大させれば、トラン
ジスタサイズの縮小のみに頼らず、高集積化が可能とな
る。
工寸法を微細化し、トランジスタを縮小することで進め
られてきた。しかし、１つのメモリセルトランジスタに
３種類以上のしきい値電圧を設定し、電流駆動能力を異
ならせることによって記憶容量を増大させれば、トラン
ジスタサイズの縮小のみに頼らず、高集積化が可能とな
る。
【０００４】従来のセルトランジスタの駆動能力を３種
類以上に設定することで多値レベル方式のＲＯＭを実現
する方式の１つに、特開昭５９−１４８３６０号公報等
に示すように、チャネル幅を何種類かに設定する方式に
ついては、従来はチャネル幅の領域にソース／ドレイン
拡散層と異なる導電型の不純物導入領域を形成し、実効
チャネル幅を異ならせて、電流駆動能力の異なる複数種
類のセルトランジスタを形成し、多値ＲＯＭを実現させ
るものがある。
類以上に設定することで多値レベル方式のＲＯＭを実現
する方式の１つに、特開昭５９−１４８３６０号公報等
に示すように、チャネル幅を何種類かに設定する方式に
ついては、従来はチャネル幅の領域にソース／ドレイン
拡散層と異なる導電型の不純物導入領域を形成し、実効
チャネル幅を異ならせて、電流駆動能力の異なる複数種
類のセルトランジスタを形成し、多値ＲＯＭを実現させ
るものがある。
【０００５】以下、特開昭５９−１４８３６０号公報に
示す方式を図１０及び図１１を用いて説明する。尚、図
１０は従来のマスクＲＯＭの平面図であり、図１１
（ａ）は図１０のＡ−Ａ断面図、図１１（ｂ）は図１０
のＢ−Ｂ断面図、図１１（ｃ）は図１０のＣ−Ｃ断面
図、図１１（ｄ）は図１０のＤ−Ｄ断面図を示す。図１
０及び図１１において、３１はｐ型基板（不純物濃度が
１〜２×１０16ａｔｍ／ｃｍ3のシリコン基板）、３２
はフィールド酸化膜、３３はゲート酸化膜、３４はｎ+
型多結晶シリコンゲート電極、３５は層間絶縁膜、３６
はアルミニウムドレイン配線、３７ａ、３７ｂ、３７ｃ
はｐ型不純物導入領域（表面濃度は１０17ａｔｍ／ｃｍ
3程度）である。
示す方式を図１０及び図１１を用いて説明する。尚、図
１０は従来のマスクＲＯＭの平面図であり、図１１
（ａ）は図１０のＡ−Ａ断面図、図１１（ｂ）は図１０
のＢ−Ｂ断面図、図１１（ｃ）は図１０のＣ−Ｃ断面
図、図１１（ｄ）は図１０のＤ−Ｄ断面図を示す。図１
０及び図１１において、３１はｐ型基板（不純物濃度が
１〜２×１０16ａｔｍ／ｃｍ3のシリコン基板）、３２
はフィールド酸化膜、３３はゲート酸化膜、３４はｎ+
型多結晶シリコンゲート電極、３５は層間絶縁膜、３６
はアルミニウムドレイン配線、３７ａ、３７ｂ、３７ｃ
はｐ型不純物導入領域（表面濃度は１０17ａｔｍ／ｃｍ
3程度）である。
【０００６】この構造によるセルトランジスタは、フィ
ールド酸化膜３２の間隔によって実効チャネル幅Ｗ１が
４μｍに規定された最も低い出力レベルを有する第１の
セルトランジスタＱ１、狭い幅のｐ型不純物導入領域３
７ａの間隔によって実効チャネル幅Ｗ２が３μｍに規定
された、第１セルトランジスタＱ１より高い出力レベル
を有する第２セルトランジスタＱ２、広い幅のｐ型不純
物導入領域３７ｂの間隔によって実効チャネル幅Ｗ３が
２μｍに規定された第２セルトランジスタＱ２より高い
出力レベルを有する第３セルトランジスタＱ３、及びｐ
型不純物導入領域３７ｃによって実効チャネル幅Ｗ４が
０μｍに規定されたオフ状態の第４セルトランジスタＱ
４によって４値に形成される。尚、図１１におけるＷｆ
はフィールド酸化膜３２で画定されたチャネル領域幅で
ある。
ールド酸化膜３２の間隔によって実効チャネル幅Ｗ１が
４μｍに規定された最も低い出力レベルを有する第１の
セルトランジスタＱ１、狭い幅のｐ型不純物導入領域３
７ａの間隔によって実効チャネル幅Ｗ２が３μｍに規定
された、第１セルトランジスタＱ１より高い出力レベル
を有する第２セルトランジスタＱ２、広い幅のｐ型不純
物導入領域３７ｂの間隔によって実効チャネル幅Ｗ３が
２μｍに規定された第２セルトランジスタＱ２より高い
出力レベルを有する第３セルトランジスタＱ３、及びｐ
型不純物導入領域３７ｃによって実効チャネル幅Ｗ４が
０μｍに規定されたオフ状態の第４セルトランジスタＱ
４によって４値に形成される。尚、図１１におけるＷｆ
はフィールド酸化膜３２で画定されたチャネル領域幅で
ある。
【０００７】
【発明が解決しようとする課題】しかし、上記方式によ
り、多値出力レベル間の特性マージンを確保するにはあ
る程度以上のチャネル幅が必要となり、セルトランジス
タサイズの縮小には限界があるため、多値ＲＯＭの技術
を生かした高集積化が十分に行えないという問題があ
る。
り、多値出力レベル間の特性マージンを確保するにはあ
る程度以上のチャネル幅が必要となり、セルトランジス
タサイズの縮小には限界があるため、多値ＲＯＭの技術
を生かした高集積化が十分に行えないという問題があ
る。
【０００８】本発明は、セルトランジスタサイズを拡大
せずに多値レベル間の特性マージンを十分に確保するこ
とのできる半導体記憶装置及びその製造方法を提供する
ことを目的とする。
せずに多値レベル間の特性マージンを十分に確保するこ
とのできる半導体記憶装置及びその製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の本発明の
半導体記憶装置は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有する半導体記憶装置にお
いて、第１の導電型の半導体基板表面に複数本配列に形
成された溝部と、上記溝部と直交して複数本形成された
第２導電型のソース／ドレイン拡散層と、上記溝部に挟
まれた上記半導体基板上面部及び上記溝部側面部にゲー
ト酸化膜を介して、上記溝部に対して平行に形成された
ゲート電極とを有し、データ書き込みのための第１導電
型不純物が上記溝部に挟まれた上記半導体基板上面部及
び上記溝部の両側面のうちの所望の面に注入され、実効
チャネル幅が３種類以上に設定された上記電流駆動能力
のことなる複数個のトランジスタを備えたことを特徴と
するものである。
半導体記憶装置は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有する半導体記憶装置にお
いて、第１の導電型の半導体基板表面に複数本配列に形
成された溝部と、上記溝部と直交して複数本形成された
第２導電型のソース／ドレイン拡散層と、上記溝部に挟
まれた上記半導体基板上面部及び上記溝部側面部にゲー
ト酸化膜を介して、上記溝部に対して平行に形成された
ゲート電極とを有し、データ書き込みのための第１導電
型不純物が上記溝部に挟まれた上記半導体基板上面部及
び上記溝部の両側面のうちの所望の面に注入され、実効
チャネル幅が３種類以上に設定された上記電流駆動能力
のことなる複数個のトランジスタを備えたことを特徴と
するものである。
【００１０】また、請求項１記載の本発明の半導体記憶
装置は、電流駆動能力の異なる複数個のトランジスタを
含むメモリセルを有する半導体記憶装置において、上記
データ書き込みのための第１導電型不純物が上記溝部に
挟まれた上記第１導電型半導体基板上面部及び上記溝部
の両側面に全く注入されていない、一又は複数の第１ト
ランジスタと、上記データ書き込みのための第１導電型
不純物が上記溝部に挟まれた上記半導体基板上面部のみ
に注入されている、一又は複数の第２トランジスタと、
上記データ書き込みのための第１導電型不純物が上記溝
部の一側面にのみ注入されている、一又は複数の第３ト
ランジスタと、上記データ書き込みのための第１導電型
不純物が上記溝部の両側面にのみ注入されている、一又
は複数の第４トランジスタと、上記データ書き込みのた
めの第１導電型不純物が上記溝部に挟まれた上記半導体
基板上面部及び上記溝部の一側面にのみ注入されてい
る、一又は複数の第５トランジスタと、上記データ書き
込みのための第１導電型不純物が上記溝部に挟まれた上
記半導体基板上面部及び上記溝部の両側面に注入されて
いる、一又は複数の第６トランジスタとを有し、上記第
１乃至第６トランジスタによる６値出力レベルの、複数
個のトランジスタを備えたことを特徴とする半導体記憶
装置である。
装置は、電流駆動能力の異なる複数個のトランジスタを
含むメモリセルを有する半導体記憶装置において、上記
データ書き込みのための第１導電型不純物が上記溝部に
挟まれた上記第１導電型半導体基板上面部及び上記溝部
の両側面に全く注入されていない、一又は複数の第１ト
ランジスタと、上記データ書き込みのための第１導電型
不純物が上記溝部に挟まれた上記半導体基板上面部のみ
に注入されている、一又は複数の第２トランジスタと、
上記データ書き込みのための第１導電型不純物が上記溝
部の一側面にのみ注入されている、一又は複数の第３ト
ランジスタと、上記データ書き込みのための第１導電型
不純物が上記溝部の両側面にのみ注入されている、一又
は複数の第４トランジスタと、上記データ書き込みのた
めの第１導電型不純物が上記溝部に挟まれた上記半導体
基板上面部及び上記溝部の一側面にのみ注入されてい
る、一又は複数の第５トランジスタと、上記データ書き
込みのための第１導電型不純物が上記溝部に挟まれた上
記半導体基板上面部及び上記溝部の両側面に注入されて
いる、一又は複数の第６トランジスタとを有し、上記第
１乃至第６トランジスタによる６値出力レベルの、複数
個のトランジスタを備えたことを特徴とする半導体記憶
装置である。
【００１１】また、請求項２記載の本発明の半導体記憶
装置は、上記第１トランジスタ乃至第６トランジスタの
内の任意の４種類のトランジスタを選択した４値出力レ
ベルの複数のトランジスタを備えたことを特徴とする、
請求項１記載の半導体記憶装置である。
装置は、上記第１トランジスタ乃至第６トランジスタの
内の任意の４種類のトランジスタを選択した４値出力レ
ベルの複数のトランジスタを備えたことを特徴とする、
請求項１記載の半導体記憶装置である。
【００１２】更に、請求項３記載の本発明の半導体記憶
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有する半導体記憶装置の製
造方法において、第１の導電型の半導体基板上に第１ゲ
ート絶縁膜を介して、第１ゲート電極を複数本並列に形
成する工程と、イオン注入により第２導電型のソース／
ドレイン拡散層を上記第１ゲート電極に直交するように
複数本形成する工程と、上記第１ゲート電極をマスクと
して、上記半導体基板表面に複数本複数本配列に形成さ
れた溝部と、上記溝部と直交して複数本形成された第２
導電型のソース／ドレイン拡散層と、上記第１ゲート電
極をマスクに上記半導体基板表面に複数本の溝部を形成
する工程と、第２ゲート絶縁膜を介して第２ゲート電極
材料を全面に堆積させ、異方性エッチングにより上記溝
部側面にサイドウォール形状の第２ゲート電極を形成す
る工程と、データ書き込みに応じて形成した第１フォト
レジストを介して、上記半導体基板に対して垂直方向の
第１導電型の不純物のイオン注入、及びデータ書き込み
に応じて形成した第２フォトレジストを介して、上記半
導体基板に対して所定の角度での第１導電型の不純物の
イオン注入を行い、実効チャネル幅の異なるセルトラン
ジスタを複数種設定する工程とを有することを特徴とす
るものである。
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有する半導体記憶装置の製
造方法において、第１の導電型の半導体基板上に第１ゲ
ート絶縁膜を介して、第１ゲート電極を複数本並列に形
成する工程と、イオン注入により第２導電型のソース／
ドレイン拡散層を上記第１ゲート電極に直交するように
複数本形成する工程と、上記第１ゲート電極をマスクと
して、上記半導体基板表面に複数本複数本配列に形成さ
れた溝部と、上記溝部と直交して複数本形成された第２
導電型のソース／ドレイン拡散層と、上記第１ゲート電
極をマスクに上記半導体基板表面に複数本の溝部を形成
する工程と、第２ゲート絶縁膜を介して第２ゲート電極
材料を全面に堆積させ、異方性エッチングにより上記溝
部側面にサイドウォール形状の第２ゲート電極を形成す
る工程と、データ書き込みに応じて形成した第１フォト
レジストを介して、上記半導体基板に対して垂直方向の
第１導電型の不純物のイオン注入、及びデータ書き込み
に応じて形成した第２フォトレジストを介して、上記半
導体基板に対して所定の角度での第１導電型の不純物の
イオン注入を行い、実効チャネル幅の異なるセルトラン
ジスタを複数種設定する工程とを有することを特徴とす
るものである。
【００１３】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１４】図１は本発明の一実施の形態の半導体装置
の平面図、図２（ａ）、図３（ａ）、図４（ａ）、図５
（ａ）、図６（ａ）、図７（ａ）は図１のＸ−Ｘ断面の
一部製造工程図、図２（ｂ）、図３（ｂ）、図４
（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）は図１の
Ｙ−Ｙ断面の一部製造工程図、図８は本発明の一実施の
形態の半導体装置におけるゲート電極と金属配線部との
接続状態を示す平面図、図９は図８のＺ−Ｚ断面図であ
る。図１乃至図９において、１はシリコン基板、１ａは
溝部、２は第１ゲート絶縁膜、３は第１ポリシリコン膜
（第１ゲート電極）、４はＣＶＤ酸化膜、５は第１フォ
トレジスト、６は第１注入保護用酸化膜、７はソース／
ドレイン拡散層、８は第２フォトレジスト、９は第２ゲ
ート絶縁膜、１０は第２ポリシリコン膜（第２ゲート電
極）、１１は第２注入保護用酸化膜、１２は第３フォト
レジスト、１３は第１導電型不純物イオン第１注入部、
１４は第４フォトレジスト、１５は第１導電型不純物イ
オン第２注入部、１８はコンタクト部、１９はアルミニ
ウム配線、２０は層間絶縁膜、２１はフィールド絶縁膜
を示す。
の平面図、図２（ａ）、図３（ａ）、図４（ａ）、図５
（ａ）、図６（ａ）、図７（ａ）は図１のＸ−Ｘ断面の
一部製造工程図、図２（ｂ）、図３（ｂ）、図４
（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）は図１の
Ｙ−Ｙ断面の一部製造工程図、図８は本発明の一実施の
形態の半導体装置におけるゲート電極と金属配線部との
接続状態を示す平面図、図９は図８のＺ−Ｚ断面図であ
る。図１乃至図９において、１はシリコン基板、１ａは
溝部、２は第１ゲート絶縁膜、３は第１ポリシリコン膜
（第１ゲート電極）、４はＣＶＤ酸化膜、５は第１フォ
トレジスト、６は第１注入保護用酸化膜、７はソース／
ドレイン拡散層、８は第２フォトレジスト、９は第２ゲ
ート絶縁膜、１０は第２ポリシリコン膜（第２ゲート電
極）、１１は第２注入保護用酸化膜、１２は第３フォト
レジスト、１３は第１導電型不純物イオン第１注入部、
１４は第４フォトレジスト、１５は第１導電型不純物イ
オン第２注入部、１８はコンタクト部、１９はアルミニ
ウム配線、２０は層間絶縁膜、２１はフィールド絶縁膜
を示す。
【００１５】まず、図１を用いて本発明の一実施の形態
の半導体記憶装置の説明をする。
の半導体記憶装置の説明をする。
【００１６】図１に示す第１トランジスタＴｒ１はデー
タ書き込みのための不純物イオン注入がチャネル幅領域
に全く行われておらず、また、第２トランジスタＴｒ２
は、データ書き込みのための不純物イオン注入がシリコ
ン基板１の溝部１ａの側面の片側のみに行われており、
実効チャネル幅は第１トランジスタＴｒ１の４／５程度
となる。
タ書き込みのための不純物イオン注入がチャネル幅領域
に全く行われておらず、また、第２トランジスタＴｒ２
は、データ書き込みのための不純物イオン注入がシリコ
ン基板１の溝部１ａの側面の片側のみに行われており、
実効チャネル幅は第１トランジスタＴｒ１の４／５程度
となる。
【００１７】また、第３トランジスタＴｒ３は、データ
書き込みのための不純物イオン注入がシリコン基板１の
溝部１ａの側面の両側に行われており、実効チャネル幅
は第１トランジスタＴｒ１の３／５程度となり、第４ト
ランジスタＴｒ４は、データ書き込みのための不純物イ
オン注入が溝部１ａに挟まれたシリコン基板１上面部に
行われており、実効チャネル幅は第１トランジスタＴｒ
１の２／５程度となる。
書き込みのための不純物イオン注入がシリコン基板１の
溝部１ａの側面の両側に行われており、実効チャネル幅
は第１トランジスタＴｒ１の３／５程度となり、第４ト
ランジスタＴｒ４は、データ書き込みのための不純物イ
オン注入が溝部１ａに挟まれたシリコン基板１上面部に
行われており、実効チャネル幅は第１トランジスタＴｒ
１の２／５程度となる。
【００１８】更に、第５トランジスタＴｒ５は、データ
書き込みのための不純物イオン注入がシリコン基板１の
溝部１ａの側面の片側及び溝部１ａに挟まれたシリコン
基板１上面部に行われており、実効チャネル幅は第１ト
ランジスタＴｒ１の１／５程度となり、第６トランジス
タＴｒ６は、データ書き込みのための不純物イオン注入
がシリコン基板１の溝部１ａの側面の両側及び溝部１ａ
に挟まれたシリコン基板１上面部に行われており、実効
チャネル幅は零となり、オフトランジスタとなる。
書き込みのための不純物イオン注入がシリコン基板１の
溝部１ａの側面の片側及び溝部１ａに挟まれたシリコン
基板１上面部に行われており、実効チャネル幅は第１ト
ランジスタＴｒ１の１／５程度となり、第６トランジス
タＴｒ６は、データ書き込みのための不純物イオン注入
がシリコン基板１の溝部１ａの側面の両側及び溝部１ａ
に挟まれたシリコン基板１上面部に行われており、実効
チャネル幅は零となり、オフトランジスタとなる。
【００１９】そして、６値のトランジスタの中から読み
だしマージンの広い４値を選んで用いることで読みだし
は安定し、更に論理回路としては、２進法に従ったほう
が回路的に効率がよい。
だしマージンの広い４値を選んで用いることで読みだし
は安定し、更に論理回路としては、２進法に従ったほう
が回路的に効率がよい。
【００２０】以下、図２乃至図７を用いて、本発明の一
実施の形態の半導体記憶装置の製造工程を説明する。
実施の形態の半導体記憶装置の製造工程を説明する。
【００２１】まず、シリコン基板１上に、第１ゲート絶
縁膜２を約１７０Åの厚さで形成し、第１ゲート絶縁膜
２上に第１ポリシリコン膜３を約３０００Åの厚さで形
成する。次に、第１ポリシリコン膜３の上にＣＶＤ酸化
膜４を約２０００Åの厚さで形成した後、ＣＶＤ酸化膜
４上に互いに平行な複数本の所定パターンの第１フォト
レジスト５を形成する（図２（ａ）、図２（ｂ））。
尚、本実施の形態において、パターン幅を約０．９μｍ
とした。
縁膜２を約１７０Åの厚さで形成し、第１ゲート絶縁膜
２上に第１ポリシリコン膜３を約３０００Åの厚さで形
成する。次に、第１ポリシリコン膜３の上にＣＶＤ酸化
膜４を約２０００Åの厚さで形成した後、ＣＶＤ酸化膜
４上に互いに平行な複数本の所定パターンの第１フォト
レジスト５を形成する（図２（ａ）、図２（ｂ））。
尚、本実施の形態において、パターン幅を約０．９μｍ
とした。
【００２２】次に、パターニングされた第１フォトレジ
スト５をマスクに異方性エッチング法により、ＣＶＤ酸
化膜４を約２０００Å、第１ポリシリコン膜３を約３０
００Åエッチングし、第１ゲート電極３を形成する。次
に、第１注入保護用酸化膜６を形成後、第１ゲート電極
３に直交するようにソース／ドレイン拡散層７を形成す
るため、ＣＶＤ酸化膜４及び第１ゲート電極３の上から
所定パターンのフォトレジスト８を介して第２導電型の
不純物イオン（例えば、ヒ素イオン）の注入を行う（図
３（ａ）、図３（ｂ））。
スト５をマスクに異方性エッチング法により、ＣＶＤ酸
化膜４を約２０００Å、第１ポリシリコン膜３を約３０
００Åエッチングし、第１ゲート電極３を形成する。次
に、第１注入保護用酸化膜６を形成後、第１ゲート電極
３に直交するようにソース／ドレイン拡散層７を形成す
るため、ＣＶＤ酸化膜４及び第１ゲート電極３の上から
所定パターンのフォトレジスト８を介して第２導電型の
不純物イオン（例えば、ヒ素イオン）の注入を行う（図
３（ａ）、図３（ｂ））。
【００２３】但し、このソース／ドレイン拡散層７とな
る領域を含む第２導電型不純物イオン注入部の形成のた
めの不純物イオン注入（加速エネルギーを４０〜８０ｋ
ｅＶ、ドーズ量を２×１０15〜５×１０15ｃｍ-2）は、
後工程でエッチングされる分を考慮して、このエッチン
グ量より深く注入する必要があり、注入エネルギーを変
えて、複数回行っても良く、あるいは斜め回転注入（注
入角度を１０〜３０°とする。）を行っても良い。後者
の方が制御性良くソース／ドレイン拡散層７の形成が行
える。
る領域を含む第２導電型不純物イオン注入部の形成のた
めの不純物イオン注入（加速エネルギーを４０〜８０ｋ
ｅＶ、ドーズ量を２×１０15〜５×１０15ｃｍ-2）は、
後工程でエッチングされる分を考慮して、このエッチン
グ量より深く注入する必要があり、注入エネルギーを変
えて、複数回行っても良く、あるいは斜め回転注入（注
入角度を１０〜３０°とする。）を行っても良い。後者
の方が制御性良くソース／ドレイン拡散層７の形成が行
える。
【００２４】次に、第１ゲート電極３をマスクにシリコ
ン基板１を約３０００Åエッチングし、溝部１ａを形成
する。次に、第２ゲート絶縁膜９を約１７０Åの厚さで
形成後、第２ポリシリコン膜１０を約２０００Åの厚さ
で形成する（図４（ａ）、図４（ｂ））。
ン基板１を約３０００Åエッチングし、溝部１ａを形成
する。次に、第２ゲート絶縁膜９を約１７０Åの厚さで
形成後、第２ポリシリコン膜１０を約２０００Åの厚さ
で形成する（図４（ａ）、図４（ｂ））。
【００２５】次に、異方性エッチングを用いて、第２ポ
リシリコン膜１０をエッチングし、サイドウォール形状
の第２ゲート電極１０を形成し、第２注入保護用酸化膜
１１を約２００Åの厚さで形成する（図５（ａ）、図５
（ｂ））。トランジスタのチャネル幅は最大２つの溝部
１ａで挟まれたシリコン基板１の上面幅と、両溝部１ａ
の深さとの合計値であり、このチャネル幅に対し、後の
工程で、第１導電型の不純物をイオン注入して、チャネ
ル幅を狭めて行く。
リシリコン膜１０をエッチングし、サイドウォール形状
の第２ゲート電極１０を形成し、第２注入保護用酸化膜
１１を約２００Åの厚さで形成する（図５（ａ）、図５
（ｂ））。トランジスタのチャネル幅は最大２つの溝部
１ａで挟まれたシリコン基板１の上面幅と、両溝部１ａ
の深さとの合計値であり、このチャネル幅に対し、後の
工程で、第１導電型の不純物をイオン注入して、チャネ
ル幅を狭めて行く。
【００２６】次に、データ書き込みに応じて開口した第
３フォトレジスト１２を介して、第１導電型の不純物イ
オン（例えば、ボロンイオン）を注入角度を０°、加速
エネルギーを１６０〜２００ｋｅＶ、ドーズ量を１×１
０14〜２×１０14ｃｍ-2として注入し、高濃度の第１導
電型不純物イオン第１注入部１３を形成する（図６
（ａ）、図６（ｂ））。
３フォトレジスト１２を介して、第１導電型の不純物イ
オン（例えば、ボロンイオン）を注入角度を０°、加速
エネルギーを１６０〜２００ｋｅＶ、ドーズ量を１×１
０14〜２×１０14ｃｍ-2として注入し、高濃度の第１導
電型不純物イオン第１注入部１３を形成する（図６
（ａ）、図６（ｂ））。
【００２７】次に、データ書き込みに応じて開口した第
４フォトレジスト１４を介して第１導電型の不純物イオ
ンを斜め回転注入（注入角度は１０〜４５°とする。）
を用い、加速エネルギーを１６０〜２００ｋｅＶ、ドー
ズ量を１×１０14〜２×１０14ｃｍ-2とて注入し、高濃
度の第１導電型不純物イオン第２注入部１５を形成する
（図７（ａ）、図７（ｂ））。シリコン基板１上面への
イオン注入量と、溝部１ａの側面へのイオン注入量は特
に限定されず、高濃度の第１導電型イオンの注入量は、
動作電圧よりも大きなトランジスタのしきい値電圧を設
定し得る量であればよい。
４フォトレジスト１４を介して第１導電型の不純物イオ
ンを斜め回転注入（注入角度は１０〜４５°とする。）
を用い、加速エネルギーを１６０〜２００ｋｅＶ、ドー
ズ量を１×１０14〜２×１０14ｃｍ-2とて注入し、高濃
度の第１導電型不純物イオン第２注入部１５を形成する
（図７（ａ）、図７（ｂ））。シリコン基板１上面への
イオン注入量と、溝部１ａの側面へのイオン注入量は特
に限定されず、高濃度の第１導電型イオンの注入量は、
動作電圧よりも大きなトランジスタのしきい値電圧を設
定し得る量であればよい。
【００２８】これ以外にも、溝部１ａの深さと溝部１
ａ、１ａ間のシリコン基板１上面の幅を種々変えて、目
的とするトランジスタの種類を任意につくることができ
る。例えば、深さと幅が同じであれば、４種類の駆動能
力の異なるトランジスタが形成できる。
ａ、１ａ間のシリコン基板１上面の幅を種々変えて、目
的とするトランジスタの種類を任意につくることができ
る。例えば、深さと幅が同じであれば、４種類の駆動能
力の異なるトランジスタが形成できる。
【００２９】また、図８及び図９に示すように、第１ゲ
ート電極３と第２ゲート電極１０とは、フィールド絶縁
膜２１上で層間絶縁膜２０に形成されたコンタクト部１
８を介して電極配線１９により接続する。
ート電極３と第２ゲート電極１０とは、フィールド絶縁
膜２１上で層間絶縁膜２０に形成されたコンタクト部１
８を介して電極配線１９により接続する。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、セルトランジスタのチャネル幅の領
域を立体的に形成することができ、セルトランジスタサ
イズを拡大せずにチャネル幅を広くすることができ、そ
の結果従来の２値レベルのマスクＲＯＭと同等のセルサ
イズで多値レベル間の特性マージンを広く取ることがで
きる。
用いることにより、セルトランジスタのチャネル幅の領
域を立体的に形成することができ、セルトランジスタサ
イズを拡大せずにチャネル幅を広くすることができ、そ
の結果従来の２値レベルのマスクＲＯＭと同等のセルサ
イズで多値レベル間の特性マージンを広く取ることがで
きる。
【００３１】また、現在使用されている２値レベルのマ
スクＲＯＭと比べてセル面積が３５％程度に縮小するこ
とが可能となる。また、論理回路としては２進法に従っ
た方が回路的に効率がよく、多値レベルを識別する場合
の回路（特性）マージンも併せて考慮すると６値のうち
読み出しマージンの広い４値を選び出すことも可能とな
る。したがって、センシング回路等のメモリセル以外の
回路を含めたチップ面積でも２値のマスクＲＯＭと比べ
て４０％〜７０％程度の縮小が可能である。
スクＲＯＭと比べてセル面積が３５％程度に縮小するこ
とが可能となる。また、論理回路としては２進法に従っ
た方が回路的に効率がよく、多値レベルを識別する場合
の回路（特性）マージンも併せて考慮すると６値のうち
読み出しマージンの広い４値を選び出すことも可能とな
る。したがって、センシング回路等のメモリセル以外の
回路を含めたチップ面積でも２値のマスクＲＯＭと比べ
て４０％〜７０％程度の縮小が可能である。
【００３２】更に、サイドウォールを利用してゲート電
極を自己整合的に形成することで、セルトランジスタの
間隔を加工限界以下の寸法で形成でき、且つ、データの
書き込みのための不純物イオン注入を注入角度を０°と
する代わりに斜め回転注入を用いることにより、注入エ
ネルギーを高エネルギー化せずに行えることで、注入精
度及び量産性を損なうことはない。
極を自己整合的に形成することで、セルトランジスタの
間隔を加工限界以下の寸法で形成でき、且つ、データの
書き込みのための不純物イオン注入を注入角度を０°と
する代わりに斜め回転注入を用いることにより、注入エ
ネルギーを高エネルギー化せずに行えることで、注入精
度及び量産性を損なうことはない。
【図１】本発明の一実施の形態の半導体装置の平面図で
ある。
ある。
【図２】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図３】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図４】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図５】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図６】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図７】（ａ）は図１のＸ−Ｘ断面の一部製造工程図、
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
（ｂ）は図１のＹ−Ｙ断面の一部製造工程図である。
【図８】本発明の一実施の形態の半導体装置におけるゲ
ート電極と金属配線部との接続状態を示す平面図であ
る。
ート電極と金属配線部との接続状態を示す平面図であ
る。
【図９】図８のＺ−Ｚ断面図である。
【図１０】従来の多値ＲＯＭの平面図である。
【図１１】（ａ）は図１０のＡ−Ａ断面図であり、
（ｂ）は図１０のＢ−Ｂ断面図であり、（ｃ）は図１０
のＣ−Ｃ断面図であり、同（ｄ）は図１０のＤ−Ｄ断面
図である。
（ｂ）は図１０のＢ−Ｂ断面図であり、（ｃ）は図１０
のＣ−Ｃ断面図であり、同（ｄ）は図１０のＤ−Ｄ断面
図である。
１ シリコン基板 １ａ 溝部 ２ 第１ゲート絶縁膜 ３ 第１ポリシリコン膜（第１ゲート電極） ４ ＣＶＤ酸化膜 ５ 第１フォトレジスト ６ 第１注入保護用酸化膜 ７ 第２導電型不純物イオン注入部 ８ 第２フォトレジスト ９ 第２ゲート絶縁膜 １０ 第２ポリシリコン膜（第２ゲート電極） １１ 第２注入保護用酸化膜 １２ 第３フォトレジスト １３ 第１導電型不純物イオン第１注入部 １４ 第４フォトレジスト １５ 第１導電型不純物イオン第２注入部 １６ ソース拡散層 １７ ドレイン拡散層 １８ コンタクト部 １９ アルミニウム配線 ２０ 層間絶縁膜 ２１ フィールド絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112 H01L 29/78
Claims (3)
- 【請求項１】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有する半導体記憶装置におい
て、 第１の導電型の半導体基板表面に複数本配列に形成され
た溝部と、上記溝部と直交して複数本形成された第２導
電型のソース／ドレイン拡散層と、上記溝部に挟まれた
上記半導体基板上面部及び上記溝部側面部にゲート酸化
膜を介して、上記溝部に対して平行に形成されたゲート
電極とを有し、データ書き込みのための第１導電型不純
物が上記溝部に挟まれた上記半導体基板上面部及び上記
溝部の両側面のうちの所望の面に注入され、実効チャネ
ル幅が３種類以上に設定された上記電流駆動能力の異な
る複数個のトランジスタを備えた半導体記憶装置であっ
て、 上記データ書き込みのための第１導電型不純物が上記溝
部に挟まれた上記第１導電型半導体基板上面部及び上記
溝部の両側面に全く注入されていない、一又は複数の第
１トランジスタと、 上記データ書き込みのための第１導電型不純物が上記溝
部に挟まれた上記半導体基板上面部のみに注入されてい
る、一又は複数の第２トランジスタと、 上記データ書き込みのための第１導電型不純物が上記溝
部の一側面にのみ注入されている、一又は複数の第３ト
ランジスタと、 上記データ書き込みのための第１導電型不純物が上記溝
部の両側面にのみ注入されている、一又は複数の第４ト
ランジスタと、 上記データ書き込みのための第１導電型不純物が上記溝
部に挟まれた上記半導体基板上面部及び上記溝部の一側
面にのみ注入されている、一又は複数の第５トランジス
タと、 上記データ書き込みのための第１導電型不純物が上記溝
部に挟まれた上記半導体基板上面部及び上記溝部の両側
面に注入されている、一又は複数の第６トランジスタと
を有し、 上記第１乃至第６トランジスタによる６値出力レベル
の、複数個のトランジスタを備えた ことを特徴とする半
導体記憶装置。 - 【請求項２】 上記第１トランジスタ乃至第６トランジ
スタの内の任意の４種類のトランジスタを選択した４値
出力レベルの複数のトランジスタを備えたことを特徴と
する、請求項１記載の半導体記憶装置。 - 【請求項３】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有する半導体記憶装置の製造方
法において、 第１の導電型の半導体基板上に第１ゲート絶縁膜を介し
て、第１ゲート電極を複数本並列に形成する工程と、 イオン注入により第２導電型のソース／ドレイン拡散層
を上記第１ゲート電極に直交するように複数本形成する
工程と、 上記第１ゲート電極をマスクとして、上記半導体基板表
面に複数本複数本配列に形成された溝部と、上記溝部と
直交して複数本形成された第２導電型のソース／ドレイ
ン拡散層と、 上記第１ゲート電極をマスクに上記半導体基板表面に複
数本の溝部を形成する工程と、 第２ゲート絶縁膜を介して第２ゲート電極材料を全面に
堆積させ、異方性エッチングにより上記溝部側面にサイ
ドウォール形状の第２ゲート電極を形成する工程と、 データ書き込みに応じて形成した第１フォトレジストを
介して、上記半導体基板に対して垂直方向の第１導電型
の不純物のイオン注入、及びデータ書き込みに応じて形
成した第２フォトレジストを介して、上記半導体基板に
対して所定の角度での第１導電型の不純物のイオン注入
を行い、実効チャネル幅の異なるセルトランジスタを複
数種設定する工程とを有することを特徴とする、半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08221396A JP3261306B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08221396A JP3261306B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09275151A JPH09275151A (ja) | 1997-10-21 |
| JP3261306B2 true JP3261306B2 (ja) | 2002-02-25 |
Family
ID=13768152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08221396A Expired - Fee Related JP3261306B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3261306B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222680B2 (en) * | 2002-10-22 | 2012-07-17 | Advanced Micro Devices, Inc. | Double and triple gate MOSFET devices and methods for making same |
-
1996
- 1996-04-04 JP JP08221396A patent/JP3261306B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09275151A (ja) | 1997-10-21 |
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