KR101812389B1 - Pmos 집적을 위한 컬럼 iv 트랜지스터 - Google Patents

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    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract

고 농도의 게르마늄을 갖는 소스/드레인 영역을 갖춘 컬럼 IV 트랜지스터를 형성하는 기술이 개시되며, 이 기술은 종래 소자들에 비해 감소된 기생 저항을 나타낸다. 일부 예시적인 실시예에서, 소스/드레인 영역 각각은 박막의 p형 실리콘이나 게르마늄 혹은 SiGe 디포지션을 포함하는데, 이때 소스/드레인 물질 디포지션의 나머지 부분은 p형 게르마늄이나 혹은 게르마늄 합금(예컨대 게르마늄:주석이거나 다른 적절한 변형 유발자로서, 적어도 80원자%의 게르마늄 함량과 20원자% 미만의 다른 성분을 가짐)이다. 일부 실시예에서, 변형 완화(strain relaxation)의 증거는 불합치 전위(misfit dislocation) 및/또는 스레딩 전위(threading dislocation) 및/또는 쌍정(twins)을 포함하는 게르마늄이 풍부한 캡 층에서 관찰될 수 있다. 평면 및 비평면 트랜지스터 구조(예컨대 FinFET 및 나노와이어 트랜지스터) 뿐만 아니라 변형 및 비변형 채널 구조를 포함한 다양한 트랜지스터 구성이 이용될 수 있다.

Description

PMOS 집적을 위한 컬럼 IV 트랜지스터{COLUMN IV TRANSISTORS FOR PMOS INTEGRATION}
관련 출원
본 출원은 2010년 12월 21일 출원된 미국 출원 번호 제12/975,278호의 일부 계속 출원이며, 그 우선권을 주장한다.
트랜지스터, 다이오드, 저항, 캐패시터, 그리고 반도체 기판 위에 형성된 그 밖의 수동 및 능동 전자 소자들을 포함하는 회로 소자의 성능 향상은 전형적으로 이 소자들의 설계, 제조 및 동작 동안에 고려되는 주요 요소이다. 예를 들어, 상보형 금속 산화물 반도체(CMOS)에 이용되는 금속 산화물 반도체(MOS) 트랜지스터 반도체 소자의 설계, 제조 또는 형성 동안에는 종종 외부 저항 Rext로 알려진 콘택트 관련 기생 저항을 최소화시키는 것이 바람직하다. Rext를 감소시키면, 등가 트랜지스터 설계에서도 더 높은 전류가 가능하다.
도 1은 소스 및 드레인 팁 영역을 포함하는 전형적인 MOS 트랜지스터의 저항의 성분들을 개략적으로 예시한다.
도 2는 본 발명의 일 실시예에 따른 컬럼 IV 트랜지스터를 형성하는 방법이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따라 도 2의 방법을 수행할 때 형성되는 구조들을 예시한다.
도 4a 내지 도 4g는 각각 본 발명의 일 실시예에 따라 형성된 FinFet 트랜지스터 구조들의 투시도를 도시한다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따라 형성된 나노와이어 트랜지스터 구조의 투시도를 도시한다.
도 6은 본 발명의 예시적인 일 실시예에 따라 하나 이상의 트랜지스터 구조로 구현된 컴퓨터 시스템을 예시한다.
이해할 수 있듯이, 도면들이 반드시 정규 규격대로 그려지거나 또는 특허청구된 발명을 도시된 특정 구성으로 한정하려는 의도로 그려진 것은 아니다. 예를 들어, 몇몇 도면이 전반적으로 직선, 직각 및 평활면을 나타내고 있지만, 실제 트랜지스터 구조의 구현물은 완벽한 직선과 직각이 아닐 수도 있으며, 이용되는 현실적인 처리 장비 및 기술의 제한으로, 일부 특징들은 표면 토폴로지(surface topology)를 가질 수 있거나 평활하지 않을 수도 있다. 요컨대, 도면들은 단지 예시적인 구조를 보여주기 위해 제공된다.
고 농도의 게르마늄을 갖는 소스/드레인 영역을 갖춘 컬럼 IV 트랜지스터를 형성하는 기술이 개시되며, 이 기술은 종래 소자들에 비해 감소된 기생 저항을 나타낸다. 일부 예시적인 실시예에서, 최종 트랜지스터 구조의 소스/드레인 영역의 각각은 박막의 p형 실리콘 혹은 게르마늄 혹은 실리콘 게르마늄(SiGe) 라이너 층을 포함하는데, 이때 소스/드레인 재료의 나머지 부분은 p형 게르마늄이나 혹은 예컨대 적어도 80원자%의 게르마늄 함량(그리고 20원자% 미만의 다른 성분, 예컨대 주석 및/또는 다른 적절한 변형 유발자)을 갖는 예컨대 게르마늄과 주석을 포함하는 게르마늄 합금이다. 일부 실시예에서, 변형 완화(strain relaxation)의 증거는 불합치 전위(misfit dislocation) 및/또는 스레딩 전위(threading dislocation)를 포함하는 이러한 게르마늄 충만 층(germanium rich layer)에서 관찰될 수 있다. 변형된 채널(strained channel) 구조와 비변형된 채널(unstrained channel) 구조 뿐만 아니라 평면 트랜지스터 구조 및 비평면 트랜지스터 구조(예컨대 FinFETs 및 나노와이어 트랜지스터)를 포함하는 다양한 트랜지스터 구성 및 적절한 제조 공정이 본 개시물의 견지에서 명확해질 것이다. 비록 다른 트랜지스터 구성도 본 기술로부터 마찬가지의 이점을 가질 수 있겠지만, 본 기술은 특히 p형 MOS(PMOS) 소자를 구현하는데 특히 적합하다.
개요
전술한 것처럼, 트랜지스터의 구동 전류 증가는 소자 외부 저항 Rext을 줄임으로써 달성될 수 있다. 그러나, 도 1에서 알 수 있는 바와 같이, PMOS 트랜지스터 성능은 소자 내부의 다양한 구성요소의 저항들의 함수이다. 채널 저항 R1은 캐리어 이동도를 통해 조절되는데, 이것은 채널 내부의 압축 변형(compressive strain)의 함수이다. 소자의 외부 저항 Rext은 팁 저항 R2(팁 영역은 소스/드레인 확장부로도 불림), 소스/드레인 저항 R3 및 (금속 대 반도체) 콘택트 저항 R4을 포함한다. 이러한 분할된 저항들 모두는 물질적 요소(예컨대 경계면 양단의 에너지 장벽, 캐리어 농도 및 이동도), 기하학적 구조 요소(예컨대 길이, 폭 등등) 및 동적 전기 부하 요소(전류 폭주(current crowding))를 갖는다.
따라서, 본 발명의 일부 실시예에 따르면, 소스/드레인 영역의 전형적인 실리콘 또는 SiGe 합금 물질을 p형 박막 라이너(p-type thin linear) 및 고 함량(매우 높은 p형 도핑 농도)의 게르마늄으로 대체함으로써 외부 저항 요소들(R2, R3 및 R4)을 최소화시킨다. 또한, 높은 압축 변형 물질을 도입함으로써, 채널 홀 이동도가 최대화되거나 그렇지 않으면 증가되어, 결과적으로 채널 저항(R1)을 감소시킨다. 감소된 채널, 팁, 소스/드레인 및 콘택트 저항의 최종 영향은 소정 전압에 대해(임계 전압 Vt에 대해, 즉, V-Vt) 트랜지스터 전류가 개선되는 것이다.
일부 실시예에서, 박막 라이너는 p형 도핑된 실리콘 혹은 게르마늄 혹은 SiGe 합금이며, 일반적으로 소스/드레인 디포지션 층의 총 두께의 50% 미만이다. 나머지 소스/드레인 디포지션 층의 두께는 전체 소스/드레인 디포지션 층 두께의 50%보다 더 큰데, 이 나머지 층은 예를 들면 p형 도핑된 게르마늄이나 혹은 예컨대 적어도 80원자%의 게르마늄과 20원자% 이하의 다른 성분(예컨대 주석 및/또는 다른 적절한 변형 유발자 및/또는 다른 부차적인 의도하지 않은 성분)을 갖는 게르마늄:주석 혹은 게르마늄:주석:x(이 x는 실리콘이나 다른 부차적인 성분 혹은 프로세스/확산-기반 인공 산물임)같은 게르마늄 합금일 수 있다. 일부 특정 실시예로, 고 농도 게르마늄 캡에 대한 소스/드레인 라이너의 두께 비율은 약 1:5 이하이다(여기에서 라이너는 전체 소스/드레인 디포지션 층 두께의 약 20% 이하를 구성한다). 일부 경우, 라이너 두께는 한 개 내지 수 개의 모노층(monolayers)이다.
이 기술은 많은 장치 및 시스템에서 트랜지스터 소자를 형성하는데 이용될 수 있다. n형 MOS(NMOS) 트랜지스터와 PMOS 트랜지스터를 둘 다 포함하는 CMOS 소자같은 일부 실시예에서, 다양한 방식으로 선택도(selectivity)가 달성될 수 있다. 일 실시예로, 예를 들면, NMOS 소스/드레인 위치 상의 디포지션은 PMOS 디포지션 동안에 NMOS 영역을 마스크 오프함으로써 방지될 수 있다. 다른 실시예에서, 선택도는 자연발생적인 선택도를 포함할 수도 있다. 예를 들면, 보론 도핑된 게르마늄이 p형 SiGe(혹은 실리콘) 소스/드레인 영역 위에서 성장하는 동안, 이것은 실리콘 다이옥사이드(SiO2) 혹은 실리콘 나이트라이드(SiN)같은 절연체 표면 위에는 성장하지 않으며, 예컨대 n형 영역내의 인이 강하게 도핑된 노출된 실리콘 위에도 성장하지 않는다.
본원에 제시된 기술은 변형된 및 비변형된 채널 구조 뿐만 아니라 평면형, 평탄형 또는 융기형 소스/드레인, 비평면형(예컨대 이중 게이트 및 3차원 게이트 트랜지스터 구조같은 핀형(finned) 트랜지스터 및 나노와이어 트랜지스터)를 포함한 많은 트랜지스터 구조와 구성에서 소자 저항을 개선하기 위해 채용될 수 있다. 소스/드레인 영역은 (예컨대 에치 프로세스를 이용하여) 함몰될 수도 있고 혹은 함몰되지 않을 수도 있다(예컨대 기판의 최상부 표면상에 형성됨). 또한, 트랜지스터 소자는 짧은 채널 효과(SCE;short channel effect)를 개선하는 동시에 트랜지스터의 총 저항을 감소시키도록 설계된 소스 및 드레인 팁 영역을 선택적으로 포함할 수도 있지만, 이 팁 영역이 필수적인 것은 아니다. 또한 트랜지스터 소자는 많은 게이트 구성을 포함할 수 있는데, 예를 들면, 폴리게이트, 하이-k 유전 금속 게이트, 대체 금속 게이트(RMG;replacement metal gate) 공정 게이트 또는 임의의 다른 게이트 구조를 포함할 수 있다. 많은 구조적 특징이 본원에 설명된 저 저항 트랜지스터 기술과 함께 이용될 수 있다.
일부 실시예에 따르면, 실리콘과 SiGe의 에피택셜 합금의 프로파일은 고 농도 게르마늄 프로파일로부터 쉽게 구별될 수 있으므로, 게이트 라인에 수직인 투과 전자 현미경(TEM;transmission electron microscopy) 단면 또는 2차 이온 질량 분석(SIMS;secondary ion mass spectroscopy) 프로파일이 구조내의 게르마늄 농도를 보여주기 위해 이용될 수 있다. 이러한 실리콘 함유 기판인 경우, 변형된(전위가 없는(dislocation-free)) 소스/드레인 영역을 유지하기 위한 전형적인 조건을 포기함으로써, 소스/드레인 충진재와 실리콘 채널 사이의 격자 디멘젼 불일치는 순수 게르마늄에 비해 적어도 2X 만큼 증가될 수 있고, 게르마늄-주석 합금의 경우에는그 이상일 수 있다. 게르마늄이 충분한 캡 층에 전위가 존재하는 경우에는 100%가 아닌 변형을 채널로 이동시킬 수 있는 반면, 디포지션 후 열처리는 변형된 SiGe 제어와 비교해 (본원에 설명된 것처럼) 완화막에 대해서도 선명한 트랜지스터 성능(V-V1의 조건에서 전류) 이득을 제공하는데 이용될 수 있다. 알 수 있듯이, 완화라는 것은 일반적으로 막이 불합치 전위를 제공할 수 있음을 의미하지만, 이것은 또한 전위 형성 및 전파와 연관된 가소성 완화 메커니즘(plastic relaxation mechanism)을 말할 수도 있다. 탄성 완화 프로세스(process of elastic relaxation)는 변형된 재료가 기판에 의해 완전히 억제되지 않는 예컨대 FinFET(예를 들면 3차원 게이트)와 나노와이어 구조같은 비평면 구성에서 가능해진다. 따라서, 평면내 격자 상수는 기판과 무관하게 확장 혹은 수축시키는데 보다 더 융통성을 가지며, 이 프로세스는 불합치 전위의 형성 및 전파를 요구하지 않는다. 본원에서는 이후부터 완화라는 단어가 가소성 완화의 의미로 이용되며, 탄성 완화의 의미로 사용되지 않는다. 본원에 설명된 것처럼 고 농도 게르마늄 캡을 합금하기 위해 주석 또는 다른 적절한 변형 유발자를 사용하는 것은 채널 영역 내의 변형을 중가시키기 위해 선택적으로 이용될 수 있고, 이로써 도 1의 저항 R1의 감소를 통해 총 소자 저항을 더욱 줄일 수 있다. 보다 더 잘 이해될 수 있듯이, 결함이 없는 순수 게르마늄이 바람직할 것이지만, 예컨대 실리콘 기판 또는 소위 50원자% 게르마늄을 갖는 SiGe 기판일지라도 디포지션에 결함이 없도록 성장시키는 것은 일반적으로 어렵다. 그러나 의외로 만약 전형적으로 완전히 변형된 SiGe 층과 일부 결함을 갖는(예컨대 불합치 및/또는 스레딩 전위를 갖는) 게르마늄 충만 층의 성능을 비교해 보면, 결함이 있는 게르마늄 충만 층의 성능이 더 낫다. 이해할 수 있듯이, 이것은 박막에 대한 통상적인 수준의 해석과 상반되므로, 이 결과는 일반적으로 직관에 의한 것이 아니다. 어쨌든, 본 발명의 일부 실시예가 불합치 전위, 스레딩 전위 및 쌍정(쌍정면을 가로질러 격자 배열의 변화로 인해 초래되는 결함)같은 결정 특성을 갖추지 못한 게르마늄이 충만 캡을 포함하는 반면, 다른 실시예들은 이러한 결정 특정을 하나 이상 갖는 게르마늄 충만 층을 포함할 수 있다.
아키텍처 및 방법론
도 2는 본 발명의 일 실시예에 따른 컬럼 IV 트랜지스터를 형성하는 방법이다. 도 3a 내지 도 3f는 본 발명의 다양한 실시예에 따라 도 2의 방법을 수행할 때 형성되는 예시적인 구조들을 예시한다. 하나 이상의 이러한 트랜지스터는 예컨대 프로세서 또는 통신 칩 또는 메모리 칩의 제조시에 형성될 수 있을 것이다. 이때 이 집적회로들은 다양한 전자 장치 및 시스템내에 이용될 수 있다.
예시적인 방법은 하나 이상의 게이트 스택을 MOS 소자가 형성될 반도체 기판 위에 형성하는 단계(202)를 포함한다. MOS 소자는 예를 들면 PMOS 트랜지스터를 포함하거나, 혹은 (예컨대 CMOS 소자인 경우) NMOS 트랜지스터와 PMOS 트랜지스터 모두를 포함할 수 있다. 도 3a는 기판(300) 위에 형성괸 PMOS 트랜지스터를 포함하는 예시적인 구조를 도시한다. 도면에서 알 수 있듯이, 게이트 스택은 채널 영역 위에 형성되며, 게이트 유전층(302), 게이트 전극(304) 및 선택적 하드 마스크(306)를 포함한다. 스페이서(310)는 게이트 스택에 인접하여 형성된다.
게이트 유전층(302)은 예컨대 실리콘 옥사이드(SiO2)같은 임의의 적절한 산화물이거나 또는 하이-k 게이트 유전 물질일 수 있다. 하이-k 유전 물질의 예로서, 예컨대 하프늄 옥사이드(hafnium oxide), 하프늄 실리콘 옥사이드, 란타늄 옥사이드(lanthanum oxide), 란타늄 알루미늄 옥사이드(lanthanum aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리콘 옥사이드, 탄탈룸 옥사이드(tantalum oxide), 티타늄 옥사이드(titanium oxide), 바륨 스트론튬 티타늄 옥사이드(barium strontium titanium oxide), 바륨 티타늄 옥사이드(barium titanium oxide), 스트론튬 티타늄 옥사이드(strontium titanium oxide), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 리드 스칸듐 탄탈룸 옥사이드(lead scandium tantalum oxide) 및 리드 징크 니오베이트(lead zinc niobate) 등이 있다. 일부 실시예에서, 하이-k 물질이 이용될 때 어닐링 프로세스가 게이트 유전층(302)에 수행되어 그 품질을 개선시킬 수도 있다. 일부 특정 실시예에서, 하이-k 게이트 유전층(302)은 5Å 내지 약 100Å 범위의 두께를 가질 수 있다(예를 들면, 10Å). 다른 실시예에서, 게이트 유전층(302)은 모노층 두께의 산화물일 수 있다. 일반적으로, 게이트 유전층(302)의 두께는 게이트 전극(304)을 소스 및 드레인 콘택트로부터 절연시키기에 충분해야 한다. 일부 실시예에서, 하이-k 물질의 품질을 개선하기 위해 어닐링 프로세스같은 추가적인 공정이 하이-k 게이트 유전층(302)에 대해 수행될 수도 있다.
게이트 전극(304)의 재료는 다른 적절한 게이트 전극 재료가 마찬가지로 이용될 수 있다 하더라도 예를 들면 폴리실리콘, 실리콘 나이트라이드, 실리콘 카바이드(silicon carbide) 또는 금속층(예컨대 텅스텐, 티타늄 나이트라이드, 탄탈륨, 탄탈룸 나이트라이드)일 수 있다. 이후에 RMG 프로세스 동안 제거되는 희생 물질일 수도 있는 게이트 전극(304)의 재료는 일부 실시예에서 약 10Å 내지 약 500Å 범위의 두께를 갖는다(예를 들면, 10Å).
선택적 게이트 하드 마스크 층(306)은 공정동안 이용하거나 특정 이점을 제공하기 위해 이용되는데, 예컨대 후속 에치 및/또는 이온 주입 프로세스시에 게이트 전극(304)을 보호하기 위해 이용될 수 있다. 하드 마스크 층(306)은 예컨대 실리콘 다이옥사이드, 실리콘 나이트라이드 및/또는 다른 종래의 절연물처럼 전형적인 하드 마스크 재료를 이용하여 형성될 수 있다.
게이트 스택은 통상적인 방법이나 모든 적절한 맞춤형 기술에 의해 형성될 수 있다(예컨대 도 2a에 도시된 것처럼 게이트 스택을 형성하기 위해 게이트 전극과 게이트 유전층의 일부들을 에칭으로 제거하는 종래의 패터닝 프로세스). 게이트 유전층(302)의 재료와 게이트 전극(304)의 재료 각각은 예컨대 화학 기상 증착(CVD), 원자층 증착(ALD), 스핀-온 증착(SOD) 혹은 물리 기상 증착(PVD)같은 종래의 디포지션 프로세스를 이용하여 형성될 수 있다. 대안적인 디포지션 기술도 마찬가지로 이용될 수 있는데, 예를 들면, 게이트 유전층(302)과 게이트 전극(304) 물질이 열적으로 성장될 수도 있다. 본 개시물의 견지에서 잘 이해될 수 있듯이, 본원에 설명된 것처럼 저 저항 트랜지스터 소자 또는 구조를 제공하기 위해 많은 다른 적절한 물질, 기하학적 구조 및 형성 프로세스가 본 발명의 실시예를 구현하는데 이용될 수 있다.
스페이서(310)는 예컨대 실리콘 옥사이드, 실리콘 나이트라이드 또는 다른 적절한 스페이서 물질같은 종래의 재료들을 이용하여 형성될 것이다. 스페이서(310)의 폭은 일반적으로 형성되는 트랜지스터와 관련한 설계 요건에 기반하여 선정될 것이다. 그러나 일부 실시예에서, 소스/드레인 팁 영역에 충분히 높은 p형 도핑된 게르마늄 성분(예컨대 보론 도핑된 게르마늄) 또는 SiGe 합금 라이너가 제공될 경우, 스페이스(310)의 폭은 소스 및 드레인 팁의 형성에 의해 부과되는 설계 제약에 영향을 받지 않는다.
벌크 기판, 절연층 상의 반도체 기판(XOI, 여기에서 X는 실리콘, 게르마늄 혹은 게르마늄 충만 실리콘이다), 그리고 후속 게이트 패터닝 프로세스 이전에 핀이나 나노와이어가 형성될 수 있는 기판을 포함하는 다층 구조 등을 포함한 많은 적절한 기판이 기판(300)을 구현하는데 이용될 수 있다. 일부 특정 실시예로, 기판(300)은 게르마늄 혹은 실리콘 혹은 SiGe 벌크 기판이거나, 또는 옥사이드 기판 상의 게르마늄 혹은 실리콘 혹은 SiGe 기판이다. 비록 예시적인 몇 개의 물질로부터 기판(300)이 형성되는 것처럼 본원에 설명되어 있을지라도, 저 저항 트랜지스터 소자가 구축될 수 있는 토대의 역할을 할 수 있는 다른 적절한 재료들도 청구된 발명의 사상과 범주에 속하는 것이다.
도 3a를 다시 참조하면, 하나 이상의 게이트 스택이 형성된 이후에, 본 방법은 일부 선택적인 프로세싱으로 진행하는데, 본 실시예에서는 트랜지스터 구조의 소스/드레인 영역을 에칭하는 단계(204)와, (만약 존재한다면) 이 구조의 NMOS 소스/드레인 영역을 마스크-오프하는 단계(206)를 포함한다. 인지할 수 있듯이, 소스/드레인 영역이 반드시 함몰되거나 에칭될 필요는 없다. 이런 경우에, 비함몰된 소스/드레인 영역은 에칭없이 기판(300)에 형성될 수 있다. 이러한 비함몰형 소스/드레인 영역은 채널 저항에 영향을 주지 않는 반면, 일부 실시예에 따라서 얇은 라이너와 고 농도 게르마늄 캡을 갖는 이중층 소스/드레인 구조는 여전히 낮은 콘택트 저항을 제공하도록 구현될 수 있다. 또한 인지될 수 있듯이, 모든 실시예가 n형 영역을 포함하는 것은 아닐 것이다. 일부 실시예의 경우, 예컨대 제조중인 회로가 PMOS 소자만 포함할 수도 있을 것이다. 이러한 일부 실시예인 경우에는, 마스트-오프될 n형 소스/드레인 영역이 존재하지 않을 수 있다. n형 영역이 제공될 때, p형 프로세싱동안에 n형 영역을 보호하도록 임의의 적절한 마스킹 기술이 이용될 수 있다.
예시적인 실시예에서, 소스/드레인 영역이 에칭되는 경우, 소스/드레인 캐비티(312/314)가 도 3a에 잘 도시된 것처럼 초래된다. 이 캐비티는 소스/드레인 영역의 위치를 효과적으로 정의한다. 도면에 보이는 바와 같이, 기판(300)이 에칭 처리되어 소스/드레인 캐비티(312/314)만 제공하는 것이 아니라 게이트 유전층(302)을 언더컷한 각각의 팁 영역(312A/314A)도 제공하고 있다. 캐비티(312/314)와 각각의 팁 영역(312A/314A)은 많은 적절한 프로세스를 이용하여 종래처럼 처리되어 형성될 수 있다. 일부 실시예의 경우, 이 처리 과정으로서, 게이트 스택에 인접한 기판(300)의 부분을 고 농도로 도핑하도록 이온 주입을 하고 도펀트가 기판(300)의 먼 곳까지 퍼지도록 어닐링함으로써 의도된 소스/드레인 영역의 에칭률을 개선하는 것을 포함한다. 이후, 기판(300)의 도핑된 영역을 에치하여 캐비티(312/314)와 각각의 팁 영역(312A/314A)을 형성화도록 건식 에치 프로세스가 이용될 수 있다. 건식 에치 프로세스가 완료된 이후에는, 예컨대 캐비티(312/314)와 각각의 팁 영역(312A/314A)을 정리하고 더 에칭하도록 습식 에치가 이용될 수도 있다. 종래의 습식 에칭 화학 물질 혹은 맞춤형 습식 에칭 화학 물질을 이용하여 수행될 수 있는 이러한 습식 에칭은 예를 들면 탄소, 불소(fluorine), 염화불화탄소(chlorofluorocarbon) 및 예컨대 실리콘 옥사이드같은 산화물 등의 오염물질을 제거하여 후속 처리가 수행될 깨끗한 표면을 제공하는데 이용될 수 있다. 또한, 단결정 실리콘 기판을 가정하면, 고품질의 에피택셜 디포지션이 발생할 매끄로운 표면을 제공하기 위해 <111> 및 <001> 결정면과 함께 기판(300)의 박막부분을 제거하도록 습식 에칭이 이용될 수도 있다. 일부 예시적인 경우, 에칭으로 제거되는 기판(300)의 박막부분은 예를 들면 최대 5nm의 두께까지이고, 잔여 오염물질도 제거될 수 있다. 습식 에칭은 일반적으로 캐비티(312/314)와 각각의 팁 영역(312A/314A)의 에지(edges)가 <111> 및 <001> 결정면을 따르도록 만든다.
도 2를 다시 참조하면, 본 방법은 p형 실리콘 혹은 게르마늄 혹은 p형 소스/드레인 영역내의 SiGe 라이너(313/315)를 디포지트하는 단계(208)로 진행한 다음, 라이너(313/315) 위 p형 소스/드레인 영역 내부에 p형 게르마늄 혹은 게르마늄 합금을 디포지트하는 단계(210)로 진행한다. 이러한 디포지트 단계의 각각은 비록 임의의 적절한 디포지션 프로세스가 이용될 수 있다하더라도 예컨대 선택적 에피택셜 디포지션을 이용하여 수행될 수 있다. 도 3b를 참조하여 알 수 있듯이, p형 실리콘 혹은 게르마늄 혹은 SiGe 라이너(313/315)가 캐비티(312/314)와 그 각각의 팁 영역(312A/314A) 내부에 디포지트된다. 또한, 도 3c에 잘 도시된 바와 같이, 캐비티(312/314)와 그 각각의 팁 영역(312A/314A)은 p형 라이너(313/315) 위에 p형 게르마늄 혹은 게르마늄 합금(318/320)으로 이루어진 후막의 덮개층이 제공되도록 충진된다. 예시적인 p형 도펀트로서, 예컨대 보론, 갈륨 혹은 다른 임의의 적절한 p형 도펀트를 들 수 있으며, 인지될 수 있듯이, 청구된 본 발명은 임의의 특정한 도펀트를 한정하도록 의도되지 않았다.
기판(300)이 실리콘 혹은 SiGe 벌크 기판이거나 혹은 절연층 상의 반도체 기판(XOI, 여기에서 X는 실리콘 혹은 SiGe이다)인 특정한 일부 예시적인 실시예에 따르면, 소스 및 드레인 캐비티(312/314)와 함께 그들의 각각의 팁 영역(312A/314A)은 인 시추 보론 도핑된 실리콘 혹은 SiGe로 충진되고, 이로써 대응하는 라이너(313/315)가 형성된 다음, 인 시추 도핑된 게르마늄 혹은 게르마늄 충만 합금으로 충진되어 캡(318/320)을 제공하게 된다. 기판(300)이 게르마늄 벌크 기판이거나 혹은 절연층 상의 게르마늄 기판인 다른 예시적인 실시예에서, 소스 및 드레인 캐비티(312/314)와 함께 그들의 각각의 팁 영역(312A/314A)은 인 시추 보론 도핑된 게르마늄으로 충진되고, 이로써 대응하는 라이너(313/315)가 형성된 다음, 인 시추 도핑된 게르마늄 충만 합금(예컨대 게르마늄:주석)으로 충진되어 캡(318/320)을 제공하게 된다. 본 개시물의 견지에서 인지될 수 있듯이, 라이너(313/315)와 캡(318/320)의 각각의 게르마늄 및 p형 도펀트 농도는 기판(300)의 성분, 격자 정합/양립 가능성을 위한 구배형 농도(grading)의 이용 및 전체 소스/드레인 디포지션의 바람직한 총 두께 등과 같은 요인에 따라 가변될 수 있다. 본 개시물의 견지에서 인지될 수 있듯이, 다양한 물질계와 P형 도핑 구성이 구현될 수 있다.
예를 들어, 실리콘 혹은 게르마늄 혹은 SiGe 기판을 갖는 일부 실시예에서, 라이너(313/315)의 게르마늄 농도는 20원자% 내지 100원자%의 범위내일 수 있으며, 보론 농도는 1E20cm-3 내지 2E21cm-3의 범위내이다. 하부 실리콘-함유 기판과의 격자 부정합을 피하기 위해, 라이너(313/315)의 게르마늄 농도는 일부 실시예에 따라서 구배형일 수 있다. 예를 들면, 일부 실시예로, 라이너(313/315)는 게르마늄 성분이 하부 실리콘 혹은 SiGe 기판(300)과 호환 가능한(compatible) 기준 레벨 농도에서부터 최대 100원자%까지(혹은 예컨대 90원자%, 95원자% 혹은 98원자%를 초과하는 거의 100원자%에 근접하도록) 점차적으로 변하는 구배형 보론 도핑된 SiGe 층일 수 있다. 이러한 일부 특정 실시예로, 게르마늄 농도 범위는 40원자% 이하에서부터 98원자%를 초과하는 범위일 수 있다. 라이너(313/315) 내부의 보론 농도는 예컨대 고 레벨로 고정될 수 있으며, 혹은 선택적으로 구배형일 수 있다. 예컨대, 라이너(313/315) 내부의 보론 농도는 기준 농도 혹은 하부 기판(300)과 호환 가능한 농도에서부터 원하는 고 농도(예를 들면, 1E20cm-3 초과, 2E20cm-3 초과 혹은 5E20cm-3 초과)까지 점차적으로 변할 수 있다. 일부 이러한 실시예로, 보론 도핑된 게르마늄 캡(318/320)은 1E20cm-3를 초과하는 보론 농도, 예컨대 2E20cm-3 초과 혹은 2E21cm-3 초과하거나 더 높은 보론 농도를 갖는다. 이러한 캡(318/320)의 보론 농도는 라이너(313/315)를 참조하여 설명된 것과 유사한 방식으로 점차적으로 변할 수 있다. 보다 더 일반적인 의미로, 본 개시물의 견지에서 인지될 수 있듯이, 보론 농도는 원하는 도전성 정도를 제공하기 위해 필요에 따라 조정될 수 있다. 캡(318/320)의 게르마늄 농도는 예컨대 100원자%로 고정될 수 있다. 선택적으로, 본 개시물의 견지에서 인지될 수 있듯이, 라이너(313/315) 사이의 격자 부정합과 캡(318/320)의 원하는 피크 게르마늄 농도를 고려하여 캡(318/320)의 게르마늄 농도는 저 농도에서 고 농도(예컨대 20원자%에서 100원자%)로 점차적으로 변할 수 있다. 또다른 실시예로, 캡(318/320)은 최대 80원자%의 게르마늄과 최대 20원자%의 합금 재료가 혼합된 게르마늄 합금으로 구현될 수 있는데, 일부 실시예에서 합금재료는 주석이다. 이해될 수 있듯이, 주석 농도(혹은 다른 합금 재료)도 구배형일 수 있음을 유의하라. 이런 경우에, 캡(318/320)속의 3 내지 8원자% 범위의 주석 농도(사실상 게르마늄과 임의의 구배형 물질인 캡(318/320)의 평형 원자 백분률)로 채널 변형이 증가된다. 완화(relaxation)에도 불구하고, 격자 상수는 여전히 크며 인접 채널에 상당한 변형을 줄 수 있다. 다른 적절한 주석 농도가 명확해질 것이며, 다른 적절한 변형 유발자도 명확해질 것이다.
순수 게르마늄 기판이라면 라이너(313/315)는 게르마늄으로 구현될 수 있으며, 구배형이지 않아도 됨을 유의하라. 이런 경우, 라이너(313/315)의 게르마늄 농도는 고정될 수 있으며(예컨대 100원자%), 캡(318/320)은 게르마늄 합금(예컨대 게르마늄:주석, 혹은 전술한 것처럼 다른 적절한 게르마늄 합금)으로 구현될 수 있다. 전술한 바와 같이, 캡(318/320)의 게르마늄 농도(혹은 주석이나 다른 합금 재료 농도)는 원하는 채널 변형을 일으키도록 구배형일 수 있다. 이런 실시예에서, 게르마늄 라이너(313/315)는 게르마늄 합금 캡(318/320)에 실질적으로 집적될 수 있으며, 그렇지 않으면 소스/드레인 영역 디포지션과 구별되지 않는 성분일 수 있다.
구배형 농도와 관련하여, 본원에서 이용되는 양립 가능성이 반드시 농도 레벨의 중첩을 필요로 하는 것은 아님을 주의하라(예를 들면, 하부 기판의 게르마늄 농도가 0에서 20원자%일 수 있고, 라이너(313/315)의 초기 게르마늄 농도가 30 내지 40원자%일 수 있다). 또한, 본원에 사용되듯이, 농도 레벨과 관련하여 "고정(fixed)"이라는 용어는 비교적 일정한 농도 레벨을 나타내기 위한 것이다(예를 들면, 이 층에서 최저 농도 레벨은 그 층의 최고 농도 레벨의 10% 이내이다). 더 일반적으로, 고정된 농도 레벨은 의도적으로 점차 변하는 농도 레벨이 없다는 것을 나타내기 위한 것이다.
라이너(313/315)와 캡(318/320)의 두께는 또한 기판(300)의 성분, 격자 정합/양립 가능성을 위한 구배형 농도의 이용 및 전체 소스/드레인 디포지션의 바람직한 총 두께 등과 같은 요인에 따라 가변될 수 있다. 일반적으로, 라이너(313/315)는, 게르마늄 성분을 거의 갖지 않거나 혹은 조금 갖는 기판(300)과 양립 가능하게 하기 위해서 점증형 게르마늄 성분으로 구성되는 경우에 더 두껍다. 기판(300)이 게르마늄 기판이거나 혹은 비교적 고 농도의 게르마늄을 포함하는 다른 경우에는, 라이너(313/315)가 점증형일 필요가 없으며, 그러므로 비교적 박막이다(1 내지 수 개의 모노층). 기판이 게르마늄 성분을 갖지 않거나 조금 갖는 또다른 경우에는, 라이너(313/315)가 비교적 박막의 실리콘이나 저 농도의 게르마늄 성분 물질을 갖도록 구현될 수 있고, 캡(318/320)은 양립 가능성의 필요에 따라 구배형일 수 있다. 이러한 경우, 라이너(313/315)는 일반적으로 전체 소스/드레인 디포지션 층 두께의 50% 미만을 구성하고, 나머지 소스/드레인 디포지션 층 두께는 일반적으로 전체 소스/드레인 디포지션 층 두께의 50%를 초과한다. 라이너(313/315)가 구배형이 아닌 예시적인 실시예에 따르면, 라이너(313/315) 대 캡(318/320)의 두께비는 약 2:5 이하이다(즉, 라이너가 전체 소스/드레인 디포지션 층 두께의 약 40% 이하를 구성한다). 일부 특정 실시예에서, 라이너(313/315) 대 캡(318/320)의 두께비는 약 1:5 이하이다(즉, 라이너가 전체 소스/드레인 디포지션 층 두께의 약 20% 이하를 구성한다). 특정 일 실시예에서, 라이너(313/315)의 두께는 1 내지 수 개의 모노층에서 약 10nm까지의 범위내이고, 전체 소스/드레인 디포지션 층 두께는 50 내지 500nm의 범위내이다. 소스/드레인 라이너와 캡의 다양한 기하학적 구조와 물질 구성은 본 개시물의 견지에서 명확할 것이다.
본 개시물의 견지에서 인지될 수 있듯이, 많은 다른 트랜지스터 특징들이 본 발명의 실시예로 구현될 수 있다. 예를 들면, 채널은 변형 또는 비변형일 수 있고, 소스/드레인 영역은 대응하는 소스/드레인 영역과 채널 영역 사이에 형성되는 팁 영역을 포함할 수도 포함하지 않을 수도 있다. 이런 점에서, 트랜지스터 구조가 변형 혹은 비변형 채널을 갖는지 혹은 소스/드레인 팁 영역이 갖는지 혹은 소스/드레인 팁 영역을 갖지 않는지 등은 본 발명의 다양한 실시예와 특별한 관련성이 없으며, 청구된 발명은 이러한 임의의 특별한 구조적 특징에 제한되도록 의도되지 않는다. 그 보다는, 많은 트랜지스터 구조 및 유형, 특히 p형 소스/드레인 트랜지스터 영역을 갖거나 n형과 p형의 소스/드레인 트랜지스터 영역을 모두 갖는 트랜지스터 구조는 본원에 설명된 것처럼 라이너와 고 농도 게르마늄 캡을 갖는 이중층 소스/드레인 구성을 채용함으로써 이점을 가질 수 있다.
CVD 프로세스 혹은 다른 적절한 디포지션 기술이 디포지트 단계(208, 210)에서 이용될 수 있다. 예를 들어, 디포지트 단계(208, 210)는 CVD 리액터, LPCVD 리액터 혹은 초고압 CVD(UHVCVD)에서 수행될 수 있다. 일부 예로서, 리액터 온도는 예컨대 600℃와 800℃ 사이이고, 리액터 압력은 예컨대 1Torr와 760Torr 사이이다. 캐리어 가스는 예를 들면 10SLM과 50SLM 사이의 적절한 유속을 갖는 수소 혹은 헬륨을 포함할 수 있다. 일부 특정 실시예로, 디포지션은 예컨대 H2에 희석된 GeH4처럼(예컨대, GeH4가 1-20%로 희석될 수 있음) 게르마늄 공급원 전구체 가스를 이용하여 수행될 수 있다. 예를 들어, 희석된 GeH4는 1% 농도에서 50 내지 300SCCM 사이 범위의 유속으로 이용될 수 있다. 보론의 인 시추 도핑의 경우, 희석된 B2H6가 이용된다(B2H6는 1-20% 농도로 H2에 희석될 수 있다). 예를 들어, 희석된 B2H6는 3% 농도로 10 내지 100SCCM 사이 범위의 유속으로 이용될 수 있다. 이러한 특정 실시예의 경우, 디포지션의 선택성을 증가시키기 위해 에칭제가 첨가될 수 있다. 예를 들면, HCl 또는 Cl2제가 예컨대 50 내지 300SCCM 사이의 유속 범위로 첨가될 수 있다.
소스/드레인 이중층 구성에 대한 다양한 변형들이 본 개시물의 견지에서 명확할 것이다. 예를 들면, 일부 실시예로, 라이너(313/315)는 에피택셜적으로 디포지트된 보론 도핑된 SiGe로 구현되는데, 이것은 하나 이상의 증일 수 있으며, 30 내지 70원자% 범위내 혹은 그 이상의 게르마늄 농도를 가질 수 있다. 전술한 바와 같이, SiGe 라이너의 이러한 게르마늄 농도는 고정될 수도 있고, 혹은 (기판(300)에 거의 근접하는) 기준 레벨에서 (예컨대, 캡(318/320)의 게르마늄 농도의 기준 농도 근처인 50원자%를 초과하여 게르마늄 농도 기울기가 100원자%까지 계속되는) 고 레벨까지 증가하도록 구배형일 수도 있다. 이러한 실시예에서 보론 농도는 1E20cm-3을 초과할 수 있는데, 예컨대 5E20cm-3 혹은 2E21cm-3보다 높을 수 있으며, 또한 기판(300)에 근접한 기준 레벨에서부터 고 레벨(예컨대 1E20cm-3 초과, 혹은 2E20cm-3 초과, 혹은 3E20cm-3 초과 등등 캡(318/320)에 근접함)까지 증가하도록 점차적으로 변할 수도 있다. 보론 도핑된 SiGe 라이너(313/315)의 게르마늄 농도가 고정되는 실시예에서, 박막의 구배형 완충층이 라이너(313/315)와 보론 도핑된 캡(318/320) 사이를 더 잘 접속하도록 이용될 수도 있다. 이러한 완충층은 중간층이거나 혹은 캡(318/320)의 성분으로 집적될 수 있음에 유의하라. 본 개시물의 목적상, 이러한 완충층은 캡(318/320)의 일부로서 취급된다. 본 개시물의 견지에서 명확하듯이, 비록 선택적인 실시에가 다른 라이너 및 캡 두께를 가질 수 있다 하더라도, 일부 특정 실시예에 따르면, 보론 도핑된 SiGe 디포지트된 층(혹은 층들의 집합)(313/315)의 두께는 예컨대 모노층에서부터 50nm까지의 범위일 수 있고, 층(혹은 층들의 집합)(318/320)은 예컨대 51 내지 500nm의 범위내의 두께를 가질 수 있다. 일부 실시예에서, 순환하는 디포지션-에치 프로세싱동안에 스페이서 하부에는 캐비티(312/314)가 생성될 수도 있으며, 이러한 캐비티(312/314)는 마찬가지로 에피택셜 캡 층에 의해 다시 충진될 수 있다(이것은 예컨대 보론 도핑된 게르마늄 캡(318/320)과 동일한 구성을 가질 수 있다).
본 개시물의 견지에서 인지될 수 있듯이, 고 농도의 게르마늄(예컨대 50원자% 초과하고 순수 게르마늄에 이르기까지) 및 고 농도의 보론(예컨대 1E20cm-3을 초과)의 조합이 본원에 설명된 거처럼 PMOS 트랜지스터 소자에서 소스 및 드레인 영역(도 1의 R3) 뿐만 아니라 그들 각각의 팁 영역(도 1의 R2)에 상당히 큰 도전성을 실현하기 위해 이용될 수 있다. 더욱이, 전술한 바와 같이, 보론 확산은 적은 게르마늄 성분 층보다 많은 게르마늄 성분 층에서 크게 억제되므로, 디포지트된 스트레스 유발막에서의 고 도핑 레벨에도 불구하고 동일한 p형 도펀트 종과 도핑 레벨을 이용해 적은 게르마늄 성분 층과 비교할 때 SCE 열화가 더 작아진다. 콘택트 표면에 고 농도의 게르마늄을 추가하여 도 1에서 콘택트 저항 R4을 낮춤으로써 장벽 높이를 낮추는 것도 가능해진다. 예시적인 일부 실시예에서, 80원자%를 초과하고 최대 순수 게르마늄(100원자%)에 이르는 게르마늄 농도가 이러한 이점을 성취하기 위해 이용될 수 있다. 그러나 순수 게르마늄이 반드시 필요한 것은 아님을 유의하라. 예를 들어, 일부 실시예는 순수하지는 않지만 90 혹은 95원자%를 초과하는 게르마늄 농도를 가질 수도 있다.
도 3c를 다시 참조하면, 채널 영역에 비교적 근접하여 소스/드레인 팁(318A/320A)을 형성하는 것은 채널에 더 큰 등방 스트레스(hydrostatic stress)를 가한다. 이러한 스트레스는 채널 내의 변형을 증가시켜서 채널의 이동도를 증가시키고 구동 전류를 증가시킨다. 이러한 스트레스는 또한 실리콘 함유 기판인 경우에 소스/드레인 팁(318A/320A)의 게르마늄 농도를 증가시키고 게르마늄 기판인 경우에는 주석 농도를 증가시킴으로써 증폭될 수 있다. 이것은 팁 영역이 일반적으로 채널 영역에 변형을 유발하지 않는 확산 기반 프로세스보다 개선된 것이다.
일단 소스 및 드레인 영역이 본 발명의 일 실시예에 따라 충진되면, 트랜지스터를 수정하고/하거나 필요한 전기 접속을 제공할 수 있는 예컨대 대체 게이트 산화물 공정, 대체 금속 게이트 공정, 어닐링 및 살리사이드 형성(salicidation) 공정같은 다양한 종래의 MOS 프로세싱이 수행되어 MOS 트랜지스터의 제조를 완성한다. 예컨대 소스/드레인 영역과 그 각각의 팁을 에피택셜 디포지트한 이후에, 도 2를 참조하면, 본 방법은 n형 영역에서 마스킹을 제거하고 이들 영역을 원하는대로(만약 적용가능하다면, CMOS 프로세스로) 처리하는 단계(212)와, 트랜지스터 위에 절연체를 디포지트한 다음 이 절연층을 통상적으로 하듯이 평탄화하는 단계(214)로 진행한다. 이 절연층은 예컨대 로우-k 유전(절연) 물질처럼 집적회로 구조와 관련한 절연층에 적용가능한 공지된 물질을 이용하여 형성될 수 있다. 이러한 절연 물질로서, 예를 들면, 실리콘 다이옥사이드(SiO2)와 탄소 도핑된 옥사이드(CDO)같은 옥사이드, 실리콘 나이트라이드, 퍼플루오로시클로부탄(perfluorocyclobutane)이나 폴리테트라플루오르에틸렌(polytetrafluoroethylene)같은 유기 폴리머, FSG (fluorosilicate glass) 및 예컨대 실세스키옥산(silsequioxane), 실록산(siloxane) 또는 OSG(organosilicate glass)같은 유기 실리케이트(organosilicate)를 들 수 있다. 일부 예시적인 구성에서, 절연층은 자신의 유전 상수를 더 줄일 수 있는 공극(pores)이나 다른 공동(voids)을 포함할 수도 있다. 도 3d는 디포지트된 다음에 하드 마스크(306)에 맞춰 평탄화된 예시적인 절연층(322)을 예시한다.
도 3d'를 참조하여 알 수 있듯이, 본 발명의 일부 실시에는 RMG 프로세스를 이용하고, 본 발명은 종래에 행해지던 에칭 프로세스를 이용하여 게이트 스택(하이-k 게이트 유전층(302), 희생 게이트 전극(304) 및 하드 마스크 층(306)을 포함함)을 제거하는 단계를 포함할 수 있다. 대안적인 실시예에서는, 희생 게이트(304)만 제거된다. 만약 게이트 유전층(302)이 제거되면, 본 방법은 트렌치 개구부를 통해 새로운 게이트 유전층을 디포지트하는 단계를 포함할 수도 있다. 예컨대 하프늄 옥사이드처럼 이전에 설명된 것같은 임의의 적절한 하이-k 유전 물질이 이용될 수도 있다. 동일한 디포지션 프로세스가 이용될 수 있다. 게이트 유전층의 대체는 예컨대 건식 및 습식 에치 프로세스를 적용하는 동안에 원래의 게이트 유전층에 발생할 가능성이 있는 모든 손상을 처리하고/하거나 로우-k 혹은 희생 유전 물질을 하이-k 혹은 다른 바람직한 게이트 유전 물질로 대체하기 위해 이용될 수 있다. 다음에 본 발명은 트렌치를 통해 게이트 유전층 위에 금속 게이트 전극층을 디포지트하는 단계로 진행한다. 예컨대 CVD, ALD, PVD, 무전해 도금(electroless plating) 또는 전기 도금(electroplating)같은 종래의 금속 디포지션 프로세스가 금속 게이트 전극층을 형성하는데 이용될 수 있다. 금속 게이트 전극층은 예를 들면, 루테늄(ruthenium), 팔라듐(palladium), 플래티넘, 코발트, 니켈 및 루테늄 옥사이드같은 도전성 금속 옥사이드같은 p형 일함수 금속(p-type workfunction metal)을 포함할 수 있다. 일부 예시적인 구성에서, 두 개 이상의 금속 게이트 전극층이 디포지트될 수 있다. 예컨대, 일함수 금속이 디포지트된 다음에는 알루미늄같은 적절한 금속 게이트 전극 충진용 금속이 디포지트될 수 있다. 도 3d'는 일 실시예에 따라서 트렌치 개구부를 통해 디포지트되는 하이-k 게이트 유전층(324)과 금속 게이트 전극(326)을 예시한다. 이러한 RMG 프로세스는 필요하다면 프로세스 동안 서로 다른 시기에 수행될 수도 있음을 유의하라.
도 2를 다시 참조하면, 절연층(322)이 제공된 이후에(그리고 원하는 임의의 사전 콘택트 형성 RMG 프로세스 이후에), 본 방법은 소스/드레인 콘택트 트렌치를 형성하는 에칭 단계(216)로 진행한다. 임의의 적절한 건식 및/또는 습식 에치 프로세스가 이용될 수 있다. 도 3e는 예시적인 실시예에 따라서 에칭 이후의 소스/드레인 콘택트 트렌치를 도시한다.
이후, 본 방법은 콘택트 저항 감소 금속을 디포지트 및 어닐링하는 단계(218)와, 소스/드레인 콘택트 플러그를 디포지트하는 단계(220)로 진행한다. 도 3f는 일부 실시예에서 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-플래티넘 혹은 니켈-알루미늄 및/또는 다른 이러한 저항 감소 금속 혹은 합금을 포함하는 콘택트 저항 감소 금속(325)을 도시한다. 종래의 디포지션 프로세스를 이용하여 예컨대 은, 니켈-플래티넘 혹은 니켈-알루미늄, 또는 니켈과 알루미늄 혹은 티타늄의 합금처럼 비록 임의의 적절한 도전성 콘택트 금속 혹은 합금이 콘택트 플러그 금속에 이용될 수 있을지라도, 도 3f는 또한 일부 실시예로 알루미늄 혹은 텅스텐을 포함하는 콘택트 플러그 금속(329)를 도시한다. 소스/드레인 콘택트의 금속화는 예컨대 저마나이드 형성 프로세스(germanidation process)(일반적으로, 콘택트 금속의 디포지션 이후의 어닐링)를 이용하여 수행될 수 있다. 예컨대 니켈, 알루미늄, 니켈-플래티넘, 혹은 니켈-알루미늄, 혹은 니켈과 알루미늄의 합금, 혹은 게르마늄 사전 비정질화 주입물을 갖거나 혹은 갖지 않는 티타늄을 이용한 저마나이드 형성이 낮은 저항성 저마나이드를 형성하기 위해 이용될 수 있다. 보론 도핑된 게르마늄 캡(318/320)은 금속-저마나이드 형성(예컨대 니켈-게르마늄)을 허용한다. 저마나이드는 쇼트키 장벽 높이를 상당히 낮출 수 있고, 종래의 금속-실리사이드 시스템의 콘택트 저항보다 개선된 콘택트 저항을 허용한다. 예를 들어, 종래의 트랜지스터는 통상적으로 30-40원자%의 범위에 있는 게르마늄 농도로 소스/드레인 SiGe 에피 프로세스를 이용한다. 이러한 종래의 시스템은 에피/실리사이드 계면 저항에 의해 제한되는 약 140Ω-㎛의 Rext 값을 나타내는데, 이것은 높은 값으로, 차후의 게이트 피치 스케일링을 막을 수 있다. 본 발명의 일부 실시예는 PMOS 소자에서 Rext를 크게 개선시킬 수 있어(예컨대 약 70Ω-㎛의 Rext처럼 대략 2x 개선하거나 좋아짐), PMOS 소자 스케일링을 더 잘 지원할 수 있다. 따라서, 본원에 설명된 것처럼 이중층 소스/드레인 구조로 구성된 소스/드레인을 갖는 트랜지스터는 종래의 트랜지스터에 비해 비교적 낮은 Rext값을 나타낼 수 있다.
비평면 구성
비평면 아키텍처가 예컨대 FinFET 혹은 나노와이어 구성을 이용하여 구현될 수 있다. FinFET은 얇은 반도체 재료 띠(일반적으로 핀(fin)으로 불림) 주변에 만들어진 트랜지스터이다. 이 트랜지스터는 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함하는 표준 FET 노드들을 포함한다. 소자의 도전성 채널은 게이트 유전체 아래의 핀의 바깥면 상/내부에 있다. 구체적으로, 전류는 핀의 측벽(기판 표면에 수직인 면)과 핀의 최상부(기판 표면에 평행한 면)를 따라서 흐른다. 이러한 구성의 도전성 채널은 반드시 3개의 상이한 바깥면, 즉 핀의 평면 영역을 따라 상주하므로, 이러한 FinFET 설계는 때때로 3차원 게이트(tri-gate) FinFET으로도 불린다. 소위 이중 게이트 FinFET으로 불리는 다른 유형의 FinFET 구성도 이용 가능한데, 이것은 도전성 채널이 원칙적으로 핀의 두 개의 측벽을 따라서만 상주한다(핀의 최상부에는 없음).
도 4a 내지 도 4g는 각각 본 발명의 일 실시예에 따라 형성된 FinFET 트랜지스터 구조의 투시도를 도시한다. 도 2 내지 도 3f와 관련한 이전 설명들이 여기에도 똑같이 적용될 수 있으며, 이것은 인지될 수 있을 것이다. 알 수 있는 바와 같이, 도 4a에 도시된 예시적인 비평면 구성은 핀 구조로 구현되는데, 이것은 반도체 몸체를 갖는 기판(400)과, 기판(400)으로부터 얕은 트렌치 분리(STI) 층(420)을 통해 뻗어있는 핀(410)을 포함한다. 기판은 예컨대 실리콘, 게르마늄 혹은 SiGe 일 수 있다.
도 4b는 3개의 게이트를 형성하기 위해 핀(410)의 3개 표면 위에 형성된 게이트 전극(440)을 도시한다. 게이트 유전 물질(430)은 핀(410)과 게이트 전극(440) 사이에 제공되며, 하드 마스크(450)는 게이트 전극(440)의 최상부에 형성된다. 도 4c는 절연 물질을 디포지트한 후, 스페이서(460)를 제공하기 위해 모든 수직 표면상에 절연 물질의 코팅을 남겨두도록 에칭한 이후에 만들어진 구조를 예시한다.
도 4d는 핀(410)의 측벽으로부터 과잉 절연/스페이서 물질을 제거하기 위해 추가적인 에치 처리를 한 이후의 구조를 예시하는 것으로, 게이트 전극(440)의 측벽에 대향하는 스페이서(460)만 남겨진 구조이다. 도 4e는 기판(400)의 소스/드레인 영역내의 핀(410)을 제거하는 함몰 에치를 진행하여 함몰부(470)를 형성한 구조를 예시한다. 다른 실시예들은 함몰되지 않을 수도 있음을 유의하라(예컨대 소스/드레인 영역이 STI 층(420)과 동일한 높이임).
도 4f는 에피택셜 라이너(480)의 성장 이후의 구조를 예시하는 것으로, 이 라이너는 박막의 p형으로, 상당한 비율의 실리콘(예컨대 실리콘이나 혹은 70원자% 실리콘을 갖는 SiGe)을 포함하거나 또는 순수 게르마늄(예컨대 별개의 게르마늄 층이거나 혹은 캡(318/320)의 성분에 집적되거나 포함되어 구별되지 않는 층)일 수 있다. 도 4g는 에피택셜 소스/드레인 캡(490)의 성장 이후의 구조를 예시하는 것으로, 이 캡은 p형으로, 전술한 바와 같이 주로 게르마늄이긴 하지만 20원자% 미만의 주석이나 다른 적절한 합금 물질을 포함할 수도 있다. 본 개시물의 견지에서 인지될 수 있듯이, 종래의 프로세스와 형성 기술들이 본원에 설명된 이중층 소스/드레인 구조를 갖는 FinFET 트랜지스터 구조를 제조하는데 이용될 수 있다.
또한 인지될 수 있듯이, 도시된 3차원 게이트 구성에 대한 대안이 이중 게이트 아키텍처이며, 이것은 핀(410)의 최상부에 유전/절연층을 포함하는 것임을 유의하라. 또한, 도 4g에 도시된 소스/드레인 영역을 구성하는 라이너(480)와 캡(490)의 예시적인 형상은 청구의 발명을 임의의 특별한 소스/드레인 유형이나 형성 프로세스로 한정하려는 의도가 아니며, 다른 소스/드레인 형상도 본 개시물의 견지에서 명확할 것이다(예컨대 정사각형 혹은 직사각형 소스/드레인 영역이 구현될 수도 있다).
도 5a는 본 발명의 일 실시예에 따라 형성된 나노와이어 트랜지스터 구조의 투시도를 도시한다. 나노와이어 트랜지스터(때때로 GAA(gate-all-around) FET로도 불림)는 핀 기반 트랜지스터와 유사한 구성이지만, 핀 대신에 나노와이어가 이용되며 게이트 물질이 일반적으로 채널을 사방으로 포위하고 있다. 특별한 설계에 따라서, 일부 나노와이어 트랜지스터는 예컨대 4개의 유효 게이트를 갖는다. 도 5a는 두 개의 나노와이어(510)을 갖는 나노와이어 채널 아키텍처를 예시하는데, 다른 실시예들은 임의 개수의 와이어를 가질 수 있다. 나노와이어(510)는 예컨대 p형 실리콘 혹은 게르마늄 혹은 SiGe 나노와이어로 구현될 수 있다. 도면에서 알 수 있듯이, 하나의 나노와이어(510)는 기판(400)의 함몰부내에 형성 및 제공되며, 다른 나노와이어(510)는 라이너(580)와 캡(590)을 포함하는 소스/드레인 물질 이중층 구조내에 효과적으로 부유하고 있다. 핀 구성에서처럼, 나노와이어(510)는 소스/드레인 영역에서 전술한 것처럼 이중층 구성의 소스/드레인 물질(예를 들면, 비교적 박막의 실리콘 혹은 게르마늄 혹은 SiGe 라이너 및 비교적 후막의 고 농도 게르마늄 캡)과 대체될 수 있음을 유의하라. 선택적으로, 이중층 구성은 도시된 것처럼 원래 형성된 나노와이어(510)의 둘레에 제공될 수 있다(라이너(580)가 나노와이어(510)의 둘레에 제공되고, 다음에 캡(590)이 라이너(580)의 둘레에 제공된다). 도 5b는 또한 다중 나노와이어(510)를 갖는 나노와이어 구성을 예시하는 것이지만, 이 실시예에서는 본 개시물의 견지에서 인지될 수 있듯이 종래의 다양한 기술을 이용해 수행될 수 있는 나노와이어 형성 프로세스 동안에 개별 나노와이어 사이의 비활성 물질(511)이 제거되지 않았다. 따라서, 하나의 나노와이어(510)는 기판(500)의 함몰부에 제공되고, 다른 나노와이어(510)는 물질(511)의 최상부에 효과적으로 자리를 잡고 있다. 나노와이어(510)는 채널을 통해 활성화되지만 물질(511)은 그렇지 않음을 유의하라. 도면에서 알 수 있듯이, 이중층 소스/드레인 구성의 라이너(580)와 캡(590)은 나노와이어(510)의 다른 모든 노출된 표면 둘레에 제공된다.
예시적인 시스템
도 6은 본 발명의 예시적인 실시예에 따라 구성된 하나 이상의 트랜지스터 구조로 구현된 컴퓨터 시스템(1000)을 예시한다. 도면에서 알 수 있는 바와 같이, 컴퓨터 시스템(1000)은 머더 보드(motherboard)(1002)를 수용한다. 머더 보드(1002)는 다수의 구성요소들을 포함하는데, 제한적인 것은 아니지만, 프로세서(1004)와 적어도 하나의 통신 칩(1006)을 포함하고 있고, 이들 각각은 물리적 및 전기적으로 머더 보드(1002)에 접속되거나 그렇지 않으면 머더 보드에 집적된다. 인지할 수 있듯이, 머더 보드(1002)는 예를 들면 임의의 인쇄회로기판(PCB;printed circuit board)으로서, 메인 보드나 혹은 메인 보드에 실장된 보조 보드나 혹은 시스템(1000)의 유일한 보드 등일 수 있다. 애플리케이션에 따라서, 컴퓨터 시스템(1000)은 머더 보드(10002)에 전기적 및 물리적으로 접속되지 않을 수도 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 다른 구성요소로서, 제한적인 것은 아니지만, 휘발성 메모리(예컨대 DRAM), 비휘발성 메모리(예컨대 ROM), 그래픽 프로세서, 디지털 신호 처리기, 암호 보조 처리기(cryptoprocessor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 장치, 컴파스(compass), 가속도계, 자이로스코프(gyroscope), 스피커, 카메라 및 대용량 기억 장치(예컨대 하드 디스크 드라이브, CD, DVD 등등)를 포함할 수 있다. 컴퓨터 시스템(1000)에 포함된 구성요소 중 어떤 것은 본원에 설명된 것같은 하나 이상의 트랜지스터 구조(예컨대 비교적 박막인 p형 실리콘 혹은 게르마늄 혹은 SiGe 라이너와 비교적 후막인 p형 고 게르마늄 성분 캡을 포함하는 이중층 소스/드레인 구조)를 포함할 수 있다. 이러한 트랜지스터 구조는 예컨대 온-보드 프로세서 캐시 혹은 메모리 어레이를 구현하는데 이용될 수 있다. 일부 실시예에서, 하나 이상의 칩에 다기능이 통합될 수 있다(예를 들면, 통신 칩(1006)이 프로세서(1004)에 통합되거나 그 일부일 수 있음을 유의하라).
통신 칩(1006)은 컴퓨터 시스템(1000)과 관련한 데이터 전송을 위해 무선 통신을 가능하게 한다. "무선'이라는 용어와 그 파생어들은 비고형 매체를 통해 변조된 전자기 방사선를 이용하여 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등등을 설명하는데 이용될 수 있다. 비록 그 가능성을 배제할 수 없는 일부 실시예가 있지만, 이 용어가 관련 장치들이 유선을 전혀 포함하고 있지 않음을 의미하지는 않는다. 통신 칩(1006)은, 제한적인 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE, Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스 및 그들의 파생 기술과 함께 3G, 4G, 5G 등으로 표시되는 그 밖의 무선 프로토콜과 그보다 더 진보한 프로토콜을 포함한 다수의 무선 규격 혹은 프로토콜을 구현할 수 있다. 컴퓨터 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(1006)은 예컨대 Wi-Fi 및 블루투스같은 단거리 무선 통신 전용일 수 있고, 제 2 통신 칩(1006)은 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨터 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내부에 패키지된 IC 다이(die)를 포함한다. 본 발명의 일부 실시예에서, 프로세서의 IC 다이는 본원에 설명된 것같은 하나 이상의 트랜지스터 구조(예컨대 PMOS 혹은 CMOS)로 구현되는 온-보드 메모리 회로를 포함한다. "프로세서"라는 용어는 예컨대 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치나 장치의 일부분을 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내부에 패키지된 IC 다이를 포함할 수 있다. 이러한 예시적인 일부 실시예에 따르면, 통신 칩의 IC 다이는 본원에 설명된 것과 같은 하나 이상의 트랜지스터 구조로 구현된 하나 이상의 회로를 포함한다(예를 들면, 온-칩 프로세서 혹은 메모리). 본 개시물의 견지에서 이해되듯이, 다중의 규격 무선 능력이 프로세서(1004)에 바로 통합될 수 있음을 유의하라(예를 들면, 별도의 통신 칩을 구비하지 않고 임의의 칩(1006)의 기능이 프로세서(1004)에 통합된다). 또한, 프로세서(1004)는 이러한 무선 능력을 갖는 칩 셋일 수 있음도 유의하라. 요약하면, 다수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩이나 칩 셋이 그 속에 통합된 다중 기능을 갖는 것도 가능하다.
다양한 실시예에서, 컴퓨터 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락용 제어기, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 녹화기일 수 있다. 또다른 구현으로서, 시스템(1000)은 데이터를 처리하거나 본원에 설명된 것같은 저 저항 트랜지스터 소자를 채용하는 임의의 다른 전자 장치일 수 있다(예컨대 PMOS 또는 CMOS 회로).
다양한 실시예들이 본 개시물의 견지에서 명확해질 것이며, 본원에 설명된 특징들은 많은 구성에서 조합될 수 있다. 본 발명의 일 실시예는 트랜지스터 소자를 제공한다. 이 소자는 채널 영역과 채널 영역 상부의 게이트 전극을 갖는 기판을 포함하고, 이때 기판의 상부 혹은 기판 내에는 채널 영역과 인접하여 소스 및 드레인 영역이 형성되어 있다. 소스 및 드레인 영역의 각각은 실리콘 혹은 게르마늄 혹은 실리콘 게르마늄의 P형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡을 포함하는 총 두께를 갖는데, 이때 라이너는 총 두께의 50% 미만이다. 일부 경우, 소자는 평면, FinFET 혹은 나오와이어 PMOS 트랜지스터중 하나이다. 일부 경우, 이 소자는 또한 금속-저마나이드 소스 및 드레인 콘택트도 포함한다. 일부 경우, 라이너 두께 대 캡 두께의 두께비는 2:5 이하이다(라이너가 총 두께의 40% 이하이다). 일부 경우에, 라이너 두께 대 캡 두께의 두께비는 1:5 이하이다(라이너가 총 두께의 20%이하이다). 일부 경우, 각각의 라이너는 약 한 개 모노층 내지 10nm의 범위내의 두께를 갖고, 캡의 두께는 약 50nm 내지 500nm의 범위내의 두께를 갖는다. 일부 경우, 라이너와 캡 중 적어도 하나는 구배형 농도의 게르마늄 및/또는 p형 도펀트 중 적어도 하나를 갖는다. 예를 들어, 일부 경우, 라이너 중 적어도 하나는 기판과 양립가능한 기준 레벨 농도에서부터 50원자%를 초과하는 고 농도까지 점차적으로 변하는 게르마늄 농도를 갖는다. 이러한 일 실시예로, 고 농도는 90원자%를 초과한다. 일부 경우, 라이너 중 적어도 하나는 기판과 호환 가능한 기준 레벨 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차로 변하는 p형 도펀트 농도를 갖는다. 이러한 일 실시예로, 하나 이상의 라이너의 p형 도펀트는 보론이다. 일부 경우, 캡 중 적어도 하나는 95원자%를 초과하는 게르마늄 농도를 갖는다. 일부 경우, 캡 중 적어도 하나는 대응하는 라이너와 호환 가능한 기준 레벨 농도에서부터 80원자%를 초과하는 고 농도까지 점차 변하는 게르마늄 농도를 갖는다. 일부 경우, 캡 중 적어도 하나는 대응하는 라이너와 호환 가능한 기준 레벨 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차 변하는 p형 도펀트 농도를 갖는다. 이러한 일 실시예로, 하나 이상의 캡의 p형 도펀트는 보론이다. 일부 경우, 캡 중 적어도 하나는 주석도 포함한다. 다양한 변형이 명확할 것이다. 예를 들어, 일부 예시적인 경우에, 기판은 실리콘 함유 기판이다. 이러한 실시예에서, p형 라이너는 실리콘 혹은 실리콘 게르마늄을 포함한다. 다른 예시적인 경우, 기판은 게르마늄 기판이다. 이러한 실시에에서, p형 라이너는 p형 게르마늄이다. 일부 예시적인 실시예에서, 각각의 라이너는 (별개의 구별되는 라이너 층이 별개의 구별되는 캡 층으로부터 식별되지 않도록) 대응하는 캡의 구성에 포함된다. 일부 경우, 캡 중 적어도 하나는 또한 불합치 전위 및/또는 스레딩 전위 및/또는 쌍정(twins)을 더 포함하는 반면, 다른 경우에는 캡이 불합치 전위, 스레딩 전위 및 쌍정으로부터 자유롭다. 본 발명의 다른 실시예는 본 문단에 다양하게 정의된 것과 같은 하나 이상의 트랜지스터 소자를 포함하는 IC를 갖는 PCB를 포함한는 전자 장치를 포함한다. 이러한 실시예에서, IC는 통신 칩 및/또는 프로세서 중 적어도 하나를 포함한다. 일부 경우, 전자 장치는 컴퓨터 장치이다.
본 발명의 다른 실시예는 집적 회로를 제공한다. 이 회로는 채널 영역, 채널 영역 위의 게이트 전극, 채널 영역에 인접하여 기판 위 혹은 기판 내에 형성된 소스 및 드레인 영역 및, 금속-저마나이드 소스 및 드레인 콘택트를 갖는 기판(예컨대 실리콘, SiGe 혹은 게르마늄)을 포함한다. 소스 및 드레인 영역의 각각은 실리콘 또는 게르마늄 또는 실리콘 게르마늄의 p형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡으로 이루어진 총 두께를 가지며, 여기에서 라이너는 총 두께의 40% 이하이다. 일부 경우, 라이너 두께 대 캡 두께의 두께비는 1:5 이하이다. 일부 경우, 캡 중 적어도 하나는 주석도 포함한다.
본 발명의 다른 실시예는 트랜지스터 소자를 형성하는 방법을 제공한다. 이 방법은 채널 영역을 갖는 기판을 제공하는 단계와, 채널 영역 위에 게이트 전극을 제공하는 단계와, 채널 영역에 인접하여 기판 상에 혹은 기판 내에 소스 및 드레인 영역을 제공하는 단계를 포함한다. 소스 및 드레인 영역의 각각은 실리콘 또는 게르마늄 또는 실리콘 게르마늄의 p형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡으로 이루어진 총 두께를 가지며, 여기에서 라이너는 총 두께의 50%미만이다. 일부 경우, 본 방법은 금속-저마나이드 소스 및 드레인 콘택트를 제공하는 단계를 포함한다. 일부 경우, 라이너 두께 대 캡 두께의 두께비는 2:5 이하이다. 일부 경우, 라이너 및/또는 캡 중 적어도 하나는 구배형 농도의 게르마늄 및/또는 p형 도펀트 중 적어도 하나를 갖는다. 이룹 경우, 캡 중 적어도 하나는 주석(혹은 다른 적절한 변형 유발자)도 포함한다.
본 발명의 예시적인 실시예의 전술한 설명은 예시와 설명을 목적으로 제공되었다. 개시된 것과 같은 그 형태로 본 발명을 한정하거나 발명을 빠뜨림없이 설명하고자 한 것은 아니다. 본 개시물의 견지에서 많은 수정과 변형이 가능하다. 예를 들어, 본 발명의 일부 실시예가 인 시추 보론 도핑의 게르마늄을 활용하더라도, 다른 실시예는 진성 게르마늄을 이용하여 디포지트한 이후에 p형 도펀트 주입하고 어닐링 처리를 함으로써 원하는 p형 도핀 농도를 제공할 수도 있을 것이다. 더욱이, 일부 실시예는 본원에 설명된 것처럼 제조된 소스 및 드레인 영역을 포함할 수도 있지만, 소스 및 드레인 영역의 팁을 형성하기 위해서는 여전히 종래의 공정을 이용할 수도 있다. 이러한 실시예에서, 팁은 주요 소스/드레인 영역보다 낮은 게르마늄 및/또는 p형 도펀트 농도를 가질 수 있고, 이것은 일부 애플리케이션에서 수용가능할 것이다. 또다른 실시에에서, 소스 및 드레인 영역의 팁만이 높은 게르마늄 및 p형 도펀트 농도로 구성될 수 있고, 소스 및 드레인 영역의 주요 부분은 종래와 같이 낮은 게르마늄/도펀트 농도를 가질 수도 있다. 본 발명의 범주는 상세한 설명에 의해 제한되는 것이 아니라 첨부된 특허청구범위에 의해 제한되도록 의도되었다.

Claims (39)

  1. 트랜지스터 소자로서,
    실리콘 채널 영역을 갖는 기판과,
    상기 실리콘 채널 영역 위의 게이트 전극과,
    상기 실리콘 채널 영역에 인접하여 상기 기판 위 또는 상기 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하되,
    상기 소스 영역 및 드레인 영역의 각각은
    상기 실리콘 채널 영역보다 높게 뻗어 있고,
    상기 게이트 전극의 하부로 뻗어 있는 팁 영역(tip region)을 포함하며,
    실리콘 또는 실리콘 게르마늄의 p형 라이너(liner)와, 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡(cap)을 포함하는 총 두께―상기 라이너는 상기 총 두께의 50% 미만이고, 상기 게이트 전극의 하부로 뻗어 있는 상기 팁 영역을 채우고(line), 상기 캡의 적어도 일부 영역은 게르마늄 농도가 상기 라이너보다 높음―를 갖는
    트랜지스터 소자.
  2. 제1항에 있어서,
    상기 트랜지스터 소자는 평면 트랜지스터, FinFET 또는 나노와이어 PMOS 트랜지스터 중 하나인
    트랜지스터 소자.
  3. 제1항에 있어서,
    금속-저마나이드(metal-germanide) 소스 콘택트 및 금속-저마나이드 드레인 콘택트를 더 포함하는
    트랜지스터 소자.
  4. 제1항에 있어서,
    라이너 두께 대 캡 두께의 두께비는 2:5 이하인
    트랜지스터 소자.
  5. 제1항에 있어서,
    라이너 두께 대 캡 두께의 두께비는 1:5 이하인
    트랜지스터 소자.
  6. 제1항에 있어서,
    상기 라이너의 각각은 한 개의 모노층(monolayer) 내지 10nm의 범위의 두께를 가지며, 상기 캡의 각각은 50nm 내지 500nm 범위의 두께를 갖는
    트랜지스터 소자.
  7. 제1항에 있어서,
    상기 라이너 및 캡 중 적어도 하나는 구배형 농도의 게르마늄 및 p형 도펀트 중 적어도 하나를 갖는
    트랜지스터 소자.
  8. 제7항에 있어서,
    상기 라이너 중 적어도 하나는 30원자%의 초기 농도에서부터 50원자%를 초과하는 고 농도까지 점차적으로 변하는 게르마늄 농도를 갖는
    트랜지스터 소자.
  9. 제8항에 있어서,
    상기 고 농도는 90원자%를 초과하는 것인
    트랜지스터 소자.
  10. 제7항에 있어서,
    상기 라이너 중 적어도 하나는 30원자%의 초기 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차적으로 변하는 p형 도펀트 농도를 갖는
    트랜지스터 소자.
  11. 제10항에 있어서,
    하나 이상의 상기 라이너의 p형 도펀트는 보론(boron)인
    트랜지스터 소자.
  12. 제7항에 있어서,
    상기 캡 중 적어도 하나는 95원자%를 초과하는 게르마늄 농도를 갖는
    트랜지스터 소자.
  13. 제7항에 있어서,
    상기 캡 중 적어도 하나는 30원자%의 초기 농도에서부터 80원자%를 초과하는 고 농도까지 점차적으로 변하는 게르마늄 농도를 갖는
    트랜지스터 소자.
  14. 제7항에 있어서,
    상기 캡 중 적어도 하나는 30원자%의 초기 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차적으로 변하는 p형 도펀트 농도를 갖는
    트랜지스터 소자.
  15. 제14항에 있어서,
    하나 이상의 상기 캡의 p형 도펀트는 보론인
    트랜지스터 소자.
  16. 제1항에 있어서,
    상기 캡 중 적어도 하나는 주석(tin)을 더 포함하는
    트랜지스터 소자.
  17. 제1항에 있어서,
    상기 캡은 불합치 전위, 스레딩 전위 및 쌍정이 존재하지 않는
    트랜지스터 소자.
  18. 제1항에 정의된 하나 이상의 트랜지스터 소자를 포함하는 집적 회로를 갖는 인쇄 회로 기판을 포함하는
    전자 장치.
  19. 제18항에 있어서,
    상기 집적 회로가 통신 칩 및 프로세서 중 적어도 하나를 포함하는
    전자 장치.
  20. 제18항에 있어서,
    상기 전자 장치가 컴퓨터 장치인
    전자 장치.
  21. 제1항의 트랜지스터 소자―상기 라이너는 상기 총 두께의 40% 미만임―와,
    금속 저마나이드 소스 콘택트 및 금속 저마나이드 드레인 콘택트를 포함하되,
    상기 라이너 두께 대 캡 두께의 두께비는 1:5 이하인 것 및 상기 캡 중 적어도 하나는 주석을 더 포함하는 것 중 적어도 하나인
    집적 회로.
  22. 실리콘 채널 영역을 갖는 기판을 제공하는 단계와,
    상기 실리콘 채널 영역 위에 게이트 전극을 제공하는 단계와,
    상기 실리콘 채널 영역에 인접하여 상기 기판 위에 혹은 상기 기판내에 형성된 소스 영역 및 드레인 영역을 제공하는 단계를 포함하되, 상기 소스 영역 및 드레인 영역의 각각은
    상기 실리콘 채널 영역보다 높게 뻗어 있고,
    상기 게이트 전극의 하부로 뻗어 있는 팁 영역(tip region)을 포함하며,
    실리콘 또는 실리콘 게르마늄의 p형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡을 포함하는 총 두께―상기 라이너는 상기 총 두께의 50% 미만이고, 상기 게이트 전극의 하부로 뻗어 있는 상기 팁 영역을 채우고(line), 상기 캡의 적어도 일부 영역은 게르마늄 농도가 상기 라이너보다 높음―를 갖는
    트랜지스터 소자 형성 방법.
  23. 채널 영역을 갖는 실리콘 함유 기판과,
    상기 채널 영역 위의 게이트 전극과,
    상기 채널 영역에 인접하여 상기 기판 위 또는 상기 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하되, 상기 소스 영역 및 드레인 영역의 각각은
    상기 채널 영역보다 높게 뻗어 있고,
    상기 게이트 전극의 하부로 뻗어 있는 팁 영역을 포함하며,
    실리콘 또는 실리콘 게르마늄의 p형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡을 포함하는 총 두께―상기 라이너는 상기 총 두께의 50% 미만이고, 상기 게이트 전극의 하부로 뻗어 있는 상기 팁 영역을 채우고(line), 상기 캡의 적어도 일부 영역은 게르마늄 농도가 상기 라이너보다 높음―를 갖는
    트랜지스터 소자.
  24. 삭제
  25. 삭제
  26. 집적 회로 소자로서,
    채널 영역을 포함하는 핀(fin)을 갖는 기판―상기 핀은 상기 기판으로부터 뻗어 있음―과,
    상기 채널 영역 위의 게이트 전극과,
    상기 채널 영역에 인접하여 상기 기판 위 및 상기 기판 내 중 적어도 하나에 형성된 소스 영역 및 드레인 영역을 포함하되, 상기 소스 영역 및 드레인 영역의 각각은, 실리콘 또는 실리콘 게르마늄의 p형 라이너와 80원자%를 초과하는 게르마늄 농도를 갖는 p형 캡을 포함하는 총 두께―상기 라이너는 상기 총 두께의 50% 미만이고, 상기 캡의 적어도 일부 영역은 게르마늄 농도가 상기 라이너보다 높음―를 갖는
    집적 회로 소자.
  27. 제26항에 있어서,
    상기 채널 영역은 하나 이상의 나노 와이어를 포함하는
    집적 회로 소자.
  28. 제26항에 있어서,
    금속-저마나이드(metal-germanide) 소스 콘택트 및 금속-저마나이드 드레인 콘택트를 더 포함하는
    집적 회로 소자.
  29. 제26항에 있어서,
    상기 라이너의 적어도 일부는 한 개의 모노층(monolayer) 내지 10nm의 범위의 두께를 가지며, 상기 캡의 적어도 일부는 50nm 내지 500nm 범위의 두께를 갖는
    집적 회로 소자.
  30. 제26항에 있어서,
    상기 라이너 및 캡 중 적어도 하나는 구배형 농도의 게르마늄 및 p형 도펀트 중 적어도 하나를 갖는
    집적 회로 소자.
  31. 제30항에 있어서,
    상기 라이너 중 적어도 하나는 30원자%의 초기 농도에서부터 50원자%를 초과하는 고 농도까지 점차적으로 변하는 게르마늄 농도를 갖는
    집적 회로 소자.
  32. 제31항에 있어서,
    상기 고 농도는 90원자%를 초과하는 것인
    집적 회로 소자.
  33. 제30항에 있어서,
    상기 라이너 중 적어도 하나는 30원자%의 초기 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차적으로 변하는 p형 도펀트 농도를 갖는
    집적 회로 소자.
  34. 제33항에 있어서,
    하나 이상의 상기 라이너의 p형 도펀트는 보론(boron)인
    집적 회로 소자.
  35. 제30항에 있어서,
    상기 캡 중 적어도 하나는 95원자%를 초과하는 게르마늄 농도를 갖는
    집적 회로 소자.
  36. 제30항에 있어서,
    상기 캡 중 적어도 하나는 30원자%의 초기 농도에서부터 80원자%를 초과하는 고 농도까지 점차적으로 변하는 게르마늄 농도를 갖는
    집적 회로 소자.
  37. 제30항에 있어서,
    상기 캡 중 적어도 하나는 30원자%의 초기 농도에서부터 1E20cm-3을 초과하는 고 농도까지 점차적으로 변하는 p형 도펀트 농도를 갖는
    집적 회로 소자.
  38. 제37항에 있어서,
    하나 이상의 상기 캡의 p형 도펀트는 보론인
    집적 회로 소자.
  39. 제26항에 있어서,
    상기 캡 중 적어도 하나는 주석(tin)을 더 포함하는
    집적 회로 소자.

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