KR101510029B1 - 고농도의 붕소 도핑된 게르마늄을 갖는 트랜지스터 - Google Patents

고농도의 붕소 도핑된 게르마늄을 갖는 트랜지스터 Download PDF

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아난드 에스. 머시
글렌 에이. 글라스
타히르 가니
라비 필라리세티
닐로이 무크헤르지
잭 티. 카바리에로스
로자 코틀야
윌리 라치매디
마크 와이. 리우
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract

고농도의 붕소 도핑된 게르마늄의 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하기 위한 기술들이 개시된다. 일부 실시예들에서, 인 시츄(in situ) 붕소 도핑된 게르마늄, 또는 대안으로서, 고농도 붕소 도핑된 게르마늄층으로 캡핑된(capped) 붕소 도핑된 실리콘 게르마늄이 선택적 에피텍셜 피착을 이용하여 소스 및 드레인 영역들과 그들의 대응하는 팁 영역(tip region)들에 제공된다. 일부 이러한 경우, 게르마늄 농도는, 예를 들어, 50 원자 %를 초과하여 100 원자 %에 이를 수 있고, 붕소 농도는, 예를 들어, 1E20 cm-3을 초과할 수 있다. 더 양호한 계면 이질 층(disparate layer)들을 위해 등급화된 게르마늄 및/또는 붕소 농도를 제공하는 버퍼가 이용될 수 있다. 에피-금속 계면에서 게르마늄 내에 도핑되는 붕소의 농도는 팁 돌연성을 저하시키지 않고 기생 저항을 효과적으로 낮춘다. 이 기술들은, 예를 들어, 평면 또는 비평면 트랜지스터 소자에서 구현될 수 있다.

Description

고농도의 붕소 도핑된 게르마늄을 갖는 트랜지스터{TRANSISTORS WITH HIGH CONCENTRATION OF BORON DOPED GERMANIUM}
반도체 기판 상에 형성되는 트랜지스터, 다이오드, 저항기, 커패시터, 및 기타의 수동 및 능동 전자 소자들을 포함한 회로 소자들의 증가된 성능은, 통상적으로, 이들 소자들의 설계, 제조 및 동작 동안에 주요 요인으로 간주된다. 예를 들어, 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor)에서 사용되는 것과 같은, 금속 산화물 반도체(MOS) 트랜지스터 반도체 소자의 설계 및 제조 또는 형성 동안에, N-타입 MOS 소자(NMOS) 채널 영역에서 전자의 이동을 증가시키고 P-타입 MOS 소자(PMOS) 채널 영역에서 양으로 대전된 정공(hole)들의 이동을 증가시키는 것이 종종 바람직하다. 트랜지스터에서의 이러한 증가된 구동 전류는 소자 저항을 감소시킴으로써 달성될 수 있다.
MOS 소자의 전체 저항을 감소시키는 한 방법은, MOS 소자의 팁 영역(tip region)(또는 때때로 소스/드레인 확장부)이라고 알려진 소스/드레인 영역과 채널 영역 사이의 영역을 도핑하는 것이다. 예를 들어, 도펀트(dopant)가 소스/드레인 영역에 주입(implant)될 수 있고 도펀트를 채널 영역쪽으로 확산시키기 위해 후속 어닐링이 실행될 수 있다. 주입(implant) 및 확산법이 이용되기 때문에, 도펀트 농도와 위치를 제어하는 능력이 제한된다. 또한, 그 오프셋 스페이서(offset spacer)의 두께와 같은, MOS 소자의 다른 부분들의 크기도 역시 팁 영역의 위치에 큰 영향을 줄 수 있다. 이들 모두는, 차례로, 도펀트 농도를 최대화하고 채널 영역에 아주 가깝게 위치하게 되는 팁 영역의 능력에 영향을 준다.
따라서, 종래의 팁 영역의 제한을 극복하기 위해 개선된 방법 또는 구조가 필요하다.
도 1a는 주입 및 확산을 이용하여 형성된 소스 및 드레인 팁 영역을 포함하는 종래의 MOS 소자를 나타낸다.
도 1b는 본 발명의 실시예에 따라 구성된 소스 및 드레인 에피텍셜 팁을 포함하는 MOS 소자를 나타낸다.
도 1c는 스페이서 두께가 MOS 소자의 에피텍셜 팁의 에칭에 어떻게 영향을 주는지를 나타낸다.
도 1d는 UC-대-UC 거리의 스페이서 두께 의존성을 나타내는 그래프이다.
도 2는 본 발명의 실시예에 따른 소스 및 드레인 에피텍셜 팁을 형성하는 방법이다.
도 3a 내지 도 3j는 본 발명의 다양한 실시예에 따른, 도 2의 방법을 실행할 때 형성되는 구조를 나타낸다.
도 4는 본 발명의 한 실시예에 따라 구성된, FinFET 트랜지스터 아키텍쳐의 사시도를 도시한다.
도 5는 본 발명의 실시예에 따라 형성된 MOS 소자의 UC-대-UC 거리가 스페이서 두께에 어떻게 덜 의존하는지를 나타내는 그래프이다.
도 6a는 본 발명의 일부 실시예들에 따른, NiGe 일함수가 가전대 가장자리의 약 85 mV임을 확인해 주는, 쇼트키 장벽(Schottky barrier) 니켈 저마나이드(NiGe) 다이오드 측정치를 나타낸다.
도 6b는 본 발명의 일부 실시예에 따라, 이러한 저마나이드 재료(germanide material)가 종래의 실리콘 게르마늄 소스/드레인 PMOS 소자에 경우에 비해 상당한 Rext 개선을 제공한다는 것을 보여주는 시뮬레이션 데이터를 플로팅하고 있다.
고농도의 붕소 도핑된 게르마늄의 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하기 위한 기술들이 개시된다. 이 기술들은, 예를 들어, 자기-정렬된 에피텍셜 팁(SET; self-aligned epitaxial tip) 트랜지스터를 연장하여 단축 응력(uniaxial strain)의 이론적 한계에 매우 근접하게 달성하기 위해 이용될 수 있다. 일부 실시예들에서, 이것은 소스 및 드레인 영역뿐만 아니라 그들의 대응하는 팁 영역에서 선택적 에피텍셜 피착에 의해 제공된 인 시츄(in situ) 붕소 도핑된 게르마늄의 이용에 의해 달성된다. 다른 실시예들에서, 선택적 에피텍셜 피착은, 소스/드레인 및 각각의 팁 영역에서 고농도 붕소 도핑된 게르마늄층으로 캡핑된(capped) 붕소 도핑된 실리콘 게르마늄의 2중층 구조를 형성하는데 이용된다. 이러한 경우, 게르마늄 농도는, 예를 들어, 20 원자 % 내지 100 원자 % 범위일 수 있고, 붕소 농도는, 예를 들어, 1E20 cm-3 to 2E21 cm-3일 수 있다(예를 들어, 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도). 붕소 도핑된 게르마늄층을 갖는 기저 기판 재료 또는 재료들에 대한 계면층으로서, 등급화된(graded) 게르마늄 및/또는 붕소 농도를 갖는 선택사항적 얇은 버퍼가 이용될 수 있다. 마찬가지로, 2중층 구성에서, 붕소 도핑된 게르마늄 캡을 갖는 실리콘 게르마늄층에 대한 계면층으로서, 등급화된 게르마늄 및/또는 붕소 농도를 갖는 얇은 버퍼가 이용될 수 있다. 역시 또 다른 실시예에서, 붕소 도핑된 게르마늄 또는 실리콘 게르마늄층들 자체는, 선택사항적 버퍼의 경우와 유사한 방식으로 등급화된 게르마늄 및/또는 붕소 농도를 가질 수 있다. 어떤 경우이든, 붕소 확산은 게르마늄에서 억제되기(농도가 높을수록, 억제가 더 크다) 때문에, 고농도의 붕소가 게르마늄에 도핑될 수 있고, 이것은 결과적으로 차례로 기생 저항이 낮아지고 팁 급변(tip abruptness)이 없게 되는 것으로 이어진다. 또한, 쇼트키-장벽 높이를 낮춤으로써 컨택트 저항이 감소된다. 이 기술들은, 예를 들어, 평면 또는 비평면 FinFET 트랜지스터 소자에서 구현될 수 있다.
전체 개관
알려진 바와 같이, 금속 산화물 반도체(MOS) 트랜지스터는 단채널 효과(SCE; short channel effect)를 개선시키면서 트랜지스터의 전체 저항을 감소시키도록 설계된 소스 및 드레인 팁 영역을 포함할 수 있다. 종래에는, 이들 팁 영역들은, 주입 및 확산 기술을 이용하여 붕소 또는 탄소와 같은 도펀트가 주입되는 기판의 부분들이다. 소스 팁 영역은 소스 영역과 채널 영역 사이의 영역에 형성된다. 마찬가지로, 드레인 팁 영역은 소스 영역과 채널 영역 사이의 영역에 형성된다. 이러한 종래의 처리로부터 생기는 팁 영역은 트랜지스터의 게이트 유전체층을 최소한으로 저부확산(underdiffuse)한다.
더 상세히는, 도 1a는 기판(102) 상에 형성된 종래의 MOS 트랜지스터(100A)를 나타낸다. 소스 영역(110)과 드레인 영역(112)은 통상적으로 기판 내에 붕소와 같은 도펀트를 주입하거나 기판을 에칭한 다음 실리콘 또는 실리콘 게르마늄 재료(10 내지 40 원자 % 범위의 게르마늄 농도)를 에피텍셜 피착함으로써 형성된다. 게이트 스택(122)은 트랜지스터(100A)의 채널 영역(120) 위에 형성된다. 추가로 알 수 있는 바와 같이, 게이트 스택(122)은 게이트 유전체층(106)과 게이트 전극(104)을 포함하고, 스페이서(108)는 게이트 스택(122)에 인접하게 형성된다. 일부 예시적 경우에, 및 기술 노드에 따라, 스페이서(108)는 게이트 유전체층(106)과 소스 및 드레인 영역(110/112)들 각각의 가장자리 사이에서 약 10 내지 20 나노미터(nm)의 거리를 생성한다. 소스 팁 영역(110A)과 드레인 팁 영역(112A)이 형성되는 곳은 이 공간 내에서 이다. 알 수 있는 바와 같이, 주입-확산 기반의 팁 영역(110A/112A)은 스페이서(108)와 중첩하며, 10 nm보다 작은 거리만큼 게이트 유전체층(106)과 중첩하거나 이를 저부확산한다. 주입-확산 기반의 팁 영역(110A/112A)을 형성하는데 있어서, 붕소 또는 탄소와 같은 도펀트가 소스 영역(110) 및 드레인 영역(112) 내에 주입된다. 그 다음 트랜지스터(100A)가 어닐링되어 도펀트가 채널 영역(120) 쪽으로 확산하게 한다. 게이트 유전체층(106)과 소스/드레인 영역(110/112) 사이의 이들 영역 내에 도펀트를 더 주입하기 위해 경사 이온 주입(Angled ion implantation) 기술이 또한 이용될 수 있다. 불행하게도, 팁 영역(110A/112A)의 형상, 도펀트가 스페이서(108) 아래로 침투하는 거리, 및 팁 영역(110A/112A)의 농도 기울기와 같은 요인들은 기판 재료 내의 도펀트의 확산 속성에 의존한다. 예를 들어, 팁 영역의 농도는 소스/드레인 영역(110/112) 부근에서 높고 채널 영역(120) 부근에서 낮을 것이다. 대단히 바람직하긴 하지만, 채널 영역(120) 내에 도펀트를 밀어 넣지 않고 채널 영역(120) 부근에서 도펀트 농도를 매우 높게 만드는 것이 거의 불가능하다. 또한, 소스 및 드레인 영역(110/112)은 채널 영역(120)에 가까이 이동될 수 없는데, 이것은 다시 한 번 도펀트가 채널 영역(120) 내로 밀어 넣어질 수 없기 때문이다. 이것은 소스 및 드레인 영역(110/112)이 채널 영역(120)에 얼마나 가깝게 형성될 수 있는지를 제한하며, 이로써 게이트 길이 스케일링을 제약한다.
도 1b는 본 발명의 실시예에 따라 구성된 소스 및 드레인 에피텍셜 팁(일반적으로 여기서는 에피-팁(epi-tip)이라 함)을 포함하는 예시적인 MOS 소자(100B)를 나타낸다. 더 상세히는, MOS 트랜지스터(100b)는, 소스 영역(110) 및 드레인 영역(112)이 스페이서(108) 아래로 연장하는 것, 일부 경우에는, 게이트 유전체층(106) 아래로 연장하는 것을 허용하기 위해 언더컷 에칭(undercut etch)을 이용한다. 스페이서(108)(및 아마도 게이트 유전체층(106)) 아래로 연장하는 소스/드레인 영역(110/112)의 일부를 여기서는 각각 소스 에피-팁(110B) 및 드레인 에피-팁(112B)이라 한다. 소스 및 드레인 에피-팁(110B/112B)은, 도 1a에 관하여 설명된 주입/확산 기반의 팁 영역(110A/112A)을 대체한다.
본 발명의 실시예에 따르면, 소스/드레인 영역(110/112)과 소스/드레인 에피-팁(110B/112B)은, 예를 들어, 스페이서(108)(및 아마도 게이트 유전체층(106))을 언더컷팅하는 것을 포함한 기판(102)을 에칭한 다음, 인 시츄(in situ) 붕소 도핑된 게르마늄, 또는 고농도 붕소 도핑된 게르마늄으로 캡핑된 붕소 도핑된 실리콘 게르마늄(SiGe)을 제공하여 도 1b에 도시된 바와 같이 소스/드레인 영역(110/112)과 소스/드레인 에피-팁(110B/112B)을 채우기 위해 선택적 에피텍셜 피착을 이용하는 단계에 의해 형성될 수 있다. 도 1b에 더 도시된 바와 같이, 에피텍셜 충전(fill)은 기판(102)의 표면에 관해 상대적으로 융기될 수 있다는 점에 주목해야 한다.
본 발명의 일부 실시예들에 따르면, 기판 조성, 및 소자 구조의 이질층들 사이에서 불합치 전위(misfit dislocation)가 금지되어야 하는 정도와 같은 요인들에 따라, 구조물의 하나 이상의 위치에서 등급화된 버퍼가 이용될 수 있다. 예를 들어, 기판(102)은, 실리콘 기판, 또는 SOI(silicon on insulator) 기판의 실리콘 막, 또는 실리콘, 실리콘 게르마늄, 게르마늄, 및/또는 III-V 화합물 반도체를 포함하는 다중층 기판일 수 있다. 따라서, 예로서, 실리콘 또는 실리콘 게르마늄 기판(102)을 갖고 소스/드레인 영역(110/112) 및 소스/드레인 에피-팁(110B/112B)을 채우기 위해 인 시츄 붕소 도핑된 게르마늄이 이용되는 실시예에서, 기저 기판(102)과 상위 붕소 도핑된 게르마늄 사이에 버퍼가 제공될 수 있다. 이러한 실시예에서, 버퍼는, 기저 실리콘 기판 또는 기저 게르마늄 기판과 호환되는 베이스 레벨 농도로부터 100 원자 %(또는, 90 원자 % 또는 95 원자 % 또는 98 원자 %를 초과하는 것과 같은, 거의 100 원자 %)에 이르기까지 등급화된 게르마늄 조성을 갖는 등급화된 붕소 도핑된(또는 진성) 실리콘 게르마늄층일 수 있다. 하나의 특정한 이러한 실시예에서, 게르마늄 농도는 40 원자 % 이하로부터 98 원자 % 초과 범위까지 이른다. 이 버퍼 내의 붕소 농도는, 예를 들어, 고 수준으로 고정되거나, 예를 들어, 베이스 농도 또는 기저 기판과 기타의 방식으로 호환되는 농도로부터 원하는 고농도로까지(예를 들어, 1E20 cm-3, 또는 5E20 cm-3을 초과하여) 등급화될 수 있다. 여기서 사용될 때 호환성이란 반드시 농도 레벨에서의 중첩을 필요로 하지 않는다는 점에 주목한다(예를 들어, 기저 기판의 게르마늄 농도는 0 내지 20 원자 %이고 버퍼의 초기 게르마늄 농도는 30 내지 40 원자 %일 수 있다). 또한, 여기서 사용될 때, 농도 레벨에 관한 용어 "고정된"은 비교적 일정한 농도 레벨을 나타내기 위함이다(예를 들어, 층 내의 가장 낮은 농도 레벨은 그 층 내의 가장 높은 농도 레벨의 10% 이내이다). 더 일반적인 의미에서, 고정된 농도 레벨은 의도적으로 등급화된 농도 레벨이 없음을 나타내기 위함이다. 버퍼의 두께는 버퍼링되고 있는 농도의 범위와 같은 요인들에 따라 달라질 수 있지만, 일부 실시예들에서는 50 내지 100Å(예를 들어, 60 Å or 65 Å)과 같은, 30 내지 120 Angstroms (Å)의 범위 내에 있다. 본 개시에 비추어 이해하겠지만, 이러한 등급화된 버퍼는 유익하게도 쇼트키-장벽 높이를 낮춘다.
대안으로서, 기저 기판(102)과 상위 붕소 도핑된 게르마늄 사이에서 얇은 버퍼를 이용하는 것이 아니라, 붕소 도핑된 게르마늄층 그 자체가 유사한 방식으로 등급화될 수 있다. 예를 들어, 및 한 예시적 실시예에 따르면, 붕소 도핑된 게르마늄층은 기저 기판과 호환되는 베이스 레벨 농도(예를 들어, 30 내지 70 원자 % 범위)로부터 100 원자 %에 이르기까지 등급화된 게르마늄 농도로 구성될 수 있다. 일부 이러한 실시예에서, 이러한 붕소 도핑된 게르마늄층 내의 붕소 농도는, 예를 들어, 베이스 농도 또는 기타의 방식으로 기저 기판과 호환되는 농도로부터 원하는 고농도(예를 들어, 1E20 cm-3 초과)까지의 범위에 이를 수 있다.
실리콘 또는 실리콘 게르마늄 기판(102)과 소스/드레인 영역(110/112) 및 소스/드레인 에피-팁(110B/112B)을 채우는 붕소 도핑된 게르마늄 캡 및 인 시츄 붕소 도핑된 SiGe의 2중층 구조를 갖는 다른 실시예들에서, 버퍼는 붕소 도핑된 SiGe층과 상위 붕소 도핑된 게르마늄 캡 사이에 버퍼가 제공될 수 있다. 이러한 한 실시예에서, 붕소 도핑된 SiGe층은 고정된 농도의 게르마늄(예를 들어, 30 내지 70 원자 %의 범위)을 가지며, 버퍼는 기저 붕소 도핑된 SiGe층과 호환되는 베이스 레벨 농도로부터 100 원자 %(또는, 90 원자 % 또는 95 원자 % 또는 98 원자 % 초과 등의, 거의 100 원자 %)에 이르기까지 등급화된 게르마늄 농도를 갖는 얇은 SiGe층(예를 들어, 50 내지 100 Å 등의, 30 내지 120 Å)일 수 있다. 일부 이러한 경우, 이 버퍼 내의 붕소 농도는, 예를 들어, 높은 레벨로 고정되거나, 예를 들어, 베이스 농도 또는 기저 SiGe층과 기타의 방식으로 호환되는 농도로부터 원하는 고농도(예를 들어, 1E20 cm-3, 2E20 cm-3, 3E20 cm-3, 4E20 cm-3, 또는 5E20 cm-3을 초과하여)까지의 범위에 이를 수 있다.
대안으로서, 2중층 구조의 2개 층들 사이에서 얇은 버퍼를 이용하는 것이 아니라, 붕소 도핑된 SiGe층 그 자체가 유사한 방식으로 등급화될 수 있다. 예를 들어, 및 한 예시적 실시예에 따르면, 붕소 도핑된 SiGe층은 기저 기판과 호환되는 베이스 레벨 농도(예를 들어, 30 내지 70 원자 %의 범위)로부터 100 원자 %(또는, 앞서 설명한 바와 같이, 거의 100 원자 %)에 이르기까지 등급화된 게르마늄 농도로 구성될 수 있다. 이 붕소 도핑된 SiGe층 내의 붕소 농도는, 예를 들어, 고수준으로 고정되거나, 예를 들어, 베이스 농도 또는 기저 기판과 기타의 방식으로 호환되는 농도로부터 원하는 고농도로까지(예를 들어, 1E20 cm-3을 초과)의 범위에 이를 수 있다.
따라서, 평면 또는 비평면형 FinFET 트랜지스터 소자를 위한 SET 아키텍쳐가 제공된다. 소자들은, 예를 들어, 더미 게이트 산화물, 얇은 스페이서, 및 등방성 언더컷 에칭(또는 단결정 기판에 면체형 핀 오목부(faceted fin recess)를 형성하는 암모니아 에칭, 또는 핀 오목부를 형성하기 위한 기타의 적절한 에칭)과 같은 종래의 프로세스를 부분적으로 이용하여 형성될 수 있다. 일부 실시예들에 따르면, 인 시츄 붕소 도핑된 게르마늄 또는 대안으로서 고농도 붕소 도핑된 순수 게르마늄으로 캡핑된 완전 변형된(fully strained) 붕소 도핑된 실리콘 게르마늄층을 제공하여 팁과 소스/드레인 영역 양쪽 모두를 형성하기 위해 선택적 에피텍셜 피착이 이용될 수 있다. 앞서 설명된 바와 같이 선택사항적 버퍼가 이용될 수 있다. 이러한 실시예에서, 어떠한 P-타입 소스 및 드레인(PSD) 주입 또는 고온 확산-기반의 어닐링도 요구되지 않는데, 이것은 붕소가 피착될 때 충분히 활성이기 때문이다. 임의의 적절한 하이-k 대체 금속 게이트(RMG; replacement metal gate) 프로세스 흐름이 또한 이용될 수 있으며, 여기서 하이-k 유전체는 더미 게이트 산화물을 대체한다. 저저항 저마나이드(germanide)를 형성하기 위해, 예를 들어, 게르마늄 사전-비정질 주입(pre-amorphization implant)을 동반하거나 동반하지 않은 니켈, 니켈-백금, 또는 티타늄을 이용한 실리사이드화(Silicidation)가 이용될 수 있다. 앞서 설명된 바와 같이, 이와 같은 실시예들은 단축 응력의 이론적 한계를 (거의) 달성하기 위해 SET 트랜지스터 소자 아키텍쳐를 확장한다. 여기서 제공되는 기술들은, 예를 들어, 임의의 기술 노드(예를 들어, 90nm, 65nm, 45nm, 32nm, 22nm, 14nm, 및 10nm 트랜지스터 및 그 이하)의 혜택을 받기 위해 적용될 수 있고, 청구되는 발명은 소자 지오메트리의 임의의 특정한 이러한 노드 또는 범위로 제약되고자 함이 아니다. 본 개시에 비추어 다른 이점들이 명백할 것이다.
예를 들어, 본 발명의 실시예에 따라 구성된 소스 및 드레인 에피-팁(110B/112B)은, 소스 및 드레인 영역(110/112)과 동일한 프로세스에서 형성될 수 있어서, 프로세스 시간을 단축시킨다는 점에 주목한다. 또한, 종래의 주입/확산 기반의 팁 영역들과는 달리, 본 발명의 실시예에 따라 구성된 소스/드레인 에피-팁(110B/112B)의 격자 파라미터는 정공 이동도를 증가시키는 변형(strain)을 채널 영역(120)에 도입하므로 채널에서의 저항을 줄인다. 본 발명의 일부 실시예들에 따라 구성된 SET 아키텍쳐의 또 다른 이점은, 소스/드레인 에피-팁(110B 및 112B)과 채널 영역(120)을 형성하는 기판 재료(102) 사이의 계면이 급변(abrupt)한다는 것이다. 예를 들어, 계면의 한 측 상에는 붕소 도핑된 게르마늄(B:Ge) 재료(예를 들어, 2E20 cm-3 또는 5E20 cm-3을 초과하는 B 농도)가 에피텍셜 피착되고, 계면의 다른 측 상에는 채널 영역(120)을 구성하는 기판 재료(예를 들어, 실리콘 게르마늄, 또는 기타의 적절한 기판 재료)가 존재한다. 이 구조는, 에피텍셜 소스/드레인 에피-팁(110B/112B)이 고농도 붕소 도핑된 고농도 게르마늄 재료를 채널 영역(120)에 매우 근접하게 가져올 수 있게 한다. 에피텍셜 소스/드레인 에피-팁(110B/112B) 내의 붕소는 실질적으로 또는 완전히 에피-팁 내에 머무르고, 채널 영역(120) 내로 확산되지 않는 경향이 있다.
소스 및 드레인 에피-팁(110B/112B)을 형성하는데 이용될 수 있는 종래의 방법은 고려되어야 하는 문제가 있을 수 있다. 특히, 도 1b 및 도 1c를 참조하면, 종래의 언더컷 에칭 기술은 언더컷 영역에 대한 탄환형 프로파일(bulleted profile)의 형성을 초래할 수 있다. 이러한 경우, 게이트 유전체층(106)에 바로 인접한 부분에서 에칭되는 양보다 게이트 유전체층(106) 아래의 약간 떨어진 부분에서 더 많은 기판 재료가 에칭된다. 이와 같이, 소스 에피-팁(110B)과 드레인 에피-팁(112B) 각각은 탄환형 프로파일을 따르고, 이것은 채널 영역(120)에서 최적 미만의 변형(strain)을 생성할 수 있다. 또한, 종래의 언더컷 에칭 기술에서의 변화는, 형성되는 결과적인 소스 및 드레인 에피-팁(110B/112B)에서의 변화로 해석될 수 있다. 소스 및 드레인 에피-팁(110B/112B)을 형성하는 종래 방법에서의 또 다른 문제점은, 도 1b 및 도 1c에 도시된 바와 같이, 스페이서 두께가 언더컷 에칭에 미치는 영향에 관한 것이다. 도 1b를 참조하면, MOS 트랜지스터(100B)는 제1 두께 x1의 오프셋 스페이서(108)를 갖는 것으로 도시되어 있다. 소스 및 드레인 에피-팁(110B/112B)의 형성을 가능하게 하기 위해, 스페이서(108) 및 게이트 유전체층(106)의 일부를 언더컷하는 기판 에칭이 수행되었다. 언더컷-대-언더컷(UC-to-UC) 거리(114)는 소스 에피-팁(110B)으로부터 드레인 에피팁(112B)을 분리한다. 도 1c를 참조하면, MOS 트랜지스터(100C)는 두께 x2를 갖는 오프셋 스페이서(108)를 갖는 것으로 도시되어 있다. 여기서, 두께 x2는 도 1b의 스페이서(108)의 두께 x1보다 훨씬 크다. 그 결과, 기판 에칭이 수행될 때, 더 두꺼운 스페이서(108)는 언더컷 에칭을 바깥쪽으로 밀어 소스 및 드레인 에피-팁(110B/112B)이 트랜지스터(100C)의 채널 영역(120)으로부터 더 멀리 형성되게 한다. 따라서 기판 에칭은 MOS 트랜지스터(100C) 아래의 표면 영역을 덜 언더컷한다. 따라서, MOS 트랜지스터(100C)에 대한 UC-대-UC 거리(116)는 MOS 트랜지스터(100B)에 대한 UC-대-UC 거리(114)보다 훨씬 크다. 이런 방식으로 UC-대-UC 거리를 변경하는 것은 MOS 트랜지스터에 대한 큰 구동 전류 변동을 생성한다. 도 1d는 공지된 방법을 이용하여 형성된 소자에서 스페이서 두께가 UC-대-UC 거리에 어떻게 영향을 미치는지를 나타내는 그래프이다. 그래프는 라인(118)으로 표현된 데이터를 제공하며, 이것은 스페이서 두께가 증가함에 따라 UC-대-UC 거리도 역시 증가하여, 큰 구동 전류 변동으로 이어진다는 것을 보여준다. 통상적으로, 매 나노미터의 스페이서 두께 증가에 대해, UC-대-UC 거리는 약 2nm만큼씩 증가한다. 이러한 의미에서, 적어도 일부 경우에 종래 방법을 이용하여 소스/드레인 에피-팁을 형성하는 것은, 오프셋 스페이서의 두께가 MOS 소자의 성능에 상당한 영향을 미치는 것을 허용한다. 본 개시에 비추어 이해하겠지만, 본 발명의 일부 실시예들은, 이러한 문제를 해결하는 자기-정렬되고 에피텍셜 피착된 소스 및 드레인 팁을 형성하는 방법을 제공한다.
아키텍쳐 및 방법론
도 2의 아키텍쳐 및 방법론은, 본 발명의 실시예에 따른, 자기-정렬된 소스 및 드레인 에피-팁을 갖는 MOS 트랜지스터를 구축하는 방법(200)이다. 도 3a 내지 도 3j는, 일부 실시예들에 따라 방법(200)이 실행될 때 형성되는 예시적 구조를 나타낸다.
알 수 있는 바와 같이, 방법(200)은, PMOS 트랜지스터와 같은 MOS 소자가 형성될 수 있는 반도체 기판을 제공하는 단계(202)로 시작한다. 반도체 기판은, 예를 들어, 벌크 실리콘 또는 실리콘-온-절연체(silicon-on-insulator) 구성에 의해 구현될 수 있다. 다른 구현들에서, 반도체 기판은, 게르마늄, 실리콘 게르마늄, 인듐 안티몬, 납 텔룰라이드, 인듐 비소, 인듐 인화물, 갈륨 비소, 또는 갈륨 안티몬과 같은 실리콘과 결합되거나 결합되지 않을 수도 있는 대안적 재료를 이용하여 형성될 수 있다. 더 일반적 의미에서, 반도체 소자가 구축될 수 있는 토대(foundation)로서 역할할 수 있는 임의의 재료가 본 발명의 실시예들에 따라 이용될 수 있다.
방법(200)은 반도체 기판 상에 게이트 스택을 형성하는 단계(204)를 계속한다. 게이트 스택은 종래에 행해지던 바와 같이 형성되거나 임의의 적절한 맞춤형 기술을 이용하여 형성될 수 있다. 본 발명의 일부 실시예들에서, 게이트 스택은 게이트 유전체층 및 게이트 전극층을 피착한 다음 패터닝함으로써 형성될 수 있다. 예를 들어, 한 예시적 경우에, 게이트 유전체층은, 화학적 증착(CVD; chemical vapor deposition), 원자층 피착(ALD; atomic layer deposition), 스핀-온 피착(SOD; spin-on deposition) 또는 물리적 증착(PVD; physical vapor deposition)과 같은 종래의 피착 프로세스를 이용하여 반도체 기판 상에 블랭킷 피착될 수 있다. 대안적 피착 기술이 역시 이용될 수 있는데, 예를 들어, 게이트 절연층은 열 성장(thermally grown)될 수 있다. 게이트 유전체 재료는, 예를 들어, 실리콘 이산화물 또는 하이-k 유전체 재료와 같은 재료로부터 형성될 수 있다. 하이-k 게이트 유전체 재료의 예로서는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 산화 지르코늄, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염이 포함된다. 일부 특정 예시적 실시예에서, 하이-k 게이트 유전체층은 두께 약 5 Å 내지 약 200 Å(예를 들어, 20Å 내지 50Å)일 수 있다. 일반적으로, 게이트 유전체층의 두께는 게이트 전극을 이웃하는 소스 및 드레인 컨택트로부터 전기적으로 격리하기에 충분해야 한다. 추가의 실시예들에서, 하이-k 재료의 품질을 향상시키기 위해 어닐링 프로세스와 같은 추가 처리가 하이-k 게이트 유전체층에 수행될 수 있다. 그 다음, ALD, CVD, 또는 PVD와 같은 유사한 피착 기술을 이용하여 게이트 전극 재료가 게이트 유전체층 상에 피착될 수 있다. 일부 이러한 특정 실시예들에서, 게이트 전극 재료는 폴리실리콘 또는 금속층이지만, 기타의 적절한 게이트 전극 재료도 역시 이용될 수 있다. 대체 금속 게이트(RMG; replacement metal gate) 프로세스를 위해 통상적으로 나중에 제거되는 희생 재료인 게이트 전극 재료는, 일부 실시예들에서는, 50Å 내지 500Å 범위의 두께(예를 들어, 100Å)를 가진다. 그 다음 종래의 패터닝 프로세스가 실행되어 게이트 전극층 및 게이트 유전체층의 일부를 에칭하여 도 3a에 도시된 바와 같이 게이트 스택을 형성한다.
도 3a는 게이트 스택이 형성되는 기판(300)을 나타낸다. 이 예시적 실시예에서 알 수 있는 바와 같이, 게이트 스택은 (하이-k 게이트 유전체 재료일 수 있는) 게이트 유전체층(302) 및 희생 게이트 전극(304)을 포함한다. 한 특정 예시적 경우에, 게이트 스택은 실리콘 이산화물 게이트 유전체층(302) 및 폴리실리콘 게이트 전극(304)을 포함한다. 게이트 스택은 또한, 후속하는 이온 주입 프로세스로부터 게이트 전극(304)을 보호하는 것과 같은, 처리 동안에 소정의 혜택 또는 이용을 제공하는 게이트 하드 마스크층(306)을 포함할 수 있다. 하드 마스크층(306)은, 실리콘 이산화물, 실리콘 질화물, 및/또는 기타 종래의 유전체 재료와 같은 전형적인 하드 마스크 재료를 이용하여 형성될 수 있다.
도 2를 더 참조하면, 게이트 스택이 형성된 후에, 방법(200)은, 기판 내에 도펀트를 주입함으로써(206), 게이트 스택에 인접한 기판의 고농도 도핑 부분에 이온 주입 프로세스를 계속한다. 이온 주입 프로세스에서 이용되는 도펀트는, 예를 들어, 주입이 이루어지는 기판 재료의 에칭 속도를 증가시키는 능력에 기초하여 선택될 수 있고, 이온 주입 프로세스에 대해 선택된 특정 도펀트는 기판 재료(들) 및 후속하는 에칭 프로세스에서 이용되는 에칭제(etchant)에 기초하여 달라질 수 있다. 기판의 에칭 속도를 증가하기 위해 선택될 수 있는 특정 도펀트는, 예를 들어, 탄소, 인, 및 비소를 포함한다. 예를 들어, 탄소는, 5 내지 15 킬로-전자 볼트(keV) 사이에 해당하는 주입 에너지를 이용하여 1 x 1014 내지 1 x 1016 atoms/cm3의 범위에 이르는 사용량(dosage)에서 이용될 수 있다. 인은, 1 내지 5 keV에 해당하는 주입 에너지를 이용하여 1 x 1014 내지 5 x 1015 atoms/cm3의 범위에 이르는 사용량에서 이용될 수 있다. 비소는, 2 내지 5 keV에 해당하는 주입 에너지를 이용하여 1 x 1014 내지 5 x 1015 atoms/cm3의 범위에 이르는 사용량에서 이용될 수 있다. 기타의 적절한 도펀트와 사용량 방식이 본 개시에 비추어 명백할 것이다. 일부 실시예들에서, 이온 주입은 실질적으로 수직 방향(즉, 기판에 수직인 방향)으로 발생한다; 반면, 다른 실시예들에서는 이온 주입 프로세스의 적어도 일부는 게이트 스택 아래에 이온을 주입하기 위해 경사 방향으로 발생한다. 게이트 전극(304) 재료의 도핑을 방지하기 위해 하드 마스크(306)가 이용될 수 있다는 점에 주목한다.
그 다음, 방법(200)은 기판 내에 도펀트를 추가로 밀어 넣고 이온 주입 프로세스 동안에 기판이 받는 손상을 줄이기 위해 어닐링(207)을 계속한다. 일부 실시예들에서, 주입(206) 및 후속하는 어닐링(207)은, 예를 들어, 2 nm 내지 20 nm 사이에 해당하는 기판 깊이에 이온을 밀어 넣을 수 있다. 어닐링(207)은, 예를 들어, 700°C와 1100°C 사이에 해당하는 온도에서 60초 이하의 시간 동안(예를 들어, 5초) 실행될 수 있다. 이해하겠지만, 어닐링 온도 및 지속기간은, 확산 속도, 기판 재료, 이용된 도펀트, 및 원하는 최종 도펀트 농도와 같은 요인들에 따라 실시예마다 다를 수 있다.
도 3b는 이온 주입 및 확산 프로세스 후의 기판(300)을 나타낸다. 이 예시적 실시예에 도시된 바와 같이, 이온 주입 프로세스는, 형성되고 있는 MOS 트랜지스터에 대해, 게이트 유전체층(302)에 인접한 2개의 도핑된 영역(308)을 생성한다. 적절한 에칭제에 노출될 때, 도핑된 영역(308)은 주변 기판 재료의 에칭 속도보다 높은 에칭 속도를 가질 것이다. 도핑된 영역(308)들 중 하나는 자기-정렬된 에피-팁을 포함한, 소스 영역의 일부로서 역할할 것이다. 도핑된 영역(308)들 중 다른 하나는 자기-정렬된 에피-팁을 포함한, 드레인 영역의 일부로서 역할할 것이다. 도시된 예시적 실시예에서, 도핑된 영역(308)의 일부는 게이트 유전체층(302) 아래에 위치해 있다. 도핑된 영역(308)들의, 그들의 깊이를 포함한, 크기는 형성되고 있는 MOS 트랜지스터의 요건에 기초하여 변할 수 있다는 점에 주목해야 한다.
그 다음, 방법(200)은 게이트 스택의 각 측에 스페이서들을 형성하는 단계(208)를 계속한다. 스페이서들은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 기타의 적절한 스페이서 재료와 같은 종래의 재료를 이용하여 형성될 수 있다. 스페이서들의 폭은, 일반적으로, 형성되고 있는 MOS 트랜지스터에 대한 설계 요건에 기초하여 선택될 수 있다. 일부 실시예에 따르면, 그러나, 스페이서들의 폭은 소스 및 드레인 에피-팁의 형성에 의해 부과되는 설계 제약에 예속되지 않는다. 도 3c는 예시적 실시예에 따라 게이트 전극층(304) 및 게이트 유전체층(302)의 각 측에 형성된 스페이서(310)를 갖는 기판(300)을 나타낸다.
도 2를 더 참조하면, 방법(200)은 각각의 에피-팁을 포함하는 소스/드레인 영역이 형성될 수 있는 캐버티를 형성하기 위해 기판의 도핑된 영역들을 건식 에칭하는 단계(210)를 계속한다. 도 3d를 참조하여 최상으로 알 수 있는 바와 같이, 에칭된 캐버티는 대체로 게이트 스택에 인접하고, 에피-팁 영역은 소스/드레인 캐버티 영역의 사실상 확장부이다. 일부 예시적 실시예에서, 에칭된 캐버티는, 도핑된 영역들보다 더 깊을 수 있는, 50 nm와 1500 nm 사이에 해당하는 깊이로 형성될 수 있다. 더 일반적 의미에서, 에칭 깊이는 원하는 MOS 소자 성능에 기초하여, 필요한 만큼 설정될 수 있다. 일부 실시예에서, 건식 에칭 프로세스는 도핑된 영역들의 에칭 속도를 증가시키기 위해 이온 주입 프로세스에서 이용되는 도펀트를 보완하는 에칭제 레시피(etchant recipe)를 이용할 수 있고, 이로써 에칭 프로세스가 기판(300)의 나머지 부분보다 빠른 속도로 도핑된 영역들로부터 기판 재료를 제거하는 것을 가능케 한다. 일부 실시예들에서, 이것은 스페이서(310) 및 게이트 유전체층(302)을 언더컷하는 도핑된 영역의 부분들을 포함함으로써, 트랜지스터의 자기-정렬된 팁 아키텍쳐를 정의한다. 도핑된 영역의 에칭 속도를 증가시키는 것은, 스페이서의 두께, 건식 에칭 프로세스에서의 편차, 및 기타의 프로세스 편차와 같은 요인들에 의해 UC-대-UC 거리가 실질적으로 영향을 받지 않고, 에칭된 소스 및 드레인 팁 캐버티가 스페이서(310) 및 게이트 유전체층(302)을 언더컷하는 것을 가능케 한다.
일부 실시예들에 따르면, 건식 에칭 프로세스는 플라즈마 반응기에서 일어나는 염소처리 화학 반응(chlorinated chemistry)을 이용할 수 있다. 일부 특정의 이러한 실시예에서, 에칭제 레시피는 버퍼 또는 캐리어 개스로서 이용되는 아르곤 또는 헬륨과 NF3 및 Cl2의 조합을 포함할 수 있다. 일부 이러한 실시예에 따르면, 활성 에칭종(active etchant species)에 대한 유량은, 예를 들어, 50 내지 200 SCCM(standard cubic centimeters per minute) 사이에서 달라질 수 있는 반면, 캐리어 개스의 유량은, 예를 들어, 150 내지 400 SCCM 사이에서 변할 수 있다. 일부 이러한 실시예에 따라, 예를 들어, 100W 미만의 낮은 RF 바이어스와 함께 700W 내지 1100W의 범위에 이르는 전력에서 고 에너지 플라즈마가 채용될 수 있다. 반응기 압력은, 일부 이러한 실시예에 따라 약 1 파스칼(Pa) 내지 약 2 Pa의 범위에 이를 수 있다. 또 다른 특정 예시적 실시예에 따르면, 에칭제 화학은 HBr과 Cl2의 조합을 포함할 수 있다. 일부 이러한 실시예에서, 에칭종에 대한 유량은, 예를 들어, 40 SCCM과 100 SCCM 사이에서 변할 수 있다. 고 에너지 플라즈마는 100W 미만의 낮은 RF 바이어스와 함께 약 600W 내지 약 1000W의 범위에 이르는 전력에서 채용될 수 있고, 반응기 압력은 일부 이러한 실시예에 따라 약 0.3 Pa 내지 약 0.8 Pa의 범위에 이를 수 있다. 역시 또 다른 예시적 실시예에 따르면, 에칭제 화학은 Ar와 Cl2의 조합을 포함할 수 있다. 일부 이러한 실시예에서, 에칭종에 대한 유량은, 예를 들어, 40 SCCM과 80 SCCM 사이에서 변할 수 있다. 중(medium) 에너지 플라즈마는 약 100W 내지 약 200W의 높은 RF 바이어스와 함께 약 400W 내지 약 800W의 범위에 이르는 전력에서 채용될 수 있고, 반응기 압력은 일부 이러한 실시예에 따라 약 1 Pa 내지 약 2 Pa의 범위에 이를 수 있다. 이들 예시적 실시예들 각각에 대한 건식 에칭 프로세스 시간은, 예를 들어, 기판마다 60초에 이를 수 있지만, 원하는 에칭 깊이 및 에칭제와 같은 요인들에 따라 달라질 수 있다. 이러한 에칭 프로세스 파라미터는, 이해하는 바와 같이, 달라질 수 있다.
도 3d는 본 발명의 일부 실시예들에 따라 건식 에칭 프로세스가 실행된 후의 기판(300)을 나타낸다. 도시된 바와 같이, 소스 영역 캐버티(312) 및 드레인 영역 캐버티(314)가 형성된다. 또한, 앞서 논의된 바와 같이 도핑된 영역의 에칭(210)에 의해, 소스 팁 캐버티(312A) 및 드레인 팁 캐버티(314A)가 각각 캐버티(312 및 314)의 확장부로서 형성되었다. 에칭(210) 동안에 도핑된 영역의 에칭 속도를 증가시키는 도펀트 및 에칭제 레시피의 사용으로 인해 스페이서(310)의 두께는 소스 팁 캐버티(312A) 및 드레인 팁 캐버티(314A)의 에칭에 최소한의 영향을 미친다는 점에 주목해야 한다.
건식 에칭 프로세스가 완료된 후에, 도 2를 더 참조하면, 이 예시적 실시예의 방법은, 소스 영역 캐버티(312) 및 그 소스 에피-팁 캐버티(312A) 뿐만 아니라 드레인 영역 캐버티(314) 및 그 드레인 에피-팁 캐버티(314A)를 세정하고 추가로 에칭하는 습식 에칭하는 단계(212)를 계속한다. 종래의 또는 맞춤형 습식 에칭 화학반응을 이용하여 실행될 수 있는 습식 에칭(212)은 탄소, 염소, 염화불화탄소, 및 실리콘 이산화물 등의 산화물과 같은 오염 물질을 제거하여 후속하는 프로세스가 실행될 수 있는 청정 표면을 제공하기 위해 이용될 수 있다. 또한, 단결정 실리콘 기판을 가정하면, 습식 에칭(212)은 고품질 에피텍셜 피착이 발생할 수도 있는 평활한 표면을 제공하기 위해 <111> 및 <001> 결정학적 평면을 따른 기판의 얇은 부분을 제거하는데에도 이용될 수 있다. 일부 예시적 경우에, 에칭 제거되는 기판의 얇은 부분은, 예를 들어, 5 nm 두께에 이를 수도 있고, 잔여 오염 물질을 제거할 수도 있다. 도 3e에 최상으로 도시된 바와 같이, 습식 에칭(212)은, 소스 영역 캐버티(312) 및 그 에피-팁 영역(312A)의 가장자리 뿐만 아니라 드레인 영역 캐버티(314) 및 그 에피-팁 영역(314A)이 <111> 및 <001> 결정학적 평면을 따르게 한다. 또한 소스 및 드레인 에피-팁 영역(312A 및 314A)은 종래의 처리에서 발생하는 탄환형 프로파일을 갖지 않는다는 점에 유의한다.
습식 에칭 프로세스가 완료된 후에, 도 2를 더 참조하면, 방법(200)은, 인 시츄 붕소 도핑된 게르마늄(일부 경우에는 얇은 버퍼가 개재함) 또는 고농도 붕소 도핑된 게르마늄층으로 캡핑된 붕소 도핑된 실리콘 게르마늄에서, 소스/드레인과 각각의 팁 캐버티에서 에피텍셜 피착하는 단계(214)를 계속한다. 이 에피텍셜 피착은, 일부 실시예에 따라, 한 프로세스에서 그들 각각의 에피-팁 영역을 포함하는 소스 및 드레인 캐버티를 채운다. 피착(214)에 대해 CVD 프로세스 또는 기타의 적절한 피착 기술이 이용될 수 있다. 예를 들어, 피착(214)은, CVD 반응기, LPCVD 반응기, 또는 초고진공 CVD(UHVCVD)에서 실행될 수 있다. 일부 예시적인 경우에, 반응기 온도는, 예를 들어, 600℃ 내지 800℃에 들 수 있고, 반응기 압력은, 예를 들어 1 내지 760 Torr에 들 수 있다. 캐리어 개스는, 예를 들어, 10 내지 50 SLM과 같은, 적절한 유량의, 예를 들어, 수소 또는 헬륨을 포함할 수 있다. 일부 특정 실시예에서, H2로 희석된 GeH4와 같은 게르마늄 소스 전구체 개스를 이용하여 피착이 실행될 수 있다(예를 들어, GeH4는 1-5%에서 희석될 수 있다). 예를 들어, 1% 농도 및 50 내지 300 SCCM 범위의 유량에서 희석된 GeH4가 이용될 수 있다. 붕소의 인 시츄 도핑을 위하여, 희석된 B2H6가 이용될 수도 있다(예를 들어, B2H6가 H2에서 1-5%로 희석될 수 있다). 예를 들어, 3% 농도 및 10 내지 100 SCCM 범위의 유량에서 희석된 B2H6가 이용될 수 있다. 일부 예시적 경우에, 피착의 선택성을 증가시키기 위해 에칭제가 첨가될 수 있다. 예를 들어, HCl 또는 Cl2가, 예를 들어, 50 내지 300 SCCM 범위의 유량으로 첨가될 수 있다.
본 발명의 일부 예시적 실시예에 따르면, 도 3f에 최상으로 도시된 바와 같이, 그들 각각의 팁 영역(312A/314A)과 함께 소스 및 드레인 영역 캐버티(312/314)는 인 시츄 붕소 도핑된 게르마늄으로 채워짐으로써, 기판(300)의 MOS 트랜지스터(316)의 소스 영역(318)(에피-팁(318A)과 함께) 및 드레인 영역(320)(드레인 에피-팁(320A)과 함께)을 형성한다. 일부 이러한 실시예들에서, 붕소 도핑된 게르마늄은 2E21 cm-3 이상과 같은 5E20 cm-3을 초과하는 붕소 농도를 가진다. 붕소 도핑된 게르마늄 피착된 층의 두께는, 일부 특정 실시예에 따르면, 예를 들어, 50 내지 500 nm(예를 들어, 120 nm)의 범위에 이를 수 있지만, 본 개시에 비추어 다른 층 두께도 명백하다. 앞서 설명된 바와 같이, 일부 이러한 실시예들은 순수 게르마늄층과 기판 사이에 얇은 버퍼를 포함할 수 있다. 예를 들어, 도 3f에 도시된 예시적 실시예에서 추가로 알 수 있는 바와 같이, 소스 버퍼(313) 및 드레인 버퍼(315)가 인 시츄 붕소 도핑된 게르마늄을 피착하기에 앞서 피착된다. 일부 이러한 실시예에서, 버퍼(313 및 315)는, 기저 기판(300) 재료와 호환되는 베이스 레벨 농도로부터 100 원자 %(또는 앞서 설명된 바와 같이 거의 100 원자 %)에 이르기까지의 게르마늄 조성을 갖는 등급화된 붕소 도핑된 실리콘 게르마늄층일 수 있다. 버퍼(313 및 315)의 두께는 기저 기판(300)의 버퍼 천이 및 구성에 관한 농도 범위와 같은 요인들에 따라 달라질 것이다. 실리콘 게르마늄 기판을 갖는 한 예시적 실시예에서, 버퍼 두께는 2 nm 내지 10 nm의 범위에 이르지만, 다른 적절한 두께도 역시 이용될 수 있다. 한 특정의 이러한 실시예에서, 버퍼(313 및 315) 내의 붕소 농도는, 예를 들어, 기저 실리콘 게르마늄 기판과 호환되는 베이스 농도로부터 원하는 농도(예를 들어, 1E20 cm-3을 초과하여 2E21 cm-3에 이르기까지)까지의 범위에 이를 수 있으며, 2개의 특정 실시예들은 2E20 cm-3을 초과하거나 5E20 cm-3을 초과한다. 더 일반적 의미에서, 본 개시에 비추어 이해하겠지만, 원하는 정도의 전도도를 제공하기 위해 붕소 농도는 필요한 대로 조정될 수 있다.
본 발명의 다른 예시적 실시예에 따르면, 도 3g에 최상으로 도시된 바와 같이, 각각의 팁 영역(312A/314A)과 함께 소스 및 드레인 영역 캐버티(312/314)는 인 시츄 붕소 도핑된 실리콘 게르마늄으로 채워져 기판(300)의 MOS 트랜지스터(316)의 소스 영역(318)(에피-팁(318A)과 함께) 및 드레인 영역(320)(드레인 에피-팁(320A)과 함께)을 형성한다. 그 다음 붕소 도핑된 실리콘 게르마늄 충전(fill)은 고농도 붕소 도핑된 게르마늄층으로 캡핑되어 소스 캡(317) 및 드레인 캡(319)을 제공한다. 일부 이러한 2중층 구성 실시예들에서, 하나 이상의 층들에서 에피텍셜 피착될 수 있는 붕소 도핑된 실리콘 게르마늄 충전(fill)은 30 내지 70 원자 % 이상 범위의 게르마늄 농도를 가진다. 앞서 설명된 바와 같이, SiGe 충전의 이 게르마늄 농도는 고정되거나 베이스 레벨(기판(300) 부근에서)로부터 하이 레벨(예를 들어, 순수 게르마늄 캡(317/319) 부근에서 50 원자 % 초과)로 증가하도록 등급화될 수 있다. 일부 이러한 실시예들에서의 붕소 농도는 5E20 cm-3 또는 2E21 cm-3 초과와 같은 1E20 cm-3을 초과할 수 있으며, 또한 기판(300) 부근에서의 베이스 레벨로부터 하이 레벨로 증가하도록 등급화될 수 있다(예를 들어, 캡(317/319) 부근에서 1E20 cm-3 또는 2E20 cm-3 또는 3E20 cm-3 등을 초과). 붕소 도핑된 SiGe층의 게르마늄 농도가 고정된 실시예들에서, 앞서 설명된 바와 같이, 붕소 도핑된 SiGe층을 붕소 도핑된 Ge 캡과 더 양호하게 인터페이싱시키기 위해 얇은 등급화된 버퍼가 이용될 수 있다. 붕소 도핑된 SiGe 피착된 층(또는 층들의 집합)(318/320)의 두께는, 일부 특정 실시예들에서, 예를 들어, 50 내지 250 nm 범위(예를 들어, 60 nm)에 이를 수 있고, 순수 게르마늄 캡(317/319)은, 예를 들어, 50 내지 250 nm(예를 들어, 50 nm) 범위의 두께를 가질 수 있지만, 대안적 실시예들은, 본 개시에 비추어 명백하겠지만, 다른 층 및 캡 두께를 가질 수도 있다. 일부 실시예들에서, 캐버티는 순환적 피착-에칭 처리 동안에 스페이서 아래에 생성될 수 있고, 이들 캐버티들도 역시 (예를 들어, 붕소 도핑된 게르마늄 캡(317/319)과 동일한 조성을 가질 수 있는) 에피텍셜 캡층에 의해 후방충전(backfill)될 수 있다는 점에 주목해야 한다.
본 개시에 비추어 추가로 이해하겠지만, PMOS SET 트랜지스터 소자에서 소스 및 드레인 영역 뿐만 아니라 그들 각각의 팁 영역에서 상당히 높은 전도도를 실현하기 위해, 도 3f 및 도 3g에 도시된 실시예들에 관해 논의된 바와 같은, (예를 들어, 50 원자 %를 초과하여 순수 게르마늄에 이르기까지의) 높은 게르마늄 농도와 (예를 들어, 1E20 cm-3을 초과하는) 높은 붕소 농도의 조합이 이용될 수 있다. 또한, 앞서 설명된 바와 같이, 붕소 확산은 순수 게르마늄에 의해 충분히 억제되기 때문에, 피착된 스트레서막(stressor film) 내의 높은 붕소에도 불구하고 후속하는 열적 어닐링에 의해 어떠한 악성 SCE 열화도 실현되지 않는다. 컨택트 표면에서의 게르마늄의 더 높은 농도로부터 배리어 높이 낮추기도 역시 가능해진다. 일부 예시적 실시예들에서, 이러한 혜택을 달성하기 위해 95 원자 %를 초과하여 순수 게르마늄(100 원자 %)까지의 게르마늄 농도가 이용될 수 있다.
도 3f 및 도 3g에 더 도시된 바와 같이, 주입 및 확산 기술을 통해 형성되므로 팁 영역과 채널 영역 사이에 명확한 경계를 갖지 않는 종래의 소스 및 드레인 팁 영역과 달리, MOS 트랜지스터(316)의 자기-정렬된 소스 및 드레인 에피-팁은 급변하는 경계를 가진다. 즉, 소스/드레인 영역 에피-팁과 채널 영역 사이의 계면은 명확히 잘 정의된다. 인터페이스의 한 측에는 고농도 붕소 도핑된 게르마늄층(도 3f의 층(318/320) 또는 도 3g의 캡(317/319)이 있고, 계면의 다른 측에는 채널 영역을 구성하는 기판(300) 재료가 있다. 소스/드레인 에피-팁(318A/320A) 내의 붕소는 실질적으로 또는 완전히 에피-팁 내에 머무르고 채널 영역 내로 확산하지 않는 경향이 있음으로써, 고농도 붕소 도핑된 게르마늄 재료가 종래의 기술에 비해 채널 영역에 매우 근접하게 하는 것을 가능케 한다. 예를 들어, 일부 특정 실시예들에서, 소스/드레인 에피-팁(318A/320A)은 게이트 유전체층(302)을 10 nm보다 많이 언더컷할 수 있다. 이것은 차례로 채널 영역을 단축시키지 않고도 게이트 길이가 축소되는 것을 가능케 한다.
채널 영역에 비교적 매우 가까이 소스 및 드레인 에피-팁을 형성하는 것은 또한 큰 등방 응력(hydrostatic stress)을 채널에 부여한다. 이 응력은 채널 내의 변형(strain)을 증가시킴으로써, 채널 내의 이동도를 증가시키고 구동 전류를 증가시킨다. 이 응력은 소스 및 드레인 에피-팁의 게르마늄 농도를 증가시킴으로써 더욱 증폭될 수 있다. 이것은, 팁 영역이 대체로 채널 영역에 변형을 유도하지 않는 확산-기반의 프로세스에 비해 개선사항이다.
일단 소스 및 드레인 영역이 본 발명의 실시예에 따라 채워지고 나면, MOS 트랜지스터(316)의 제조를 완료하기 위해, 트랜지스터(316)를 더 수정하거나 및/또는 필요한 전기적 상호접속을 제공할 수 있는, 대체 게이트 산화 프로세스, 대체 금속 게이트 프로세스, 어닐링, 및 살리사이드화(salicidation) 프로세스와 같은, 다양한 종래의 MOS 처리가 실행될 수 있다. 예를 들어, 소스/드레인 영역과 함께 그들 각각의 팁의 에피텍셜 피착 후에, 도 2를 더 참조하면, 방법(200)은 트랜지스터(316) 위에 층간 유전체(ILD)를 피착(216)한 다음, 통상 행해지는 바와 같이 ILD 층을 평탄화하는 단계를 계속할 수 있다. ILD 층은, 로우-k 유전체 재료와 같은, 집적 회로 구조에 대한 유전체층으로서 적용가능한 것으로 알려진 재료를 이용하여 형성될 수 있다. 이러한 유전체 재료는, 예를 들어, 실리콘 이산화물(SiO2) 및 탄소 도핑된 산화물(CDO)과 산화물, 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 플로오린화수소산(polytetrafluoroethylene)과 같은 유기 고분자, 규불화 유리(FSG; fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxan) 또는 유기실리케이트 유리(organosilicate glass)와 같은 유기실리케이트를 포함할 수 있다. 일부 예시적 구성에서, ILD층은 유전 상수를 더 줄이기 위해 구멍이나 빈 공간을 포함할 수 있다. 도 3h는 피착된 다음 하드 마스크(306) 아래로 평탄화된 예시적 ILD 층(322)을 나타낸다.
그 다음, 대체 금속 게이트 프로세스가 이용되는 본 발명의 일부 실시예들에서, 방법(200)은, 종래에 행해지던 바와 같은 에칭 프로세스를 이용하여 (하이-k 게이트 유전체층(302), 희생 게이트 전극(304), 및 하드 마스크층(306)을 포함한) 게이트 스택을 제거하는 단계(218)를 계속한다. 대안적 구현에서, 희생 게이트(304)만이 제거된다. 도 3i는 이러한 한 실시예에 따른 게이트 스택이 에칭 제거될 때 형성되는 트렌치 개구를 나타낸다. 게이트 유전체층이 제거되면, 이 방법은 트렌치 개구 내에 새로운 게이트 유전체층을 피착하는 단계(220)를 계속한다. 하프늄 산화물과 같은, 앞서 설명된 것들과 같은 임의의 적절한 하이-k 유전체 재료가 여기서 이용될 수 있다. 동일한 피착 프로세스가 역시 이용될 수 있다. 예를 들어, 건식 및 습식 에칭 프로세스의 적용 동안에 원래의 게이트 유전체층에 발생했을 수도 있는 임의의 손상을 해결하기 위해, 및/또는 로우-k 또는 희생 유전체 재료를 하이-k 또는 기타의 원하는 게이트 유전체 재료로 대체하기 위해 게이트 유전체층의 대체가 이용될 수 있다.
방법(200)은 트렌치 내에 및 게이트 유전체층 위에 금속 게이트 전극층을 피착하는 단계(222)를 계속할 수 있다. 금속 게이트 전극층을 형성하기 위해, CVD, ALD, PVD, 무전해 도금 또는 전기 도금과 같은, 종래의 금속 피착 프로세스가 이용될 수 있다. 금속 게이트 전극층은, 예를 들어, 루테늄, 팔라듐, 백금, 코발트, 니켈, 전도성 금속 산화물, 예를 들어, 루테늄 산화물과 같은, P-타입 일함수 금속을 포함할 수 있다. 일부 예시적 구성에서, 2개 이상의 금속 게이트 전극층들이 피착될 수 있다. 예를 들어, 일함수 금속은 피착된 다음, 알루미늄과 같은 적절한 금속 게이트 전극 충전 금속이 후속한다. 도 3j는 한 실시예에 따른 트렌치 개구 내에 피착된 금속 게이트 전극(326) 및 예시적인 하이-k 게이트 유전체층(324)을 나타낸다.
소스 및 드레인 컨택트의 금속화는 실리사이드화 프로세스(일반적으로, 컨택트 금속의 피착 및 후속 어닐링)를 이용하여 실행될 수 있다. 저저항 저마나이드를 형성하기 위해, 예를 들어, 게르마늄 사전-비정질 주입을 동반하거나 동반하지 않고, 니켈, 알루미늄, 니켈-백금 또는 니켈-알루미늄 또는 니켈과 알루미늄과 티탄의 기타 합금에 의한 실리사이드화가 이용될 수 있다. 붕소 도핑된 게르마늄 에피층은 금속-저마나이드(예를 들어, 니켈-게르마늄) 형성을 허용한다. 저마나이드는, 종래의 금속-실리사이드 시스템에 비해 상당히 낮은 쇼트키-장벽 높이와 (Rext를 포함한) 개선된 컨택트 저항을 허용한다. 예를 들어, 종래의 트랜지스터는 통상 소스/드레인 SiGe 에피 프로세스를 이용하며, 게르마늄 농도는 30-40 원자 %의 범위이다. 이러한 종래의 시스템은, 높은 값으로서 향후의 게이트 피치 스케일링을 방해할 수도 있는 에피/실리사이드 계면 저항에 의해 제한되는 약 140 Ohm*㎛의 Rext 값을 나타낸다. 본 발명의 일부 실시예들은 PMOS 소자에서 Rext의 상당한 개선(예를 들어, 약 2x의 개선, 또는 약 70 Ohm*㎛의 Rext)을 허용하여, PMOS 소자 스케일링을 더욱 잘 지원할 수 있다. 따라서, 본 발명의 실시예에 따라, 소스/드레인 에피팁과 채널 영역 사이의 계면에서 1E20 cm-3을 초과하는 붕소와 50 원자 %를 초과하고 기타 방식으로 순수 게르마늄(100 원자 %)에 근접하는 게르마늄 농도를 갖는, 고농도 붕소 도핑된 게르마늄으로 구성된 소스/드레인을 갖는 트랜지스터는 100 Ohm*㎛ 미만의 Rext 값을 나타낼 수 있고, 어떤 경우에는 90 Ohm*㎛ 미만, 및 어떤 경우에는 80 Ohm*㎛ 미만, 및 어떤 경우에는 75 Ohm*㎛ 미만 또는 그 더 낮은 값을 보일 수 있다.
따라서, MOS 트랜지스터의 전체 저항을 줄이고 증가된 붕소 도핑된 게르마늄 체적(예를 들어, 게르마늄 캡을 갖는 붕소 도핑된 게르마늄 또는 붕소 도핑된 실리콘 게르마늄 체적)으로 인해 채널 변형을 증가시키는 자기-정렬된 소스 및 드레인 에피-팁이 개시되었다. 일부 이러한 실시예에서, 소스 및 드레인 에피-팁은 탄환형 프로파일을 갖지 않고, 채널 영역과 소스 및 드레인 영역 사이에서 급변하는 경계를 형성하며, 및/또는 더욱 용이하게 제어되는 도핑 농도를 가지므로, 더욱 최적화된 소스-드레인 프로파일을 산출한다. 또한, 일부 실시예들에 따른 도펀트 및 에칭제 레시피의 적절한 조합을 선택함으로써, 소스 및 드레인 에피-팁이 스페이서 두께에 의해 실질적으로 영향받지 않고 에칭될 수 있다. 따라서, 이 자기-정렬 프로세스는 성능을 증가시키면서 프로세스 편차를 최소화하는 것이 바람직한 경우에 이용될 수 있다.
FinFET 구성
알려진 바와 같이, FinFET는 가느다란(thin) 스트립(일반적으로 핀(fin)이라 함)의 반도체 재료 주변에 구축된 트랜지스터이다. 이 트랜지스터는, 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(FET) 노드를 포함한다. 소자의 전도성 채널은 게이트 유전체 아래의 핀의 외측에 존재한다. 구체적으로는, 전류는 핀의 양쪽 측벽(측면들은 기판 표면에 수직) 및 핀의 상부(측면은 기판 표면에 평행)를 따라 흐른다. 이러한 구성의 전도성 채널은 본질적으로 핀의 3개의 상이한 외측 평면형 영역을 따라 존재하기 때문에, 이러한 FinFET 설계는 때때로 트라이-게이트(tri-gate) FinFET이라 한다. 소위 더블-게이트 FinFET이라 불리는 다른 타입의 FinFET 구성도 역시 이용가능하며, 이 경우 전도성 채널은 주로 핀의 2개 측벽을 따라서만(핀의 상부를 따라서는 아님) 존재한다.
도 4는 본 발명의 한 실시예에 따라 구성된, 예시적인 트라이-게이트 아키텍쳐의 사시도를 도시한다. 알 수 있는 바와 같이, 트라이-게이트 소자는, 격리 영역(710, 720)을 통해 기판(400)으로부터 연장되는 (점선으로 표시된) 반도체 몸체 또는 핀(260)을 갖는 기판(400)을 포함한다. 게이트 전극(340)은 핀(260)의 3개 표면 위에 형성되어 3 게이트를 형성한다. 하드 마스크(410)는 게이트 전극(340)의 상부에 형성된다. 게이트 스페이서(460, 470)는 게이트 전극(340)의 마주하는 측벽들에 형성된다. 소스 영역은 오목한 소스 계면(266)과 하나의 핀(260) 측벽 상에 형성된 에피텍셜 영역(531)을 포함하고, 드레인 영역은 오목한 소스 계면(266)과 반대편 핀(260) 측벽(미도시) 상에 형성된 에피텍셜 영역(531)을 포함한다. 캡 층(541)은 에피텍셜 영역(531) 위에 피착된다. 한 실시예에서, 격리 영역(710, 720)은, 기판(200)을 에칭하여 트렌치를 형성한 다음 트렌치 상에 산화물 재료를 피착하여 STI 영역을 형성하는 흔한 기술에 의해 형성된 STI(shallow trench isolation) 영역이다. 격리 영역(710, 720)은 SiO2와 같은 임의의 공지된 절연 재료로부터 형성될 수 있다. 기판(102)에 관한 이전의 논의는 동등하게 여기에 적용가능하다(예를 들어, 기판(400)은 실리콘 기판, SOI 기판, 또는 다층-기판일 수 있다).
본 개시에 비추어 이해하겠지만, 트라이-게이트 트랜지스터 구조를 제조하기 위해 종래의 프로세스 및 형성 기술이 이용될 수 있다. 그러나, 본 발명의 한 예시적 실시예에 따라, 에피텍셜 영역(531) 및 캡 층(541)의 2중층 구조는, 선택사항적인 게르마늄 및/또는 붕소 등급화된 버퍼를 2개의 이중층 사이에 개재시켜, 고농도 붕소 도핑된 게르마늄으로 캡핑된 인 시츄 붕소 도핑된 실리콘 게르마늄을 이용하여 구현될 수 있다. 앞서 설명된 바와 같이, 이러한 버퍼는, 오목한 소스 계면(266) 내의 에피텍셜 영역(531)에 대해 피착된 붕소 도핑된 SiGe와 호환되는 베이스 레벨 게르마늄/붕소 농도로부터의 고농도 붕소 도핑된 게르마늄 캡(541)으로 천이하는데 이용될 수 있다. 대안으로서, 게르마늄 및/또는 붕소 농도 등급화는 중간의 등급화된 버퍼 배열에서가 아니라 에피텍셜 영역(531)에서 직접 구현될 수 있다. 더 이해하겠지만, 트라이-게이트 구성에 대한 대안은 핀(260)의 상부에 유전체/격리층을 포함하는 더블게이트 아키텍쳐라는 점에 주목한다.
도 5는 본 발명의 한 예시적 실시예에 따라 구성된 자기정렬된 소스 및 드레인 에피-팁을 이용함으로써 이용가능하게 된 개선사항을 나타내는 그래프이다. 라인(500)은 여기서 제공된 기술을 이용하여 구축된 MOS 소자에 대해 수집된 데이터를 나타낸다. 도시된 바와 같이, UC-대-UC 거리는 종래의 프로세스를 이용하여 형성된 소자보다 스페이서 두께에 의해 훨씬 덜 영향받으며, 종래 프로세스를 이용하여 형성된 소자에 대한 데이터는 다시 한번 라인(118)으로 표시되어 있다. 도 6a 및 도 6b는 본 발명의 한 예시적 실시예에 따라 구성된 자기정렬된 소스 및 드레인 에피-팁을 이용함으로써 인에이블된 개선사항을 추가로 보여준다. 특히, 도 6a는 쇼트키 장벽 NiGe 다이오드 측정(누설전류 대 전압)을 나타내며, 니켈-게르마늄 일함수가 바로 p-타입임(Ge 가전대 위의 대략 85 mV)을 확인한다. 도 6b는 본 발명의 일부 예시적 실시예에 따라, 이러한 저마나이드 재료(germanide material)와 쇼트키 장벽 높이 개선이, 종래의 SiGe 소스/드레인 PMOS 소자에 비해 2x보다 큰 Rext 개선을 가능케 한다는 것을 보여주는 시뮬레이션 데이터를 플로팅하고 있다. 알려진 바와 같이, 쇼트키 장벽 높이는 반도체-금속 접합을 가로지른 전기 전도에 대한 정류 장벽(rectifying barrier)이다. 쇼트키 장벽 높이의 크기는 금속의 페르미 준위(Fermi level)의 에너지 위치와 반도체-금속 계면을 가로지르는 반도체의 다수 캐리어 대역 가장자리에서의 불합치를 반영한다. p-타입 반도체-금속 계면의 경우, 쇼트키 장벽 높이는 금속 페르미 준위와 반도체의 가전대 최대치 사이의 차이이다.
따라서, 본 개시에 비추어 이해하겠지만, 여기서 제공된 본 발명의 다양한 실시예들은, 피치 및 전원(Vcc) 스케일링과 함께 더 높은 채널 이동성을 제공하는 것, 감소된 소스/드레인 및 컨택트 저항을 제공하는 것, 개선된 채널 돌연성을 제공하는 것, 특히 평면 및 비평면 아키텍쳐에서 전체 기생 저항을 최소화하기 위해 살리사이드와 소스/드레인 사이에 감소된 장벽 높이를 제공하는 것과 같은, 수 개의 트랜지스터 스케일링 문제를 해결하는데 이용될 수 있다. 본 개시에 비추어 수 많은 실시예들이 명백할 것이다.
본 발명의 한 예시적 실시예는 트랜지스터 소자를 제공한다. 이 소자는 채널 영역을 갖는 기판을 포함한다. 이 소자는 상기 채널 영역 위의 게이트 전극을 더 포함하고, 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되며, 상기 게이트 전극의 측면들 상에 스페이서가 제공된다. 이 소자는 상기 기판에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들을 더 포함하고, 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 하나 아래로 연장되는 팁 영역을 포함하며, 상기 소스 및 드레인 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함한다. 하나의 이러한 경우, 상기 소자는 평면 또는 FinFET PMOS 트랜지스터 중 하나이다. 또 다른 이러한 경우, 상기 소자는 금속-저마나이드 소스 및 드레인 컨택트를 포함할 수 있다. 또 다른 이러한 경우, 상기 소자는 상기 소스 및 드레인 영역들 위에 층간 유전체를 포함할 수 있다. 또 다른 이러한 경우, 상기 소자는 상기 기판과 상기 붕소 도핑된 게르마늄층 사이에 버퍼를 포함할 수 있다. 하나의 이러한 특정 경우, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 가진다. 또 다른 이러한 특정 경우, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 또 다른 특정 실시예에서, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡을 포함하는 2중층 구성을 가진다. 하나의 이러한 특정 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 가지며, 상기 붕소 도핑된 게르마늄 캡은 95 원자 %를 초과하는 게르마늄 농도를 가진다. 또 다른 이러한 특정 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 또 다른 이러한 특정 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은 고정된 게르마늄 농도를 가지며, 상기 소자는 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 버퍼를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 또 다른 특정 경우, 트랜지스터는 (Rext = 70 Ohm*㎛ +/-10%와 같은) 100 Ohm*㎛ 미만의 Rext 값을 가진다. 이해하겠지만, 붕소 농도는 원하는 전도도와 같은 요인에 기초하여 높게 설정될 수 있고, 일부 이러한 예시적 경우에서는 2E20 cm-3 또는 3E20 cm-3 또는 4E20 cm-3 또는 5E20 cm-3 또는 2E21 cm-3을 초과한다.
본 발명의 또 다른 실시예는 트랜지스터 소자를 제공한다. 이 예시적 경우에, 상기 소자는 채널 영역과 상기 채널 영역 위의 게이트 전극을 갖는 기판을 포함하고, 상기 게이트 전극과 상기 채널 영역 사이에 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에 스페이서가 제공된다. 이 소자는 상기 기판에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들을 더 포함하고, 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 하나 아래로 연장되는 팁 영역을 포함하며, 상기 소스 및 드레인 영역들은 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함한다. 이 소자는 금속-저마나이드 소스 및 드레인 컨택트를 더 포함한다. 일부 이러한 경우에, 이 소자는, 상기 기판과 상기 붕소 도핑된 게르마늄층 사이에 버퍼를 더 포함할 수 있고, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 기판과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 다른 예시적 경우에, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡을 포함하는 2중층 구성을 가진다. 일부 이러한 특정 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 가지며, 상기 붕소 도핑된 게르마늄 캡은 95 원자 %를 초과하는 게르마늄 농도를 가진다. 일부 이러한 특정 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 다른 특정 경우에, 상기 붕소 도핑된 실리콘 게르마늄 부분은 고정된 게르마늄 농도를 가지며, 상기 소자는 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 얇은 버퍼를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가지며, 상기 버퍼는 100 옹스트롬(Angstrom) 미만의 두께를 가진다.
본 발명의 또 다른 실시예는 트랜지스터를 형성하기 위한 방법을 제공한다. 이 방법은 채널 영역을 갖는 기판을 제공하는 단계, 및 상기 채널 영역 위에 게이트 전극을 제공하는 단계를 포함하고, 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고, 상기 게이트 전극의 측면들 상에 스페이서가 제공된다. 이 방법은, 상기 기판 내에서 상기 채널 영역에 인접한 소스 및 드레인 영역들을 형성하는 단계를 계속하고, 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 하나 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함한다. 일부 이러한 실시예에서, 이 방법은 상기 기판과 상기 붕소 도핑된 게르마늄층 사이에 버퍼를 제공하는 단계를 더 포함하고, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 다른 실시예들에서, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 가진다. 하나의 이러한 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 가지며, 상기 붕소 도핑된 게르마늄 캡은 95 원자 %를 초과하는 게르마늄 농도를 가진다. 또 다른 이러한 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은 고정된 게르마늄 농도를 가지며, 상기 방법은 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 버퍼를 제공하는 단계를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다. 일부 이러한 경우, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가진다.
따라서, 본 발명의 예시적 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 철저히 남김없이 드러내고자 하거나 본 발명을 개시된 그대로만으로 제한하고자 함이 아니다. 상기 개시에 비추어 많은 수정과 변형이 가능하다. 예를 들어, 본 발명의 일부 실시예들은 게르마늄의 인 시츄 붕소 도핑을 이용하고, 다른 실시예들은 진성 게르마늄을 이용하고, 진성 게르마늄이 피착된 후에 후속해서 이온 주입과 어닐링 프로세스를 가해 원하는 붕소 도핑 농도를 제공할 수도 있다. 게다가, 일부 실시예들은 여기서 개시된 바와 같이 제조된 (예를 들어, 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는) 소스 및 드레인 영역을 포함할 수 있지만, 소스 및 드레인 영역의 팁을 형성하기 위해 종래의 처리(예를 들어, 주입 및 어닐링)를 여전히 이용한다. 이러한 실시예들에서, 팁은 주 소스/드레인 영역보다 낮은 게르마늄 및/또는 붕소 농도를 가질 수 있고, 이것은 일부 응용에서는 허용할 수 있다. 역시 다른 실시예들에서, 소스 및 드레인 영역의 팁만이 높은 게르마늄과 붕소 농도로 구성될 수 있고, 소스 및 드레인 영역의 주요 부분들은 종래의 또는 기타방식의 더 낮은 게르마늄/붕소 농도를 가질 수도 있다. 본 발명의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다.

Claims (25)

  1. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역(tip region)을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -; 및
    상기 기판과 상기 붕소 도핑된 게르마늄층 사이의 버퍼 - 상기 버퍼는 상기 기판과 호환되는(compatible) 베이스 레벨 농도(base level concentration)로부터 1E20 cm-3을 초과하는 고농도까지 등급화된(graded) 붕소 농도를 갖음 -
    를 포함하는, 트랜지스터 소자.
  2. 제1항에 있어서, 상기 소자는 평면 또는 FinFET PMOS 트랜지스터 중 하나인, 트랜지스터 소자.
  3. 제1항에 있어서, 금속-저마나이드(metal-germanide) 소스 및 드레인 컨택트들을 더 포함하는, 트랜지스터 소자.
  4. 제1항에 있어서, 상기 소스 및 드레인 영역들 위에 층간 유전체를 더 포함하는, 트랜지스터 소자.
  5. 삭제
  6. 제1항에 있어서, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 갖는, 트랜지스터 소자.
  7. 제6항에 있어서, 상기 고농도는 순수 게르마늄을 반영하는, 트랜지스터 소자.
  8. 삭제
  9. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역(tip region)을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -;
    을 포함하고, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖는, 트랜지스터 소자.
  10. 제9항에 있어서, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 가지며, 상기 붕소 도핑된 게르마늄 캡은 95 원자 %를 초과하는 게르마늄 농도를 갖는, 트랜지스터 소자.
  11. 삭제
  12. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역(tip region)을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -;
    을 포함하고, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 고정된 게르마늄 농도를 가지며, 상기 소자는 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 버퍼를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖는, 트랜지스터 소자.
  13. 제12항에 있어서, 상기 트랜지스터는 100 Ohm*㎛ 미만의 Rext 값을 갖는, 트랜지스터 소자.
  14. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -;
    금속-저마나이드 소스 및 드레인 컨택트들; 및
    상기 기판과 상기 붕소 도핑된 게르마늄층 사이의 버퍼 - 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 기판과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖음 -;
    를 포함하는, 트랜지스터 소자.
  15. 삭제
  16. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -; 및
    금속-저마나이드 소스 및 드레인 컨택트들
    을 포함하고, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은 상기 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 갖고, 상기 붕소 도핑된 게르마늄 캡은 95 원자 %를 초과하는 게르마늄 농도를 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖는, 트랜지스터 소자.
  17. 삭제
  18. 삭제
  19. 트랜지스터 소자로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 전극 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에 형성되고 상기 채널 영역에 인접한 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -; 및
    금속-저마나이드 소스 및 드레인 컨택트들
    을 포함하고, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은 고정된 게르마늄 농도를 가지며, 상기 소자는 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 얇은 버퍼를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 가지며, 상기 버퍼는 100 옹스트롬(Angstrom) 미만의 두께를 갖는, 트랜지스터 소자.
  20. 트랜지스터 소자를 형성하기 위한 방법으로서,
    채널 영역을 갖는 기판을 제공하는 단계;
    상기 채널 영역 위에 게이트 전극을 제공하는 단계 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -;
    상기 기판 내에서 상기 채널 영역에 인접한 소스 및 드레인 영역들을 형성하는 단계 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -; 및
    상기 기판과 상기 붕소 도핑된 게르마늄층 사이에 버퍼를 제공하는 단계 - 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖음 -
    를 포함하는, 트랜지스터 소자 형성 방법.
  21. 삭제
  22. 제20항에 있어서, 상기 버퍼는 상기 기판과 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도를 갖는, 트랜지스터 소자 형성 방법.
  23. 삭제
  24. 트랜지스터 소자를 형성하기 위한 방법으로서,
    채널 영역을 갖는 기판을 제공하는 단계;
    상기 채널 영역 위에 게이트 전극을 제공하는 단계 - 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 유전체층이 제공되고 상기 게이트 전극의 측면들 상에는 스페이서들이 제공됨 -; 및
    상기 기판 내에서 상기 채널 영역에 인접한 소스 및 드레인 영역들을 형성하는 단계 - 상기 소스 및 드레인 영역들 각각은 상기 게이트 유전체층 및/또는 상기 스페이서들 중 대응하는 스페이서 아래로 연장되는 팁 영역을 포함하고, 상기 소스 및 드레인 영역들, 및 대응하는 팁 영역들은 50 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 갖는 붕소 도핑된 게르마늄층을 포함함 -;
    를 포함하고, 상기 붕소 도핑된 게르마늄층은 붕소 도핑된 실리콘 게르마늄 부분과 그 위의 붕소 도핑된 게르마늄 캡(cap)을 포함하는 2중층 구성을 갖고, 상기 붕소 도핑된 실리콘 게르마늄 부분은 고정된 게르마늄 농도를 가지며, 상기 방법은 상기 붕소 도핑된 실리콘 게르마늄 부분과 상기 붕소 도핑된 게르마늄 캡 사이에 버퍼를 제공하는 단계를 더 포함하고, 상기 버퍼는 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 등급화된 게르마늄 농도와, 상기 붕소 도핑된 실리콘 게르마늄 부분과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖는, 트랜지스터 소자 형성 방법.
  25. 제24항에 있어서, 상기 붕소 도핑된 실리콘 게르마늄 부분은, 상기 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 등급화된 붕소 농도를 갖는, 트랜지스터 소자 형성 방법.
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