KR102123036B1 - 트렌치를 통한 선택적 게르마늄 ｐ―컨택트 금속화 - Google Patents

트렌치를 통한 선택적 게르마늄 ｐ―컨택트 금속화 Download PDF

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타히르 가니
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract

종래 소자에 비해 감소된 기생 컨택트 저항을 갖는 트랜지스터 소자를 형성하기 위한 기술이 개시된다. 이 기술들은, 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe) 소스/드레인 영역들 상에 예를 들어, 일련의 금속과 같은 표준 컨택트 스택을 이용하여 구현될 수 있다. 한 예시적 이러한 실시예에 따르면, 중간의 붕소 도핑된 게르마늄층이 소스/드레인과 컨택트 금속 사이에 제공되어 컨택트 저항을 상당히 줄인다. 평면 및 비평면 트랜지스터 구조(예를 들어, FinFET) 뿐만 아니라 변형된(strained) 및 변형되지 않은(unstrained) 채널 구조를 포함한, 수많은 트랜지스터 구성과 적절한 제조 프로세스가 본 개시에 비추어 명백할 것이다. 불합치 전위(misfit dislocation)를 줄이기 위해 단계화된 버퍼링이 이용될 수 있다. 기술들은 특히 p-타입 소자를 구현하기에 특히 적합하지만, 원한다면 n-타입 소자에 대해서도 이용될 수 있다.

Description

트렌치를 통한 선택적 게르마늄 Ｐ―컨택트 금속화{SELECTIVE GERMANIUM P-CONTACT METALIZATION THROUGH TRENCH}
본 출원은 2010년 12월 21일 출원된 미국 출원 제12/975,278호의 부분 계속 출원(continuation-in-part)이다.
반도체 기판 상에 형성되는 트랜지스터, 다이오드, 저항, 커패시터, 및 기타의 수동 및 능동 전자 소자들을 포함한 회로 소자들의 증가된 성능은, 통상적으로, 이들 소자들의 설계, 제조 및 동작 동안에 주요 요인으로 간주된다. 예를 들어, 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor)에서 사용되는 것과 같은, 금속 산화물 반도체(MOS) 트랜지스터 반도체 소자의 설계 및 제조 또는 형성 동안에, 외부 저항 Rext라고 알려진 컨택트와 연관된 기생 저항을 최소화하는 것이 종종 바람직하다. 감소된 Rext는 동등한 트랜지스터 설계로부터 더 높은 전류를 가능케 한다.
종래 소자에 비해 감소된 기생 컨택트 저항을 갖는 트랜지스터 소자를 형성하기 위한 기술이 개시된다. 이 기술들은, 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe) 소스/드레인 영역들 상의 일련의 금속과 같은 표준 컨택트 스택을 이용하여 구현될 수 있다. 한 예시적 이러한 실시예에 따르면, 중간의 붕소 도핑된 게르마늄층이 소스/드레인과 컨택트 금속 사이에 제공되어 컨택트 저항을 상당히 줄인다. 평면 및 비평면 트랜지스터 구조(예를 들어, FinFET) 뿐만 아니라 변형된(strained) 및 변형되지 않은(unstrained) 채널 구조를 포함한, 수많은 트랜지스터 구성과 적절한 제조 프로세스가 본 개시에 비추어 명백할 것이다. 기술들은 p-타입 소자를 구현하기에 특히 적합하지만, 원한다면 n-타입 소자에 대해서도 이용될 수 있다.
도 1a는 본 발명의 실시예에 따른 소스/드레인층과 컨택트 금속 사이의 붕소 도핑된 게르마늄층(boron doped germanium layer)으로 구성된 MOS 소자를 나타낸다.
도 1b는 본 발명의 또 다른 실시예에 따른 소스/드레인층과 컨택트 금속 사이의 붕소 도핑된 게르마늄층으로 구성된 MOS 소자를 나타낸다.
도 1c는 본 발명의 또 다른 실시예에 따른 소스/드레인층과 컨택트 금속 사이의 붕소 도핑된 게르마늄층으로 구성된 MOS 소자를 나타낸다.
도 2는 본 발명의 실시예에 따른 낮은 컨택트 저항을 갖는 트랜지스터 구조를 형성하기 위한 방법이다.
도 3a 내지 도 3i는 본 발명의 다양한 실시예에 따른, 도 2의 방법을 실행할 때 형성되는 구조를 나타낸다.
도 4는 본 발명의 또 다른 실시예에 따른 낮은 컨택트 저항을 갖는 트랜지스터 구조를 형성하기 위한 방법이다.
도 5a 내지 도 5f는 본 발명의 다양한 실시예에 따른, 도 4의 방법을 실행할 때 형성되는 구조를 나타낸다.
도 6은 본 발명의 한 실시예에 따라 구성된, FinFET 트랜지스터 아키텍쳐의 사시도를 도시한다.
도 7은 본 발명의 실시예에 따라 구성된 트랜지스터 구조와 아무런 캡이 없이 구성된 표준 트랜지스터 구조에 대한 컨택트 저항을 도시하는 분할된 로트(lot)의 플롯을 도시한다.
도 8은 본 발명의 예시적 실시예에 따른 하나 이상의 트랜지스터 구조로 구현된 컴퓨팅 시스템을 나타낸다.
이해하겠지만, 도면들은 반드시 축적비율대로 도시된 것은 아니고 청구된 발명을 도시된 특정한 구성으로 제한하고자 함도 아니다. 예를 들어, 일부 도면들은 대체로 직선, 직각, 및 평활한 표면을 나타내고 있지만, 트랜지스터 구조의 실제 구현에서는, 이용되는 처리 장비 및 기술의 현실적 제약을 감안하면, 완벽한 직선, 직각은 덜 나타날 수 있고, 일부 특징물들은 표면 토폴로지를 갖거나 기타의 방식으로 평활하지 않을 수 있다. 요약하면, 도면들은 단순히 예시적 구조를 나타내기 위해 제공된다.
전체 개관
앞서 설명된 바와 같이, 트랜지스터에서의 증가된 구동 전류는 소자 저항을 감소시킴으로써 달성될 수 있다. 컨택트 저항은 소자의 전체 저항의 한 요소이다. 표준 트랜지스터 컨택트 스택은 통상, 예를 들어, 실리콘 또는 SiGe 소스/드레인층, 니켈 실리사이드층(nickel silicide layer), 티타늄 질화물 접착층(titanium nitride adhesion layer), 및 텅스텐(tungsten) 컨택트/패드를 포함한다. 이러한 구성에서, 컨택트 저항은 금속 내의 핀닝 레벨(pinning level)에 대한 실리콘 또는 SiGe 가전자대(valence band) 정렬에 의해 사실상 제한된다. 통상, 니켈(또는, 티타늄, 코발트, 또는 백금과 같은, 기타의 적절한 실리사이드(silicide))과 같은 산업 표준 실리사이드를 이용하면, 이것은 약 0.5 eV의 대역 오정렬로 이어진다. 따라서, 본 발명의 예시적 실시예에 따르면, 중간의 붕소 도핑된 게르마늄층이 소스/드레인과 컨택트 금속 사이에 제공되어 대역 오정렬값과 컨택트 저항을 상당히 줄인다.
한 특정한 예시적 실시예에서, 중간의 붕소 도핑된 게르마늄층으로 구성된 컨택트는 (유사하게 구성되나 소스/드레인 영역과 컨택트 금속 사이에 중간 붕소 도핑된 게르마늄층이 없는 종래의 컨택트 스택에 비해) 0.2 eV 미만의 대역 오정렬 값에서의 감소와 약 3X의 대응하는 컨택트 저항에서의 감소를 나타낸다. 투과 전자 현미경(TEM:transmission electron microscopy) 단면 또는 2차 이온 질량 분석(SIMS:secondary ion mass spectrometry) 프로파일은, 실리콘과 SiGe의 에피텍셜 합금의 프로파일이 게르마늄 농도 프로파일로부터 쉽게 구별될 수 있기 때문에, 막(film) 구조의 수직 스택 전체에 걸쳐 게르마늄 농도를 보여주는데 이용될 수 있다.
따라서, 본 발명의 실시예들에 따라 구성된 트랜지스터 구조는 더 낮은 컨택트 저항에 관하여 종래의 구조에 비해 개선을 제공한다. 일부 이러한 실시예들은 게르마늄의 우수한 컨택트 특성을 Si와 SiGe의 우수한 반도체 트랜지스터 특성과 효과적으로 결합하여 차세대 저저항 컨택트를 제공한다. 선택성은 다양한 방식으로 달성될 수 있다. 한 실시예에서, 예를 들어, n-타입 MOS(NMOS) 소스/드레인 위치에 대한 선택성은 p-타입 MOS 소자(PMOS) 퇴적 동안에 NMOS 영역을 마스킹 오프(masked off)함으로써 제공될 수 있다. 또 다른 실시예에서, NMOS와 PMOS 영역들 양쪽 모두는 동시에 오픈될 수 있지만, 퇴적은 트렌치를 통해 PMOS 영역에서만 발생한다. 여기서 이점은, MOS 플로우의 프론트 엔드에서 통상적인 비교적 높은 열 예산 단계들(thermal budget steps) 동안에 낮은 용융점(melting point) 게르마늄이 없다는 것이다. 트렌치 처리와 게르마늄 퇴적 후에, 하나의 특정한 이러한 예시적 실시예에 따르면, 구조는 500℃ 위의 온도를 만나지 않으므로, 게르마늄 오버레이어(overlayer)는 용융 및/또는 성능 저하의 위험에 있지 않다. 본 개시에 비추어 더 이해하겠지만, 선택성은 자연 선택성을 포함할 수 있다. 예를 들어, 붕소 도핑된 게르마늄이 p-타입 SiGe(또는 실리콘) 소스 드레인 영역 상에서 성장하지만, 이것은 실리콘 이산화물(silicon dioxide)(SiO2) 또는 실리콘 질화물(silicon nitride)(SiN)과 같은 유전체(dielectric) 표면 상에서 성장하지 않으며; 예를 들어 n-타입 영역에서 노출된 고농도 인 도핑된 실리콘(heavily phosphorous doped silicon) 상에서도 성장하지 않는다.
(예를 들어, 더블-게이트 및 트라이게이트 트랜지스터 구조와 같은) 평면 및 비평면 트랜지스터 구조 뿐만 아니라 변형된(strained) 및 변형되지 않은 채널 구조를 포함한, 수많은 트랜지스터 구성과 적절한 제조 프로세스가 본 개시에 비추어 명백할 것이다. 임의 개수의 이러한 구조적 특징 및 재료 체계가 여기서 설명되는 게르마늄 오버레이어와 연계하여 이용될 수 있다. 트랜지스터 구조는, p-타입 소스/드레인 영역, n-타입 소스/드레인 영역, 또는 n-타입 및 p-타입 소스/드레인 영역을 포함할 수 있다. 일부 예시적인 실시예에서, 트랜지스터 구조는 MOS 구조에서 실리콘, SiGe 합금, 또는 공칭 순수 게르마늄 막(예를 들어, 10% 미만의 실리콘을 갖는 것)의 도펀트-주입된 소스/드레인 영역 또는 에피텍셜(또는 폴리) 대체 소스/드레인 영역을 포함한다. 임의의 이러한 구현에서, 붕소 도핑된 게르마늄의 오버레이어 또는 캡은 본 발명의 실시예에 따라 소스/드레인 영역 위에 직접 형성될 수 있다. 그 다음 컨택트 금속(또는 일련의 금속)이 퇴적될 수 있고 후속 반응(어닐링)이 실행되어 금속 저마나이드(germanide) 소스 및 드레인 컨택트를 형성할 수 있다. 이해하겠지만, 컨택트는 실리사이드층, 접착층, 및/또는 금속 패드층 중 하나 이상을 포함하는 스택으로서 구현될 수 있다. 붕소 도핑된 게르마늄 오버레이어는 또한, 원한다면 폴리 게이트 및/또는 접지 탭 영역(grounding tap region)과 같은, 트랜지스터 구조의 다른 부분들 위에 직접 형성될 수 있다.
알려진 바와 같이, MOS 트랜지스터는 단채널 효과(SCE; short channel effect)를 개선시키면서 트랜지스터의 전체 저항을 감소시키도록 설계된 소스 및 드레인 팁 영역을 포함할 수 있다. 종래에는, 이들 팁 영역들은, 주입 및 확산 기술을 이용하여 붕소 또는 탄소와 같은 도펀트가 주입되는 기판의 부분들이다. 소스 팁 영역은 소스 영역과 채널 영역 사이의 영역에 형성된다. 마찬가지로, 드레인 팁 영역은 드레인 영역과 채널 영역 사이의 영역에 형성된다. 본 발명의 일부 실시예들은 이와 같이 종래방식으로 형성된 팁 영역으로 구성된다. 다른 예시적 실시예에서는, 자기정렬된 에피텍셜 팁(SET:self-aligned epitaxial tip) 트랜지스터를 연장하기 위한 제조 기술들이 채용되어 단축 응력(uniaxial strain)의 이론적 한계를 거의 근접하게 달성한다. 이것은, 예를 들어, 소스 및 드레인 영역 뿐만 아니라 그들의 대응하는 팁 영역에서의 선택적 에피텍셜 퇴적에 의해 소스/드레인 및 각각의 팁 영역에서의 붕소 도핑된 게르마늄층의 오버레이어로 캡핑된 (소스/드레인 영역에 대한) 붕소 도핑된 실리콘 또는 SiGe의 2중층 구성을 형성함으로써, 달성될 수 있다. 게르마늄 및 붕소 농도는 달라질 수 있으나, 일부 예시적 실시예에서, 게르마늄 농도는, 20 원자 %(atomic %) 내지 100 원자 % 범위이고, 붕소 농도는, 1E20 cm-3 내지 2E21 cm-3 범위이다(예를 들어, 50 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도). 붕소 도핑된 게르마늄층은 팁 영역에 제공될 수 있지만, 다른 실시예들에서는 소스/드레인 영역 위에만(팁 영역에는 제공되지 않음) 제공된다는 점에 주목해야 한다.
역시 다른 예시적 실시예에서, 단계화된(graded) 게르마늄 농도 및/또는 붕소 농도를 갖는 선택사항적 얇은 버퍼가 소스/드레인층(예를 들어, 실리콘 또는 SiGe)과 기저 기판(underlying substrate) 사이의 계면층으로서 이용될 수 있다. 마찬가지로, 단계화된 게르마늄 농도 및/또는 붕소 농도를 갖는 얇은 버퍼가, 소스/드레인층과 붕소 도핑된 게르마늄 캡 사이의 계면층으로서 이용될 수 있다. 역시 또 다른 실시예에서, 붕소 도핑된 게르마늄 오버레이어 또는 소스/드레인층 그들 자체는, 선택사항적 버퍼의 경우와 유사한 방식으로 단계화된 게르마늄 및/또는 붕소 농도를 가질 수 있다. 어떤 경우이든, 붕소 확산은 게르마늄에서 억제되기(농도가 높을수록, 상대적 억제가 더 크다) 때문에, 고농도의 붕소가 게르마늄에서 도핑될 수 있고, 이것은 결과적으로 차례로 기생 저항이 낮아지고 팁 급변(tip abruptness)의 열화가 없게 되는 것으로 이어진다. 또한, 쇼트키-장벽 높이(Schottky-barrier height)를 낮춤으로써 컨택트 저항이 감소된다.
아키텍쳐 및 방법론
도 1a는 본 발명의 실시예에 따른 소스/드레인층과 컨택트 금속 사이의 붕소 도핑된 게르마늄층으로 구성되고 기판(102) 상에 형성된 MOS 소자(100A)를 나타낸다. 특히, 붕소 도핑된 게르마늄층(117)은 소스층(110)과 컨택트 금속(125) 사이에 제공되고, 붕소 도핑된 게르마늄층(119)은 드레인층(112)과 컨택트 금속(127) 사이에 제공된다. 소스 영역(110)과 드레인 영역(112)은 임의 개수의 종래 기술을 이용하여 형성될 수 있다. 이 예시적 실시예에서는, 예를 들어, 소스 영역(110)과 드레인 영역(112)은 기판을 에칭한 다음 실리콘 또는 (예를 들어, 게르마늄 농도가 예를 들어 10 내지 70 원자 % 범위인) 실리콘 게르마늄 재료를 에피텍셜 퇴적함으로써 형성된다.
게이트 스택(122)은 트랜지스터(100A)의 채널 영역(120) 위에 형성된다. 추가로 알 수 있는 바와 같이, 게이트 스택(122)은 게이트 유전체층(gate dielectric layer)(106)과 게이트 전극(104)을 포함하고, 스페이서(108)는 게이트 스택(122)에 인접하게 형성된다. 일부 예시적 경우에, 기술 노드에 따라, 스페이서(108)는 게이트 유전체층(106)의 가장자리와 소스 및 드레인 영역(110/112)들 각각의 가장자리 사이에서 약 10 내지 20 나노미터(nm)의 거리를 생성한다. 소스 팁 영역(110A)과 드레인 팁 영역(112A)이 형성될 수 있는 곳은 바로 이 공간 내이다. 이 예시적 실시예에서, 팁 영역(110A/112A)은 통상적인 주입-확산 기반의 프로세스를 이용하여 형성되고, 스페이서(108)와 중첩하며, 예를 들어, 10 nm 미만의 거리만큼 게이트 유전체층(106)을 중첩하거나 저부확산(underdiffuse)할 수도 있다. 주입-확산 기반의 팁 영역(110A/112A)을 형성하는데 있어서, 붕소 또는 탄소와 같은 도펀트가 소스 영역(110) 및 드레인 영역(112) 내에 주입된다. 그 다음 트랜지스터(100A)가 어닐링되어 도펀트가 채널 영역(120) 쪽으로 확산하게 한다. 게이트 유전체층(106)과 소스/드레인 영역(110/112) 사이의 이들 영역 내에 도펀트를 더 주입하기 위해 경사 이온 주입(angled ion implantation) 기술이 또한 이용될 수 있다. 이러한 주입-확산 기반의 팁 형성 프로세스는 일반적으로 채널 영역에 변형(strain)을 유도하지 않는다.
어쨌든, 본 개시에 비추어 이해하겠지만, 트랜지스터 구조가 변형된 또는 변형되지 않은 채널을 갖는지, 또는 소스-드레인 팁 영역을 갖거나 갖지 않는지의 여부는 본 발명의 다양한 실시예들과는 특별히 관계없고, 이러한 실시예들은 임의의 특정한 이러한 구조적 특징으로 제한되고자 함이 아니다. 오히려, 임의 개수의 트랜지스터 구조와 타입들이, 여기서 설명된 붕소 도핑된 게르마늄 오버레이어의 채용으로부터 혜택을 받을 수 있다. 여기서 제공된 기술들은, 예를 들어, 종래의 도펀트 주입된 실리콘, 융기형(raised) 소스/드레인, 변형된 SiGe(또는 기타의 적절한 재료), 및 게이트 전극 유전체 아래로 연장되거나 게이트 전극 유전체에 의해 정의된 수직 라인으로부터 이격되어 있는 (때때로 소스-드레인 확장부(extension)라고도 하는) 임의의 퇴적된 에피텍셜 팁과 호환가능하다.
게르마늄 오버레이어(117/119)는 일반적으로 소스/드레인 영역(110/112)의 형성 이후로서 컨택트(125/127)의 형성 이전에 제공된다. 이 오버레이어(117/119)의 두께는 실시예마다 달라질 수 있지만, 한 예시적 실시예에서는 50 내지 250 옹스트롬(Å)의 범위에 있다. 오버레이어(117/119)의 붕소 농도도 역시 달라질 수 있지만, 한 예시적 실시예에서는 1E20 cm-3 내지 2E21 cm-3 범위(예를 들어, 2E20 cm-3 초과)이다. 오버레이어(117/119)는 소스/드레인(110/112) 영역(및/또는 원한다면, 폴리 게이트 또는 접지 탭 영역과 같은 다른 영역) 위에 선택적으로 퇴적될 수 있다. 오버레이어(117/119)를 제공하기 위해 임의 개수의 적절한 퇴적 기술(예를 들어, 화학적 증착, 분자빔 에피텍시 등)이 이용될 수 있다. 한 예시적 실시예에 따르면, 컨택트 금속(125 및 127) 각각은 니켈 실리사이드층(nickel silicide layer), 티타늄 질화물 접착층(titanium nitride adhesion layer), 및 텅스텐 컨택트/패드(tungsten contact/pad)로 이루어진 스택을 포함하지만, 본 개시에 비추어 이해할 수 있는 바와 같이 임의 개수의 컨택트 금속 구성이 이용될 수 있다. 컨택트 금속(125/127)을 제공하는데 있어서 표준 퇴적 기술이 이용될 수 있다.
도 1b는 본 발명의 또 다른 실시예에 따른 소스/드레인층(110/112)과 컨택트 금속(125/127) 사이의 붕소 도핑된 게르마늄층(117/119)으로 구성되고 기판(102) 상에 형성된 예시적 MOS 소자(100B)를 나타낸다. 이 예시적 구성은, 소스 및 드레인 에피텍셜 팁(일반적으로 여기서는 에피-팁이라고 함)을 포함한다. 더 상세히는, MOS 트랜지스터(100B)는, 소스 영역(110) 및 드레인 영역(112)이 스페이서(108) 아래로 연장하는 것을 허용하기 위해, 일부 경우에는, 게이트 유전체층(106) 아래로 연장하는 것을 허용하기 위해, 언더컷 에칭(undercut etch)을 이용한다. 스페이서(108)(및 아마도 게이트 유전체층(106)) 아래로 연장하는 소스/드레인 영역(110/112)의 일부를 일반적으로 각각 소스 에피-팁(110B) 및 드레인 에피-팁(112B)이라 한다. 소스 및 드레인 에피-팁(110B/112B)은, 도 1a에 관하여 설명된 주입/확산 기반의 팁 영역(110A/112A)을 대체한다. 한 실시예에 따르면, 소스/드레인 영역(110/112)과 소스/드레인 에피-팁(110B/112B)은, 예를 들어, 스페이서(108)(및 아마도 게이트 유전체층(106))을 언더컷팅하는 것을 포함하여 기판(102)을 에칭한 다음, 예를 들어, 인 시츄(in situ) 도핑된 실리콘, 게르마늄, 또는 SiGe를 제공하여 도 1b에 도시된 바와 같이 소스/드레인 영역(110/112)과 소스/드레인 에피-팁(110B/112B)을 채우기 위해 선택적 에피텍셜 퇴적을 이용함으로써 형성될 수 있다. 도 1b에 더 도시된 바와 같이, 에피텍셜 충전(fill)은 기판(102)의 표면에 대해 융기될(raised) 수 있지만, 비-융기형(non-raised) 구성도 역시 이용될 수 있다는 점에 주목해야 한다. 도 1a에 관하여 앞서 설명된 바와 같이, 예를 들어, 게르마늄 오버레이어(117/119)와 컨택트 금속(125/127)이 구현될 수 있다.
도 1c는 본 발명의 또 다른 실시예에 따른 각각의 소스/드레인층(110/112)과 컨택트 금속(125/127) 사이의 붕소 도핑된 게르마늄층(117/119)으로 구성되고 기판(102) 상에 형성된 MOS 소자(100C)를 나타낸다. 소스 영역(110)과 드레인 영역(112)은 이 예시적 실시예에서는 기판 내에 붕소와 같은 도펀트를 주입함으로써 형성된다. 게이트 스택(122)은 트랜지스터(100C)의 채널 영역(120) 위에 형성되고 이 예시적 경우에는 측벽(108)을 포함하지 않는다. 또한 이 예시적 트랜지스터 구조는 도 1a 및 도 1b에 도시된 실시예와 같은 언더컷 또는 팁 영역을 포함하지 않는다. 도 1a에 관하여 앞서 설명된 바와 같이, 예를 들어, 게르마늄 오버레이어(117/119)와 컨택트 금속(125/127)이 구현될 수 있다.
본 발명의 실시예에 따라 구성된 트랜지스터 구조에 대해 수많은 다른 변형 및 특징이 구현될 수 있다. 예를 들어, 구조의 하나 이상의 위치에서 단계화된 버퍼가 이용될 수도 있다. 예를 들어, 기판(102)은, 실리콘 기판, 또는 SOI(silicon on insulator) 기판의 실리콘 막, 또는 실리콘, 실리콘 게르마늄, 게르마늄, 및/또는 III-V 화합물 반도체를 포함하는 다중층 기판일 수 있다. 따라서, 예로서, 실리콘 또는 실리콘 게르마늄 기판(102)을 갖고 소스/드레인 영역(110/112) 및 소스/드레인 에피-팁(110B/112B)에서 인 시츄 붕소 도핑된 SiGe 충전(fill)을 갖는 실시예에서, 기저 기판(102)과 소스/드레인 재료 사이에 버퍼가 제공될 수 있다. 하나의 이러한 실시예에서, 버퍼는, 기저 기판과 호환되는(compatible) 베이스 레벨로부터 100 원자 %(또는, 90 원자 % 또는 95 원자 % 또는 98 원자 % 초과와 같은, 거의 100 원자 %)에 이르기까지 단계화된 게르마늄 농도를 갖는 단계화된 붕소 도핑된(또는 진성(intrinsic)) 실리콘 게르마늄층일 수 있다. 이 버퍼 내의 붕소 농도는, 고정되거나(예를 들어, 하이 레벨로), 예를 들어, 기저 기판에서의 베이스 농도 또는 기저 기판과 기타의 방식으로 호환되는 베이스 농도(base concentration at or otherwise compatible with the underlying substrate)로부터 원하는 고농도로까지(예를 들어, 2E20 cm-3 초과) 단계화될 수 있다. 여기서 사용될 때 '호환성(compatibility)'이란 반드시 농도 레벨에서의 중첩을 필요로 하지 않는다는 점에 주목한다(예를 들어, 기저 기판의 게르마늄 농도는 0 내지 20 원자 %이고 버퍼의 초기 게르마늄 농도는 30 내지 40 원자 %일 수 있다). 또한, 여기서 사용될 때, 농도 레벨에 관한 용어 "고정된"은 비교적 일정한 농도 레벨을 나타내기 위함이다(예를 들어, 층 내의 가장 낮은 농도 레벨은 그 층 내의 가장 높은 농도 레벨의 10% 이내이다). 더 일반적인 의미에서, 고정된 농도 레벨은 의도적으로 단계화된 농도 레벨이 없음을 나타내기 위함이다. 버퍼의 두께는 버퍼링되고 있는 농도의 범위와 같은 요인들에 따라 달라질 수 있지만, 일부 실시예들에서는 50 내지 100Å(예를 들어, 60 Å 또는 65 Å)과 같은, 30 내지 120 Å의 범위에 있다. 본 개시에 비추어 추가로 이해하겠지만, 이러한 단계화된 버퍼는 유익하게도 쇼트키-장벽 높이를 낮춘다.
대안으로서, 기판(102)과 소스/드레인 영역(110/112) 및 소스/드레인 에피-팁(110B/112B) 사이에 얇은 버퍼를 이용하는 것이 아니라, 소스/드레인 재료 그 자체가 유사한 방식으로 단계화될 수 있다. 예를 들어, 한 예시적 실시예에 따르면, 붕소 도핑된 SiGe 소스/드레인 영역(110/112)과 소스/드레인 에피-팁(110B/112B)은 기저 기판과 호환되는 베이스 레벨 농도(예를 들어, 30 내지 70 원자 % 범위)로부터 100 원자 %에 이르기까지 단계화된 게르마늄 농도로 구성될 수 있다. 일부 이러한 실시예에서, 이러한 붕소 도핑된 게르마늄층 내의 붕소 농도는, 예를 들어, 기저 기판에서의 베이스 농도 또는 기타의 방식으로 기저 기판과 호환되는 베이스 농도로부터 원하는 고농도(예를 들어, 2E20 cm-3 초과)까지의 범위에 이를 수 있다.
다른 실시예들에서, 소스/드레인 재료와 붕소 도핑된 게르마늄 오버레이어(117/119) 사이에 버퍼가 제공될 수 있다. 이러한 한 실시예에서, 소스/드레인 재료는 고정된 농도의 게르마늄(예를 들어, 30 내지 70 원자 %의 범위)을 갖는 붕소 도핑된 SiGe층이며, 버퍼는 기저 붕소 도핑된 SiGe층과 호환되는 베이스 레벨 농도로부터 100 원자 %(또는, 90 원자 % 또는 95 원자 % 또는 98 원자 % 초과와 같은, 거의 100 원자 %)에 이르기까지 단계화된 게르마늄 농도를 갖는 얇은 SiGe층(예를 들어, 50 내지 100 Å과 같은, 30 내지 120 Å)일 수 있다. 일부 이러한 경우, 이 버퍼 내의 붕소 농도는 원하는 하이 레벨로 고정되거나, 예를 들어, 기저 SiGe층에서의 베이스 농도 또는 기저 SiGe층과 기타의 방식으로 호환되는 베이스 농도로부터 원하는 고농도(예를 들어, 1E20 cm-3, 2E20 cm-3 또는 3E20 cm-3을 초과하여)까지의 범위에 이를 수 있다. 대안으로서, 소스/드레인 재료와 붕소 도핑된 게르마늄 오버레이어(117/119) 사이에서 버퍼를 이용하는 것이 아니라, 오버레이어(117/119) 그 자체가 유사한 방식으로 단계화될 수 있다. 예를 들어, 한 예시적 실시예에 따르면, 붕소 도핑된 오버레이어(117/119)는 기저 기판 및/또는 소스/드레인 영역과 호환되는 베이스 레벨 농도(예를 들어, 30 내지 70 원자 %의 범위)로부터 100 원자 %(또는, 거의 100 원자 %)에 이르기까지 단계화된 게르마늄 농도로 구성될 수 있다. 이 오버레이어(117/119)층 내의 붕소 농도는 원하는 하이 레벨로 고정되거나, 예를 들어, 기저 기판 및/또는 소스/드레인 영역에서의 베이스 농도 또는 기저 기판 및/또는 소스/드레인 영역과 기타의 방식으로 호환되는 베이스 농도로부터 원하는 고레벨까지(예를 들어, 2E20 cm-3 초과)의 범위에 이를 수 있다.
따라서, 수많은 트랜지스터 소자에 대한 낮은 컨택트 저항 아키텍쳐가 제공된다. 소자들은, 예를 들어, 게이트 산화물(gate oxide), 폴리 게이트 전극, 얇은 스페이서, 및 소스/드레인 영역에서의 등방성 언더컷 에칭(isotropic undercut etch)(또는 단결정 기판에 패시트 핀 오목부(faceted fin recess)를 형성하는 암모니아 에칭, 또는 핀 오목부를 형성하기 위한 기타의 적절한 에칭)에 의하는 것과 같이, 임의 개수의 종래 프로세스를 부분적으로 이용하여 형성될 수 있다. 일부 실시예들에 따르면, 인 시츄 도핑된 실리콘 또는 대안으로서 완전 변형된 실리콘 게르마늄 층을 제공하여 팁을 갖거나 갖지 않는 소스/드레인 영역을 형성하기 위해 선택적 에피텍셜 퇴적이 이용될 수 있다. 앞서 설명된 바와 같이 선택사항적 버퍼가 이용될 수 있다. 임의의 적절한 하이-k 대체 금속 게이트(RMG; replacement metal gate) 프로세스 플로우가 또한 이용될 수 있으며, 여기서 하이-k 유전체는 종래의 게이트 산화물을 대체한다. 저저항 저마나이드(germanide)를 형성하기 위해, 예를 들어, 게르마늄 사전-비정질 주입(pre-amorphization implant)을 동반하거나 동반하지 않은 니켈, 니켈-백금, 또는 티타늄을 이용한 실리사이드화(silicidation)가 이용될 수 있다. 여기서 제공되는 기술들은, 예를 들어, 임의의 기술 노드(예를 들어, 90nm, 65nm, 45nm, 32nm, 22nm, 14nm, 및 10nm 트랜지스터 및 그 이하)의 혜택을 받기 위해 적용될 수 있고, 청구되는 발명은 소자 지오메트리의 임의의 특정한 이러한 노드 또는 범위로 제약되고자 함이 아니다. 본 개시에 비추어 다른 이점들이 명백할 것이다.
도 2는 본 발명의 실시예에 따른 낮은 컨택트 저항을 갖는 트랜지스터 구조를 형성하기 위한 방법이다. 도 3a 내지 도 3i는, 일부 실시예들에 따라 이 방법이 실행될 때 형성되는 예시적 구조를 나타낸다.
알 수 있는 바와 같이, 이 방법은, PMOS 트랜지스터와 같은 MOS 소자가 형성될 수 있는 반도체 기판 상에 게이트 스택을 형성하는 단계(202)로 시작한다. 반도체 기판은, 예를 들어, 벌크 실리콘 또는 실리콘-온-절연체(silicon-on-insulator) 구성에 의해 구현될 수 있다. 다른 구현들에서, 반도체 기판은, 게르마늄(germanium), 실리콘 게르마늄(silicon germanium), 인듐 안티모나이드(indium antimonide), 납 텔룰라이드(lead telluride), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 아세나이드(gallium arsenide), 또는 갈륨 안티모나이드(gallium antimonide)와 같은 실리콘과 결합되거나 결합되지 않을 수도 있는 대안적 재료를 이용하여 형성될 수 있다. 더 일반적 의미에서, 반도체 소자가 구축될 수 있는 토대(foundation)로서 역할할 수 있는 임의의 재료가 본 발명의 실시예들에 따라 이용될 수 있다. 게이트 스택은 종래에 행해지던 바와 같이 형성되거나 임의의 적절한 맞춤형 기술을 이용하여 형성될 수 있다. 본 발명의 일부 실시예들에서, 게이트 스택은 게이트 유전체층 및 게이트 전극층을 퇴적한 다음 패터닝함으로써 형성될 수 있다. 예를 들어, 한 예시적 경우에, 게이트 유전체층은, 화학적 증착(CVD; chemical vapor deposition), 원자층 퇴적(ALD; atomic layer deposition), 스핀-온 퇴적(SOD; spin-on deposition) 또는 물리적 증착(PVD; physical vapor deposition)과 같은 종래의 퇴적 프로세스를 이용하여 반도체 기판 상에 블랭킷 퇴적될 수 있다. 대안적 퇴적 기술이 역시 이용될 수 있는데, 예를 들어, 게이트 유전체층은 열 성장(thermally grown)될 수 있다. 게이트 유전체 재료는, 예를 들어, 실리콘 이산화물 또는 하이-k 유전체 재료와 같은 재료로부터 형성될 수 있다. 하이-k 게이트 유전체 재료의 예로서는, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란탄 산화물(lanthanum oxide), 란탄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)이 포함된다. 일부 특정 예시적 실시예에서, 하이-k 게이트 유전체층은 두께 약 5 Å 내지 약 200 Å(예를 들어, 20Å 내지 50Å)일 수 있다. 일반적으로, 게이트 유전체층의 두께는 게이트 전극을 이웃하는 소스 및 드레인 컨택트로부터 전기적으로 격리하기에 충분해야 한다. 추가의 실시예들에서, 하이-k 재료의 품질을 향상시키기 위해 어닐링 프로세스와 같은 추가 처리가 하이-k 게이트 유전체층에 수행될 수 있다. 그 다음, ALD, CVD, 또는 PVD와 같은 유사한 퇴적 기술을 이용하여 게이트 전극 재료가 게이트 유전체층 상에 퇴적될 수 있다. 일부 이러한 특정 실시예들에서, 게이트 전극 재료는 폴리실리콘 또는 금속층이지만, 기타의 적절한 게이트 전극 재료도 역시 이용될 수 있다. 대체 금속 게이트(RMG; replacement metal gate) 프로세스를 위해 나중에 제거되는 희생 재료일 수 있는 게이트 전극 재료는, 일부 실시예들에서는, 50Å 내지 500Å 범위의 두께(예를 들어, 100Å)를 가진다. 그 다음 종래의 패터닝 프로세스가 실행되어 게이트 전극층 및 게이트 유전체층의 일부를 에칭하여 도 3a에 도시된 바와 같이 게이트 스택을 형성한다. 알 수 있는 바와 같이, 도 3a는 게이트 스택이 형성되는 기판(300)을 나타낸다. 이 예시적 실시예에서, 게이트 스택은 (하이-k 게이트 유전체 재료일 수 있는) 게이트 유전체층(302) 및 희생 게이트 전극(304)을 포함한다. 한 특정 예시적 경우에, 게이트 스택은 실리콘 이산화물 게이트 유전체층(302) 및 폴리실리콘 게이트 전극(304)을 포함한다. 게이트 스택은 또한, 후속하는 이온 주입 프로세스로부터 게이트 전극(304)을 보호하는 것과 같은, 처리 동안에 소정의 혜택 또는 이용을 제공하는 게이트 하드 마스크층(306)을 포함할 수 있다. 하드 마스크층(306)은, 실리콘 이산화물, 실리콘 질화물, 및/또는 기타 종래의 유전체 재료와 같은 전형적인 하드 마스크 재료를 이용하여 형성될 수 있다. 도 3a는 스택의 어느 측상에 형성된 스페이서(310)들을 추가로 나타낸다. 스페이서(310)들은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 기타의 적절한 스페이서 재료와 같은 종래의 재료를 이용하여 형성될 수 있다. 스페이서(310)들의 폭은, 일반적으로, 형성되고 있는 트랜지스터에 대한 설계 요건에 기초하여 선택될 수 있다. 일부 실시예들에 따르면, 그러나, 스페이서(310)들의 폭은, 여기서 설명된 바와 같이(붕소는 채널 내로 확산되지 않음), 소스/드레인 팁 영역 내의 충분히 높은 붕소 도핑된 게르마늄 함량을 감안하면, 소스 및 드레인 에피-팁의 형성에 의해 부과되는 설계 제약에 예속되지 않는다.
도 2를 더 참조하면, 게이트 스택이 형성된 후에, 이 방법은 트랜지스터 구조의 소스/드레인 영역을 정의하는 단계(204)를 계속한다. 앞서 설명된 바와 같이, 소스/드레인 영역은 임의 개수의 적절한 프로세스와 구성에 의해 구현될 수 있다. 예를 들어, 소스/드레인 영역은, 주입, 에칭 및 에피 충전, 융기된 실리콘 또는 SiGe 합금, p-타입 및/또는 n-타입일 수 있고, 평면형 또는 핀형 확산 영역을 가질 수 있다. 도 3a에 도시된 예시적 실시예에서, 기판(300)은 에칭되어 캐버티(312/314) 뿐만 아니라 게이트 유전체(302)를 언더컷하는 각각의 팁 영역(312A/314A)을 제공한다. 도 3b는 캐버티(312/314)와 팁 영역(312A/314A)이 채워져 소스/드레인 영역(318/320) 및 팁 영역(318A/320A)을 제공한 후의 기판(300)을 나타낸다. 일부 예시적 실시예에 따르면, 소스 및 드레인 영역 캐버티(312/314)와 그들의 각각의 팁 영역(312A/314A)는 인 시츄 도핑된 실리콘 또는 SiGe로 채워짐으로써, 소스 영역(318)(에피-팁(318A)와 함께) 및 드레인 영역(320)(드레인 에피-팁(320A)와 함께)을 형성한다. 재료(예를 들어, 실리콘, SiGe, III-V 재료), 도펀트(예를 들어, 2E21cm-3 초과하는 붕소, 또는 기타의 적절한 도펀트/농도), 및 크기(예를 들어, 소스/드레인층의 두께는, 예를 들어, 수평(flush) 또는 융기된 소스/드레인 영역을 제공하도록 50 내지 500 nm 범위에 이를 수 있다)에 관하여 임의 개수의 소스/드레인층 구성이 여기서 이용될 수 있다.
앞서 설명된 바와 같이, 일부 이러한 실시예들은 소스/드레인층과 기판 사이에 또는 소스/드레인과 붕소 도핑된 게르마늄 오버레이어 사이에 얇은 버퍼를 포함할 수 있다. 예를 들어, 도 3b에 도시된 예시적 실시예에서 추가로 알 수 있는 바와 같이, 소스 버퍼(313) 및 드레인 버퍼(315)가 소스/드레인 재료를 퇴적하기에 앞서 퇴적된다. 일부 실시예에서, 버퍼(313 및 315)는, 기저 기판(300) 재료와 호환되는 베이스 레벨 농도로부터 100 원자 %(또는 앞서 설명된 바와 같이 거의 100 원자 %)에 이르기까지의 단계화된 게르마늄 조성을 갖는 단계화된 붕소 도핑된 실리콘 게르마늄층일 수 있다. 붕소 농도도 역시 적절하게 단계화될 수 있다. 본 개시에 비추어 수 많은 버퍼 방식들이 명백할 것이다.
도 2를 더 참조하면, 소스/드레인 영역이 정의된 후에, 방법은 트랜지스터 구조의 소스/드레인 영역 상에 붕소 도핑된 게르마늄을 퇴적하는 단계(206)를 계속한다. 도 3c는 붕소 도핑된 게르마늄층(317/319)을 도시한다. 일부 예시적 실시예에서, 하나 이상의 층들에서 에피텍셜 퇴적될 수 있는 붕소 도핑된 게르마늄층(317/319)은 90 원자 %를 초과하는 게르마늄 농도를 갖지만, 본 개시에 비추어 이해하겠지만 기타의 적절한 농도 레벨(예를 들어, 91 원자 %, 또는 92 원자 %, ..., 또는 98 원자 %, 또는 99 원자 % 초과, 또는 진정한 순수 게르마늄)이 이용될 수 있다. 앞서 설명된 바와 같이, 이 게르마늄 농도는 고정되거나 베이스 레벨(기판(300) 부근에서)로부터 하이 레벨(예를 들어, 90 원자 % 초과)로 증가하도록 단계화될 수 있다. 일부 이러한 실시예들에서의 붕소 농도는 2E20 cm-3 또는 2E21 cm-3 초과와 같은 1E20 cm-3을 초과할 수 있으며, 또한 기판(300) 부근에서의 베이스 레벨로부터 하이 레벨(예를 들어, 1E20 cm-3 또는 2E20 cm-3 또는 3E20 cm-3, ..., 2E21 cm-3 초과)로 증가하도록 단계화될 수 있다. 기저 소스/드레인 영역(318/320)의 게르마늄 농도가 고정되거나 기타의 방식으로 비교적 낮은 실시예에서, 단계화된 버퍼는, 앞서 설명된 바와 같이, 소스/드레인 영역(318/320)을 붕소 도핑된 게르마늄층(317/319)에 더 양호하게 인터페이싱하는데 이용될 수 있다. 붕소 도핑된 게르마늄 캡(317/319)의 두께는, 일부 특정 예시적 실시예에 따르면, 예를 들어 50 내지 250 Å 범위의 두께를 가질 수 있지만, 본 개시에 비추어 명백한 바와 같이 대안적 실시예들은 다른 층 두께를 가질 수 있다.
일부 실시예들에서, 붕소 도핑된 게르마늄층(317/319)을 퇴적(206)하거나 기타의 방식으로 형성하기 위해 CVD 프로세스 또는 기타의 적절한 퇴적 기술이 이용될 수 있다. 예를 들어, 퇴적(206)은 CVD 또는 급속 열적 CVD(RT-CVD), 또는 저압 CVD(LP-CVD), 또는 초고진공 CVD(UHV-CVD), 또는 게르만(germane)(GeH4) 또는 다이게르만(digermane)(Ge2H6) 및 다이보레인(diborane)(B2H6) 또는 붕소 다이플루오라이드(boron difluoride)(BF2)와 같은 전구체를 포함하는 게르마늄 및 붕소를 이용한 개스원 분자 빔 에피텍시(GS-MBE) 툴로 실행될 수 있다. 일부 이러한 실시예들에서, 예를 들어, 수소, 질소, 또는 영족 개스(noble gas)와 같은 캐리어 개스가 존재할 수 있다(예를 들어, 전구체는 캐리어 개스의 1-5% 농도에서 희석된다). 또한, 예를 들어, 염화 수소(HCl), 염소(Cl), 또는 브로민화 수소(HBr)와 같은 할로겐-계열의 개스와 같은 에천트(etchant) 개스가 존재할 수 있다. 게르마늄 및 붕소 도핑된 게르마늄의 기본 퇴적은, 예를 들어, 300℃ 내지 800℃(예를 들어, 300-500℃) 범위의 퇴적 온도와 예를 들어 1 Torr 내지 760 Torr 범위의 반응기 압력을 이용한 광범위한 조건에 걸쳐 가능하다. 게르마늄은, 실리콘 또는 실리콘-게르마늄 합금 상에는 퇴적하고, 실리콘 이산화물 및 실리콘 질화물과 같은 다른 물질에는 퇴적하지 않는다는 점에서 자연 선택적(naturally selective)이다. 이러한 자연 선택성은 완전히 완벽한 것은 아니므로, 앞서 주목한 바와 같이 퇴적의 선택성을 증가시키기 위해 소량(small flow)의 에천트가 이용될 수 있다. 캐리어 및 에천트 각각은 10 및 300 SCCM 범위의 유량(flow)을 가질 수 있다(통상 단지 100 SCCM보다 많지 않은 유량 레이트가 요구되지만, 일부 실시예들은 더 많은 유량 레이트를 요구할 수도 있다). 하나의 특정 예시적 실시예에서, 퇴적(206)은, 1% 농도와 100 내지 1000 SCCM 범위의 유량 레이트로 수소로 희석된 GeH4를 이용하여 실행된다. 인 시츄 붕소 도핑을 위해, 희석된 B2H6가 이용될 수 있다(예를 들어, B2H6는 3% 농도와 100 내지 600 SCCM 범위의 유량 레이트로 H2로 희석될 수 있다). 일부 이러한 특정의 예시적 실시예에서, HCl 또는 Cl2의 에칭제(etching agent)가, 예를 들어, 10 내지 100 SCCM 범위의 유량 레이트로 첨가되어 퇴적의 선택성을 증가시킨다.
본 개시에 비추어 이해하겠지만, 붕소 도핑된 게르마늄층(317/319)이 퇴적되는 선택성은 원하는대로 달라질 수 있다. 일부 경우에, 예를 들어, 붕소 도핑된 게르마늄층(317/319)은 (전체 구조물에 걸쳐서가 아니라) 소스/드레인 영역(318/320) 또는 소스/드레인 영역(318/320)의 일부에만 퇴적된다. 층(317/319)을 선택적으로 퇴적하기 위해 임의 개수의 마스킹/패터닝 기술이 이용될 수 있다. 게다가, 예를 들어, 폴리 게이트 영역 또는 접지 탭 영역을 덮는 층(317/319)으로부터, 다른 실시예들이 혜택을 입을 수 있다. 본 개시에 비추어 추가로 이해할 수 있는 바와 같이, 일부 예시적 실시예들에 따라, 소스 및 드레인 영역(및 접지 탭 영역(ground tap regions)과 같은, 낮은 컨택트 저항이 바람직한 기타의 영역)에서 상당히 더 낮은 컨택트 저항을 실현하기 위해 고농도 게르마늄(예를 들어, 90 원자 % 초과로부터 순수 게르마늄까지)과 고농도 붕소(예를 들어, 2E20 cm-3 초과)의 조합이 이용될 수 있다. 또한, 앞서 설명된 바와 같이, 붕소 확산은 순수 게르마늄에 의해 충분히 억제되기 때문에, (적용가능하다면) 채널 부근에서의 임의의 높은 붕소 농도에도 불구하고 후속하는 열적 어닐링에 의해 어떠한 악성 SCE 열화도 실현되지 않는다. 컨택트 표면에서의 게르마늄의 더 높은 농도로부터 장벽(barrier) 높이 낮추기도 역시 가능해진다. 일부 예시적 실시예들에서, 이러한 혜택을 달성하기 위해 95 원자 %를 초과하여 순수 게르마늄(100 원자 %)까지의 게르마늄 농도가 이용될 수 있다.
도 2를 더 참조하면, 붕소 도핑된 게르마늄층(317/319)이 제공된 후에, 이 방법은 층(317/319) 위에 유전체를 퇴적하는 단계(208)를 계속한다. 도 3d는 유전체(322)가 게이트 스택의 하드 마스크(306)와 수평인 것으로 도시하고 있지만, 반드시 그럴 필요는 없다. 유전체는 다수의 방식으로 구성될 수 있다. 일부 실시예들에서, 유전체(322)는 SiO2 또는 기타의 로우-k 유전체 재료로 구현된다. 다른 실시예들에서, 유전체(322)는 SiO2, 또는 질화물(nitride), 산화물(oxide), 산질화물(oxynitride), 카바이드(carbide), 옥시카바이드(oxycarbide) 또는 기타의 적절한 유전체 재료의 임의 조합 중 하나 이상의 층을 동반하는 SiN 라이너(liner)로 구현된다. 유전체(322)는, 층간 유전체(ILD)라고도 할 수 있으며, 흔히 행해지는 바와 같이 평탄화될 수 있다. 다른 예시적인 유전체 재료는, 예를 들어, 탄소 도핑된 산화물(CDO), 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머, 플루오로실리케이트 유리(FSG; fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 유기실리케이트 유리(organosilicate glass)와 같은 유기실리케이트(organosilicate)를 포함할 수 있다. 일부 예시적 구성에서, ILD층은 유전 상수를 더 줄이기 위해 구멍이나 다른 빈 공간을 포함할 수 있다.
그 다음, 대체 금속 게이트(RMG) 프로세스가 이용되는 본 발명의 일부 실시예들에서, 도 3e에 최상으로 도시된 바와 같이, 이 방법은, 종래에 행해지던 바와 같은 에칭 프로세스를 이용하여 (하이-k 게이트 유전체층(302), 희생 게이트 전극(304), 및 하드 마스크층(306)을 포함한) 게이트 스택을 제거하는 단계를 더 포함할 수 있다. 대안적 구현에서, 희생 게이트(304) 및 하드 마스크층(306)만이 제거된다. 도 3e는 이러한 한 실시예에 따른 게이트 스택이 에칭 제거될 때 형성되는 트렌치 개구를 나타낸다. 게이트 유전체층이 제거되면, 이 방법은 (도 3f에서 324로 표기된) 트렌치 개구 내에 새로운 게이트 유전체층을 퇴적하는 단계를 계속할 수 있다. 하프늄 산화물과 같은, 앞서 설명된 것들과 같은 임의의 적절한 하이-k 유전체 재료가 여기서 이용될 수 있다. 동일한 퇴적 프로세스가 역시 이용될 수 있다. 예를 들어, 건식 및 습식 에칭 프로세스의 적용 동안에 원래의 게이트 유전체층에 발생했을 수도 있는 임의의 손상을 해결하기 위해, 및/또는 로우-k 또는 희생 유전체 재료를 하이-k 또는 기타의 원하는 게이트 유전체 재료로 대체하기 위해 게이트 유전체층의 대체가 이용될 수 있다. 도 3f에 더 도시된 바와 같이, 이 방법은 또한, 트렌치 내에 및 게이트 유전체층(324) 위에 금속 게이트 전극층(326)을 퇴적하는 단계를 계속할 수 있다. 금속 게이트 전극층을 형성하기 위해, CVD, ALD, PVD, 무전해 도금 또는 전기 도금과 같은, 종래의 금속 퇴적 프로세스가 이용될 수 있다. 금속 게이트 전극층은, 예를 들어, 루테늄(ruthenium), 팔라듐(palladium), 백금, 코발트, 니켈, 전도성 금속 산화물, 예를 들어, 루테늄 산화물과 같은, p-타입 일함수 금속을 포함할 수 있다. 일부 예시적 구성에서, 2개 이상의 금속 게이트 전극층들이 퇴적될 수 있다. 예를 들어, 일함수 금속은 게이트 트렌치에 퇴적된 다음, 알루미늄 또는 은과 같은 적절한 금속 게이트 전극 충전 금속이 후속한다.
도 2를 더 참조하면, 유전체층(322)이 층(317/319) 위에 제공(및 임의의 원하는 RMG 프로세스)된 후에, 이 방법은 소스/드레인 컨택트 트렌치를 형성하기 위해 에칭(210)을 계속한다. 임의의 적절한 건식 및/또는 습식 에칭 프로세스가 이용될 수 있다. 도 3g는 한 예시적 실시예에 따라 에칭이 완료된 후의 소스/드레인 컨택트 트렌치를 도시한다. 이 방법은 실리사이드/저마나이드를 형성하기 위해 컨택트 저항 감소 금속을 퇴적하고 어닐링하는 단계(212)와, 그 다음 소스/드레인 컨택트 플러그를 퇴적하는 단계(214)를 계속한다. 도 3h는, 일부 실시예들에서는 실리사이드/저마나이드를 포함하지만, 다른 실시예들에서는 추가의 층들(예를 들어, 접착층)을 포함할 수도 있는 컨택트 금속(325/327)을 도시한다. 도 3i는 일부 실시예들에서는 알루미늄을 포함하는 컨택트 플러그 금속(329/331)을 도시하지만, 은, 니켈-백금 또는 니켈-알루미늄, 또는 니켈과 알루미늄의 기타 합금, 또는 티타늄과 같은 임의의 적절한 전도성 컨택트 금속 또는 합금이 종래의 퇴적 프로세스를 이용하여 컨택트 플러그(329/331)에 대해 이용될 수 있다. 게르마늄 사전-비정질 주입을 동반하거나 동반하지 않은, 예를 들어, 니켈, 알루미늄, 니켈-백금이나 니켈-알루미늄 또는 니켈과 알루미늄의 기타 합금, 또는 티타늄을 이용한 실리사이드화에 의해, 소스/드레인 컨택트의 저마나이드/금속화(212)가 실행되어 저저항 저마나이드가 형성될 수 있다. 붕소 도핑된 게르마늄층(317/319)은 금속-저마나이드(예를 들어, 니켈-게르마늄) 형성을 허용한다. 저마나이드는, 종래의 금속-실리사이드 시스템에 비해 상당히 낮은 쇼트키-장벽 높이와 (Rext를 포함한) 개선된 컨택트 저항을 허용한다. 예를 들어, 종래의 트랜지스터는 통상 소스/드레인 SiGe 에피 프로세스를 이용하며, 게르마늄 농도는 30-40 원자 %의 범위이다. 이러한 종래의 시스템은, 높은 값으로서 향후의 게이트 피치 스케일링을 방해할 수도 있는 에피/실리사이드 계면 저항에 의해 제한되는 약 140 Ohm*㎛의 Rext 값을 나타낸다. 본 발명의 일부 실시예들은 PMOS 소자에서 Rext의 상당한 개선(예를 들어, 약 70 Ohm*㎛의 Rext와 같은, 약 2x의 개선 이상)을 허용하여, PMOS 소자 스케일링을 더욱 잘 지원할 수 있다. 따라서, 본 발명의 실시예에 따라, 소스/드레인 영역(318/320)과 컨택트 금속(325/327) 사이의 계면에서 1E20 cm-3을 초과하는 붕소 농도와 90 원자 %를 초과하고 순수 게르마늄(100 원자 %)에 이르거나 기타의 방식으로 순수 게르마늄(100 원자 %) 근처의 게르마늄 농도를 갖는, 붕소 도핑된 게르마늄 캡(317/319)으로 구성된 소스/드레인을 갖는 트랜지스터는, 100 Ohm*㎛ 미만의 Rext 값을 나타낼 수 있고, 어떤 경우에는 90 Ohm*㎛ 미만, 및 어떤 경우에는 80 Ohm*㎛ 미만, 및 어떤 경우에는 75 Ohm*㎛ 미만 또는 그 더 낮은 값을 나타낼 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 낮은 컨택트 저항을 갖는 트랜지스터 구조를 형성하기 위한 방법이다. 도 5a 내지 도 5f는, 일부 실시예들에 따라 방법이 실행될 때 형성되는 예시적 구조를 나타낸다. 알 수 있는 바와 같이, 이 예시적 트랜지스터 구조는 (p-S/D 및 n-S/D로 각각 표기된) p-타입 및 n-타입 양쪽 모두의 소스 및 드레인 영역을 포함하고, 붕소 도핑된 게르마늄은 p-타입 영역에만 선택적으로 퇴적된다. 일반적으로, 이 방법은, 소스/드레인 영역 상의 붕소 도핑된 게르마늄층(317/319)의 퇴적이 유전체(322)가 퇴적되고 에칭되어 컨택트 트렌치를 형성한 이후에 선택적으로 실행된다는 점을 제외하고는, 도 2 및 도 3a 내지 도 3h를 참조하여 설명된 방법과 유사하다.
이 방법은 게이트 스택을 형성하는 단계(402)와 표준 처리를 이용하여 도 5a에 최상으로 도시된 바와 같은 다양한 p-S/D와 n-S/D 영역을 정의하는 단계(404)를 포함한다. 일부 실시예들에서, p-S/D와 n-S/D 영역은 도핑되어 붕소 도핑된 게르마늄에 관해 원하는 정도의 선택성을 제공할 수 있다. 이 방법은, 도 5b에 도시된 바와 같이, p-S/D와 n-S/D 영역 위에 직접 유전체(322)를 퇴적하는 단계(406)를 더 포함한다. 이 방법은, 도 5c 및 도 5d에 최상으로 도시된 바와 같이, p-S/D와 n-S/D 영역 컨택트 트렌치를 형성하기 위해 에칭하는 단계(408)를 계속하고, 그 다음 붕소 도핑된 게르마늄층(317/319)을 트렌치 내에 및 p-S/D 영역(이들 중 트랜지스터 구조의 원하는 기능 및 응용에 따라 하나 이상이 존재할 수 있다) 상에 선택적으로 퇴적하는 단계(410)를 계속한다. 퇴적하는 단계(410)는 선택적 에피텍시와 같은 임의의 적절한 퇴적 프로세스를 이용하여 실행될 수 있다. 일단 층(317/319)이 제공되면, 이 방법은, 도 5e 및 도 5f에 도시된 바와 같이, 층(317/319)의 상부 뿐만 아니라 임의의 노출된 n-S/D 영역의 상부에도 컨택트 금속(325/327)을 퇴적하는 단계(412)를 계속한 다음, 소스/드레인 컨택트 플러그(329/331)를 퇴적하는 단계(414)를 계속한다. 이 대안적 방법은 개선된 컨택트 저항이라는 동일한 혜택을 제공하지만, 붕소 도핑된 게르마늄이 퇴적되는 곳에서 더욱 선택적이다. 본 개시에 비추어, 마스킹/패터닝 및 선택적 퇴적 기술들의 임의의 적절한 조합을 이용하여, 다른 이러한 선택적 퇴적 프로세스가 명백할 것이다. 더 이해하겠지만, 이 방법의 유사한 부분들에 관한 이전의 관련된 논의는 여기서 동등하게 적용가능하다.
FinFET 구성
알려진 바와 같이, FinFET는 가느다란(thin) 스트립(일반적으로 핀(fin)이라 함)의 반도체 재료 주변에 구축된 트랜지스터이다. 이 트랜지스터는, 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(FET) 노드를 포함한다. 소자의 전도성 채널은 게이트 유전체 아래의 핀의 외측에 존재한다. 구체적으로는, 전류는 핀의 양쪽 측벽(측면들은 기판 표면에 수직) 및 핀의 상부(측면은 기판 표면에 평행)를 따라 흐른다. 이러한 구성의 전도성 채널은 본질적으로 핀의 3개의 상이한 외측 평면형 영역을 따라 존재하기 때문에, 이러한 FinFET 설계는 때때로 트라이-게이트(tri-gate) FinFET이라 한다. 소위 더블-게이트 FinFET이라 불리는 다른 타입의 FinFET 구성도 역시 이용가능하며, 이 경우 전도성 채널은 주로 핀의 2개 측벽을 따라서만(핀의 상부를 따라서는 아님) 존재한다.
도 6은 본 발명의 한 실시예에 따라 구성된, 예시적인 트라이-게이트 아키텍쳐의 사시도를 도시한다. 알 수 있는 바와 같이, 트라이-게이트 소자는, 격리 영역(610, 620)을 통해 기판(600)으로부터 연장되는 (점선으로 표시된) 반도체 몸체 또는 핀(660)을 갖는 기판(600)을 포함한다. 게이트 전극(640)은 핀(660)의 3개 표면 위에 형성되어 3개의 게이트를 형성한다. 하드 마스크(690)는 게이트 전극(640)의 상부에 형성된다. 게이트 스페이서(670, 680)는 게이트 전극(640)의 마주하는 측벽들에 형성된다.
소스 영역은 오목한(recessed) 소스 계면(650)과 하나의 핀(660) 측벽 상에 형성된 에피텍셜 영역(631)을 포함하고, 드레인 영역은 오목한 소스 계면(650)과 반대편 핀(660) 측벽(미도시) 상에 형성된 에피텍셜 영역(631)을 포함한다. 캡 층(641)은 에피텍셜 영역(631) 위에 퇴적된다. 붕소 캡층(641)은 오목한 (팁) 영역에 제공될 수 있지만, 다른 실시예들에서는 소스/드레인 영역 위에만(오목 영역에는 제공되지 않음) 제공된다는 점에 주목해야 한다. 한 실시예에서, 격리 영역(610, 620)은, 기판(600)을 에칭하여 트렌치를 형성한 다음 트렌치 상에 산화물 재료를 퇴적하여 STI 영역을 형성하는 것과 같은, 종래 기술을 이용하여 형성된 STI(shallow trench isolation) 영역이다. 격리 영역(610, 620)은 SiO2와 같은 임의의 적절한 유전성/절연성 재료로부터 형성될 수 있다. 기판(102)에 관한 이전의 논의는 동등하게 여기에 적용가능하다(예를 들어, 기판(600)은 실리콘 기판, SOI 기판, 또는 다층-기판일 수 있다).
본 개시에 비추어 이해하겠지만, FinFET 트랜지스터 구조를 제조하기 위해 종래의 프로세스 및 형성 기술이 이용될 수 있다. 그러나, 본 발명의 한 예시적 실시예에 따라, 에피텍셜 영역(631) 및 캡 층(641)의 2중층 구조는, 선택사항적인 게르마늄 및/또는 붕소 단계화된 버퍼를 2개의 이중층 사이에 개재시켜, 예를 들어, (641에 대한) 붕소 도핑된 게르마늄으로 캡핑된 (631에 대한) 인 시츄 도핑된 실리콘 또는 SiGe를 이용하여 구현될 수 있다. 앞서 설명된 바와 같이, 이러한 버퍼는, 에피텍셜 영역(631)과 호환되는 베이스 레벨 게르마늄/붕소 농도로부터 붕소 도핑된 게르마늄 캡(641)으로 천이하는데 이용될 수 있다. 대안으로서, 게르마늄 및/또는 붕소 농도 단계화는 중간의 단계화된 버퍼 배열에서가 아니라 에피텍셜 영역(631) 및/또는 캡(641)에서 직접 구현될 수 있다. 더 이해하겠지만, 트라이-게이트 구성에 대한 대안은 핀(660)의 상부에 유전체/격리층을 포함하는 더블게이트 아키텍쳐라는 점에 주목한다.
도 7은 본 발명의 실시예에 따라 구성된 트랜지스터 구조와 아무런 캡도 없이 구성된 표준 트랜지스터 구조에 대한 컨택트 저항을 도시하는 분할된 로트의 플롯을 도시한다. 0.18을 초과하는 고저항치와 연관된 트랜지스터 구조는 모두, 컨택트 금속이 직접 상부에 퇴적된 표준 SiGe 합금 융기형 PMOS 소스/드레인 영역으로 구현된다. 0.107 이하의 저항치와 연관된 트랜지스터 구조는 모두 유사하게 구현되지만, 그 외에도 본 발명의 다양한 실시예들에 따라, 소스/드레인 영역과 컨택트 금속 사이에 붕소 도핑된 게르마늄 캡이 추가된다. 표 1은, 여기서 설명된 붕소 도핑된 게르마늄 캡이 존재하거나 존재하지 않는 예시적 구조의 테스팅으로부터 나온 미가공 데이터 변위치(raw data quantiles)를 도시한다.
Figure 112020015552677-pat00001
알 수 있는 바와 같이, 이 예시적 로트는 실제로, 종래의 트랜지스터 구조에 비해 약 3 내지 6배(3X 내지 6X)의 컨택트 저항에서의 개선(감소)을 보여준다. 단위는 임의의 영역당 오옴(Ohm)이다.
본 발명의 실시예에 따른 붕소 도핑된 게르마늄 캡을 이용함으로써 가능케 되는 다른 개선은 본 개시에 비추어 명백할 것이다. 특히, 본 발명의 일부 예시적 실시예에 따라, 결과적인 저마나이드 재료(germanide material)와 쇼트키 장벽 높이 개선은, 종래의 SiGe 소스/드레인 PMOS 소자에 비해 2xRext보다 큰 개선을 가능케 한다. 알려진 바와 같이, 쇼트키 장벽 높이는 반도체-금속 접합을 가로지른 전기 전도에 대한 장벽이다. 쇼트키 장벽 높이의 크기는 금속의 페르미 준위(Fermi level)의 에너지 위치와 반도체-금속 계면을 가로지르는 반도체의 다수 캐리어 대역 가장자리에서의 불합치를 반영한다. p-타입 반도체-금속 계면의 경우, 쇼트키 장벽 높이는 금속 페르미 준위와 반도체의 가전자대 최대치 사이의 차이이다.
예시적 시스템
도 8은 본 발명의 한 실시예에 따라 구성된 컴퓨팅 장치(1000)를 나타낸다. 알 수 있는 바와 같이, 컴퓨팅 장치(1000)는 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이것으로 제한되지 않는 다수의 컴포넌트를 포함하며, 그 각각은 물리적으로 및 전기적으로 마더보드(1002)에 결합되거나, 그 내부에 기타의 방식으로 통합될 수 있다. 이해하겠지만, 마더보드(1002)는, 예를 들어, 메인보드 또는 메인보드에 탑재된 도터보드 또는 장치(1000)의 유일한 보드 등, 임의의 인쇄 회로 기판일 수 있다. 그 응용에 따라, 컴퓨팅 장치(1000)는, 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 처리기, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 버서타일 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것으로 제한되는 것은 아니다. 컴퓨팅 장치(1000)에 포함된 컴포넌트 중 임의의 것은 여기서 설명된 하나 이상의 트랜지스터 구조를 포함할 수 있다. 일부 실시예들에서, 복수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 기타의 방식으로 여기에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 장치(1000)로의/로부터의 데이터 전달을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치가 어떤 유선을 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는 아닐 수도 있다. 통신 칩(1006)은, Wi-Fi (IEEE 802.11군), WiMAX (IEEE 802.16군), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물 뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 더 단거리의 무선 통신에 전용되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 긴 거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 장치(1000)의 프로세서(1004)는 프로세서(1004) 내에 팩키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예들에서, 프로세서의 집적 회로 다이는 온보드 비휘발성 메모리 또는 캐쉬를 포함하고, 및/또는 여기서 설명된 하나 이상의 트랜지스터 구조로 구현된 오프-칩 메모리에 기타의 방식으로 통신가능하게 결합된다. 용어 "프로세서"란, 예를 들어, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 말한다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 팩키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 여기서 설명된 하나 이상의 트랜지스터 구조로 구현될 수 있는 하나 이상의 장치를 포함한다. 본 개시에 비추어 이해하겠지만, (예를 들어, 별개의 통신 칩을 갖는 것이 아니라, 프로세서(1004) 내에 임의의 칩(1006)의 기능이 통합되는 경우) 멀티-표준 무선 기능이 프로세서(1004) 내에 직접 통합될 수 도 있다는 점에 주목한다. 또한 프로세서(1004)는 이러한 무선 기능을 갖는 칩셋일 수도 있다는 점에 주목한다. 요약하면, 임의 개수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 내부에 통합된 복수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 장치(1000)는, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 추가 실시예들에서, 장치(1000)는, 데이터를 처리하거나 트랜지스터를 채용하는 기타 임의의 전자 장치일 수 있다.
본 개시에 비추어 수많은 실시예들이 명백할 것이며, 여기서 설명된 특징들은 임의 개수의 구성으로 결합될 수 있다. 본 발명의 한 예시적 실시예는 트랜지스터 소자를 제공한다. 이 소자는 채널 영역을 갖는 기판과, 채널 영역 위의 게이트 전극을 포함한다. 게이트 전극과 채널 영역 사이에는 게이트 유전체층이 제공되고, 기판 내에서 채널 영역에 인접하게 p-타입 및 n-타입 소스/드레인 영역들이 제공된다. 소자는 p-타입 소스/드레인 영역의 적어도 일부 상에 붕소 도핑된 게르마늄층을 더 포함한다. 이 붕소 도핑된 게르마늄층은 90 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 포함한다. 이 소자는 붕소 도핑된 게르마늄층 상에 금속-저마나이드 소스/드레인 컨택트를 더 포함한다. 하나의 이러한 예에서, 붕소 도핑된 게르마늄층은 소자의 p-타입 소스/드레인 영역에만 있다. 또 다른 예시적 경우에, 소자는 층간 유전체(interlayer dielectric)를 더 포함한다. 또 다른 예시적인 경우에, 소자는, 기판과, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나 사이의 단계화된 버퍼, 및/또는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이의 단계화된 버퍼를 더 포함한다. 하나의 이러한 경우에, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이의 단계화된 버퍼는, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도를 가진다. 하나의 이러한 특정의 예시적 경우에, 고농도는 순수 게르마늄을 반영한다. 또 다른 예시적 경우에, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이의 단계화된 버퍼는, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 가진다. 또 다른 예시적인 경우에, 붕소 도핑된 게르마늄층은 게르마늄과 붕소 중 적어도 하나의 단계화된 농도를 가진다. 또 다른 예시적인 경우에, p-타입 및 n-타입 소스/드레인 영역들은, 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고, 붕소 도핑된 게르마늄층은 95 원자 %를 초과하는 게르마늄 농도를 가진다. 또 다른 예시적 경우에, p-타입 및 n-타입 소스/드레인 영역들은, 기판과 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 갖는 붕소 도핑된 실리콘 게르마늄을 포함한다. 또 다른 예시적인 경우에, p-타입 및 n-타입 소스/드레인 영역들은 실리콘 또는 실리콘 게르마늄을 포함하고, 소자는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이에 버퍼를 더 포함하고, 버퍼는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도와, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 1E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 가진다. 또 다른 예시적인 경우에, 붕소 도핑된 게르마늄층은 98 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 포함한다. 또 다른 실시예는 하나 이상의 집적 회로를 갖는 인쇄 회로 기판을 포함하는 전자 장치를 제공하고, 하나 이상의 집적 회로들 중 적어도 하나는 이 패러그라프에서 다양하게 정의된 하나 이상의 트랜지스터 소자를 포함한다. 하나의 이러한 경우, 하나 이상의 집적 회로는 통신 칩 및/또는 프로세서 중 적어도 하나를 포함하고, 통신 칩 및/또는 프로세서 중 적어도 하나는 하나 이상의 트랜지스터 소자를 포함한다. 또 다른 이러한 경우에, 장치는 컴퓨팅 장치(예를 들어, 모바일 전화 또는 스마트폰, 랩탑, 태블릿 컴퓨터 등)이다.
본 발명의 또 다른 실시예는 트랜지스터 소자를 제공한다. 이 예시적인 경우에, 소자는 채널 영역을 갖는 기판과 채널 영역 위의 게이트 전극을 포함하고, 게이트 전극과 채널 영역 사이에는 게이트 유전체층이 제공되고 게이트 전극의 측면들 상에는 스페이서들이 제공된다. 이 소자는, 기판 내에서 채널 영역에 인접한 p-타입 및 n-타입 소스/드레인 영역들을 더 포함하고, p-타입 및 n-타입 소스/드레인 영역들 각각은 게이트 유전체층 및/또는 스페이서들 중 대응하는 하나 아래로 연장되는 팁 영역(tip region)을 포함한다. 소자는 p-타입 소스/드레인 영역의 적어도 일부 상에서 붕소 도핑된 게르마늄층을 더 포함하고, 붕소 도핑된 게르마늄층은 95 원자 %를 초과하는 게르마늄 농도와 2E20 cm-3을 초과하는 붕소 농도를 포함한다. 소자는 붕소 도핑된 게르마늄층 상에 금속-저마나이드 소스/드레인 컨택트를 더 포함한다. 소자는 평면 또는 FinFET 트랜지스터 중 하나이다. 하나의 이러한 예시적 경우에, 소자는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이에 버퍼를 더 포함하고, 버퍼는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 95 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도와, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 가진다. 또 다른 예시적인 경우에, 붕소 도핑된 게르마늄층은 게르마늄과 붕소 중 적어도 하나의 단계화된 농도를 가진다. 또 다른 예시적인 경우에, p-타입 및 n-타입 소스/드레인 영역들은, 기판과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고, 붕소 도핑된 게르마늄층은 98 원자 %를 초과하는 게르마늄 농도를 가진다. 또 다른 예시적 경우에, p-타입 및 n-타입 소스/드레인 영역들은, 기판과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 가진다. 다른 예시적 경우에, p-타입 및 n-타입 소스/드레인 영역들은 고정된 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고, 소자는 p-타입 및 n-타입 소스/드레인 영역들과 붕소 도핑된 게르마늄층 사이에 버퍼를 더 포함하고, 버퍼는 p-타입 및 n-타입 소스/드레인 영역들과 호환되는 베이스 레벨 농도로부터 50 원자 %를 초과하는 고농도까지 단계화된 게르마늄 농도와, p-타입 및 n-타입 소스/드레인 영역들과 호환되는 베이스 레벨 농도로부터 2E20 cm-3을 초과하는 고농도까지 단계화된 붕소 농도를 가지며, 버퍼는 100 옹스트롬(Angstrom) 미만의 두께를 가진다. 또 다른 실시예는 통신 칩 및/또는 프로세서를 갖는 인쇄 회로 기판을 포함하는 컴퓨팅 장치(예를 들어, 데스크탑 또는 휴대형 컴퓨터 등)을 제공하며, 통신 칩 및/또는 프로세서 중 적어도 하나는 이 패러그라프에서 다양하게 정의된 하나 이상의 트랜지스터 소자를 포함한다.
본 발명의 또 다른 실시예는 트랜지스터 소자를 형성하기 위한 방법을 제공한다. 방법은 채널 영역을 갖는 기판을 제공하는 단계, 및 채널 영역 위에 게이트 전극을 제공하는 단계를 포함하고, 게이트 전극과 채널 영역 사이에는 게이트 유전체층이 제공된다. 방법은 기판 내에서 채널 영역에 인접하게 p-타입 및 n-타입 소스/드레인 영역을 제공하는 단계와, p-타입 소스/드레인 영역의 적어도 일부 상에 붕소 도핑된 게르마늄층을 제공하는 단계를 계속한다. 붕소 도핑된 게르마늄층은 90 원자 %를 초과하는 게르마늄 농도와 1E20 cm-3을 초과하는 붕소 농도를 포함한다. 이 방법은 붕소 도핑된 게르마늄층 상에 금속-저마나이드 소스/드레인 컨택트를 제공하는 단계를 계속한다. 일부 예시적인 이러한 경우에, 방법은, 기판과, p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나 사이에 단계화된 버퍼를 제공하는 단계, 및/또는 p-타입 및 n-타입 소스/드레인 영역들 중 적어도 하나와 붕소 도핑된 게르마늄층 사이에 단계화된 버퍼를 제공하는 단계를 더 포함한다. 또 다른 예시적인 경우에, 붕소 도핑된 게르마늄층은 (단계화된 버퍼와 함께 또는 버퍼없이 사용될 수 있는) 게르마늄과 붕소 중 적어도 하나의 단계화된 농도를 가진다. 이 방법은, 예를 들어, 컴퓨팅 장치와 같은 임의의 전자 장치의 제조에 채용될 수 있다.
본 발명의 예시적 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 철저히 남김없이 드러내고자 하거나 본 발명을 개시된 형태 그대로만으로 제한하고자 함이 아니다. 상기 개시에 비추어 많은 수정과 변형이 가능하다. 본 발명의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다.

Claims (20)

  1. 집적 회로 구조체로서,
    실리콘을 포함하는 핀(fin);
    상기 핀 위의 게이트 전극 - 상기 게이트 전극은 제1 측면을 가지고, 상기 게이트 전극은 상기 제1 측면과 반대편의 제2 측면을 가짐 -;
    상기 게이트 전극의 상기 제1 측면을 따른 제1 유전체 스페이서;
    상기 게이트 전극의 상기 제1 측면에 인접한 상기 핀 내의 제1 소스 또는 드레인 영역 - 상기 제1 소스 또는 드레인 영역의 일부는 상기 제1 유전체 스페이서의 아래에 있고, 상기 제1 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 둘 이상의 면(facet)들과 상부 표면을 포함함 -;
    상기 게이트 전극의 상기 제2 측면을 따른 제2 유전체 스페이서;
    상기 게이트 전극의 상기 제2 측면에 인접한 상기 핀 내의 제2 소스 또는 드레인 영역 - 상기 제2 소스 또는 드레인 영역의 일부는 상기 제2 유전체 스페이서의 아래에 있고, 상기 제2 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 둘 이상의 면들과 상부 표면을 포함함 -;
    상기 제1 소스 또는 드레인 영역 위 및 상기 제2 소스 또는 드레인 영역 위의 유전체층 - 상기 유전체층은 상기 제1 소스 또는 드레인 영역의 일부만을 노출하는 제1 개구를 가지고, 상기 유전체층은 상기 제2 소스 또는 드레인 영역의 일부만을 노출하는 제2 개구를 가짐 -;
    상기 제1 개구 내 및 상기 제1 소스 또는 드레인 영역 상의 컨택트 금속, 및 상기 제2 개구 내 및 상기 제2 소스 또는 드레인 영역 상의 컨택트 금속 - 상기 컨택트 금속은 티타늄과 실리콘을 포함함 -;
    상기 컨택트 금속 상의 상기 제1 개구 내의 제1 컨택트 플러그; 및
    상기 컨택트 금속 상의 상기 제2 개구 내의 제2 컨택트 플러그
    를 포함하는, 집적 회로 구조체.
  2. 제1항에 있어서,
    격리 영역을 더 포함하고,
    상기 핀은 상기 격리 영역을 통해 돌출하고,
    상기 게이트 전극의 일부, 상기 제1 유전체 스페이서의 일부 및 상기 제2 유전체 스페이서의 일부는, 상기 격리 영역 위에 있는, 집적 회로 구조체.
  3. 제1항에 있어서,
    게이트 유전체층을 더 포함하고,
    상기 게이트 전극은 상기 게이트 유전체층 상에 있고,
    상기 게이트 유전체층은 하이-k 유전체 물질을 포함하고,
    상기 게이트 전극은 금속층을 포함하는, 집적 회로 구조체.
  4. 제1항에 있어서,
    상기 제1 소스 또는 드레인 영역은 셋 이상의 면들을 포함하고,
    상기 제2 소스 또는 드레인 영역은 셋 이상의 면들을 포함하는, 집적 회로 구조체.
  5. 제1항에 있어서,
    상기 제1 소스 또는 드레인 영역은 넷 이상의 면들을 포함하고,
    상기 제2 소스 또는 드레인 영역은 넷 이상의 면들을 포함하는, 집적 회로 구조체.
  6. 제1항에 있어서,
    상기 제1 소스 또는 드레인 영역은 5E20 cm-3을 초과하는 붕소 농도를 포함하고,
    상기 제2 소스 또는 드레인 영역은 5E20 cm-3을 초과하는 붕소 농도를 포함하는, 집적 회로 구조체.
  7. 제1항에 있어서,
    상기 제1 소스 또는 드레인 영역은 2E21 cm-3을 초과하는 붕소 농도를 포함하고,
    상기 제2 소스 또는 드레인 영역은 2E21 cm-3을 초과하는 붕소 농도를 포함하는, 집적 회로 구조체.
  8. 집적 회로 구조체로서,
    실리콘을 포함하는 바디;
    상기 바디 위의 게이트 전극 - 상기 게이트 전극은 제1 측면을 가지고, 상기 게이트 전극은 상기 제1 측면과 반대편의 제2 측면을 가짐 -;
    상기 게이트 전극의 상기 제1 측면을 따른 제1 유전체 스페이서;
    상기 게이트 전극의 상기 제1 측면에 인접한 상기 바디 내의 제1 소스 또는 드레인 영역 - 상기 제1 소스 또는 드레인 영역의 일부는 상기 제1 유전체 스페이서의 아래에 있고, 상기 제1 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 둘 이상의 면(facet)들과 상부 표면을 포함함 -;
    상기 게이트 전극의 상기 제2 측면을 따른 제2 유전체 스페이서;
    상기 게이트 전극의 상기 제2 측면에 인접한 상기 바디 내의 제2 소스 또는 드레인 영역 - 상기 제2 소스 또는 드레인 영역의 일부는 상기 제2 유전체 스페이서의 아래에 있고, 상기 제2 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 둘 이상의 면들과 상부 표면을 포함함 -;
    상기 제1 소스 또는 드레인 영역 위 및 상기 제2 소스 또는 드레인 영역 위의 유전체층 - 상기 유전체층은 상기 제1 소스 또는 드레인 영역의 일부만을 노출하는 제1 개구를 가지고, 상기 유전체층은 상기 제2 소스 또는 드레인 영역의 일부만을 노출하는 제2 개구를 가짐 -;
    상기 제1 개구 내 및 상기 제1 소스 또는 드레인 영역 상의 컨택트 금속, 및 상기 제2 개구 내 및 상기 제2 소스 또는 드레인 영역 상의 컨택트 금속 - 상기 컨택트 금속은 티타늄과 실리콘을 포함함 -;
    상기 컨택트 금속 상의 상기 제1 개구 내의 제1 컨택트 플러그; 및
    상기 컨택트 금속 상의 상기 제2 개구 내의 제2 컨택트 플러그
    를 포함하는, 집적 회로 구조체.
  9. 제8항에 있어서,
    격리 영역을 더 포함하고,
    상기 바디는 상기 격리 영역을 통해 돌출하고,
    상기 게이트 전극의 일부, 상기 제1 유전체 스페이서의 일부 및 상기 제2 유전체 스페이서의 일부는, 상기 격리 영역 위에 있는, 집적 회로 구조체.
  10. 제8항에 있어서,
    게이트 유전체층을 더 포함하고,
    상기 게이트 전극은 상기 게이트 유전체층 상에 있고,
    상기 게이트 유전체층은 하이-k 유전체 물질을 포함하고,
    상기 게이트 전극은 금속층을 포함하는, 집적 회로 구조체.
  11. 제8항에 있어서,
    상기 제1 소스 또는 드레인 영역은 셋 이상의 면들을 포함하고,
    상기 제2 소스 또는 드레인 영역은 셋 이상의 면들을 포함하는, 집적 회로 구조체.
  12. 컴퓨팅 장치로서,
    보드; 및
    상기 보드에 결합되는 컴포넌트 - 상기 컴포넌트는 집적 회로 구조체를 포함함 -
    를 포함하고,
    상기 집적 회로 구조체는,
    실리콘을 포함하는 핀;
    상기 핀 위의 게이트 전극 - 상기 게이트 전극은 제1 측면을 가지고, 상기 게이트 전극은 상기 제1 측면과 반대편의 제2 측면을 가짐 -;
    상기 게이트 전극의 상기 제1 측면을 따른 제1 유전체 스페이서;
    상기 게이트 전극의 상기 제1 측면에 인접한 상기 핀 내의 제1 소스 또는 드레인 영역 - 상기 제1 소스 또는 드레인 영역의 일부는 상기 제1 유전체 스페이서의 아래에 있고, 상기 제1 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제1 소스 또는 드레인 영역은 둘 이상의 면(facet)들과 상부 표면을 포함함 -;
    상기 게이트 전극의 상기 제2 측면을 따른 제2 유전체 스페이서;
    상기 게이트 전극의 상기 제2 측면에 인접한 상기 핀 내의 제2 소스 또는 드레인 영역 - 상기 제2 소스 또는 드레인 영역의 일부는 상기 제2 유전체 스페이서의 아래에 있고, 상기 제2 소스 또는 드레인 영역은 50 원자 %를 초과하는 게르마늄 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 1E20 cm-3을 초과하는 붕소 농도를 포함하고, 상기 제2 소스 또는 드레인 영역은 둘 이상의 면들과 상부 표면을 포함함 -;
    상기 제1 소스 또는 드레인 영역 위 및 상기 제2 소스 또는 드레인 영역 위의 유전체층 - 상기 유전체층은 상기 제1 소스 또는 드레인 영역의 일부만을 노출하는 제1 개구를 가지고, 상기 유전체층은 상기 제2 소스 또는 드레인 영역의 일부만을 노출하는 제2 개구를 가짐 -;
    상기 제1 개구 내 및 상기 제1 소스 또는 드레인 영역 상의 컨택트 금속, 및 상기 제2 개구 내 및 상기 제2 소스 또는 드레인 영역 상의 컨택트 금속 - 상기 컨택트 금속은 티타늄과 실리콘을 포함함 -;
    상기 컨택트 금속 상의 상기 제1 개구 내의 제1 컨택트 플러그; 및
    상기 컨택트 금속 상의 상기 제2 개구 내의 제2 컨택트 플러그
    를 포함하는, 컴퓨팅 장치.
  13. 제12항에 있어서,
    상기 보드에 결합되는 메모리를 더 포함하는, 컴퓨팅 장치.
  14. 제12항에 있어서,
    상기 보드에 결합되는 통신 칩을 더 포함하는, 컴퓨팅 장치.
  15. 제12항에 있어서,
    상기 보드에 결합되는 카메라를 더 포함하는, 컴퓨팅 장치.
  16. 제12항에 있어서,
    상기 보드에 결합되는 배터리를 더 포함하는, 컴퓨팅 장치.
  17. 제12항에 있어서,
    상기 보드에 결합되는 안테나를 더 포함하는, 컴퓨팅 장치.
  18. 제12항에 있어서,
    상기 컴포넌트는 팩키징된 집적 회로 다이인, 컴퓨팅 장치.
  19. 제12항에 있어서,
    상기 컴포넌트는, 프로세서, 통신 칩 및 디지털 신호 프로세서를 포함하는 그룹으로부터 선택되는, 컴퓨팅 장치.
  20. 제12항에 있어서,
    상기 컴퓨팅 장치는, 모바일 전화, 랩탑, 데스크탑 컴퓨터, 서버 및 셋탑 박스를 포함하는 그룹으로부터 선택되는, 컴퓨팅 장치.
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