JP2009147138A

JP2009147138A - 半導体装置の製造方法

Info

Publication number: JP2009147138A
Application number: JP2007323333A
Authority: JP
Inventors: Kazuhiko Sato; 和彦佐藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-12-14
Filing date: 2007-12-14
Publication date: 2009-07-02

Abstract

【課題】本発明は、これらの問題を解決するためになされたもので、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において各々の特性を向上させる処理が可能な半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明による半導体装置の製造方法は、第１領域全体と第２領域全体とを全面に覆うサイドウォール下地膜９を形成する工程と、サイドウォール下地膜９上であって第１ゲート構造および第２ゲート構造の側面にサイドウォール膜１０を形成する工程と、第１領域全体と第２領域全体とを全面に覆うカバー膜１１を形成する工程と、第２領域において、サイドウォール下地膜９およびカバー膜１１を除去し、サイドウォール膜１０に覆われたサイドウォール下地膜９のみ残す工程とを備える。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、ＣＭＯＳ半導体装置の製造方法に関する。

近年、ＣＭＯＳなどの半導体装置では、基板のチャネルに応力を与えて意図的に歪ませることによって特性を向上させる技術（以下、特性向上技術とする）が一般的になってきている。チャネルに対して歪み応力を与える方法としては、チャネルに近接して歪みを与える構造体を備える方法や、チャネル上に意図する歪みを与える膜を形成する方法などがある。一方、歪み応力の種類は基板の極性によって異なり、ｎ−ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）では引っ張り歪み、ｐ−ＦＥＴでは圧縮歪みを与えなければ特性が向上しない。従って、ｎ型とｐ型とでは相反する歪み応力が必要であり、半導体装置全体において一方の極性に対して特性向上技術を適用すると他方の極性では性能が抑制されるという問題がある。そのため、ｎ−ＦＥＴとｐ−ＦＥＴとを作り分けることによって別々に特性向上技術を適用し、各々の性能を向上させている。しかし、ｎ−ＦＥＴとｐ−ＦＥＴとを作り分けるためには工程数の増加、熱履歴の追加とそれに伴うプロセスの複雑化などが問題となる。

例えば、ｐ−ＦＥＴに対する性能向上技術としてＳｉＧｅ−ソース／ドレイン（以下、ＳｉＧｅ−Ｓ／Ｄとする）の形成があり、拡散層を形成する領域をエッチングによって掘り下げ、掘り下げたところにＳｉＧｅエピ層を選択的に成長させることによってチャネルに圧縮歪みの応力を与える。このように、ｐ−ＦＥＴにＳｉＧｅ−Ｓ／Ｄを形成している間は、ｎ−ＦＥＴなど特性向上技術を適用しない領域にはカバー膜を形成してＳｉＧｅ−Ｓ／Ｄが形成されないようにする必要がある。従来技術として、カバー膜にシリコン窒化膜を用いて作製した半導体装置がある（例えば、特許文献１参照）。

特開２００６−１３５３４０号公報

特許文献１では、半導体装置の微細化が進むと、狭スペースにカバー膜が埋まってしまい、カバー膜を除去するときに除去しきれないなどの問題が生じる。また、カバー膜の膜厚を薄くすると、ＳｉＧｅ−Ｓ／Ｄを形成するときに行なわれるエッチングや表面処理などによってカバー膜が削られてしまい、カバー膜の下に形成されるデバイスを十分に保護できないという問題がある。

本発明は、これらの問題を解決するためになされたもので、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において他方の極性の領域に影響を与えることなく一方の極性の領域の特性を向上させる処理が可能な半導体装置の製造方法を提供することを目的とする。

上記の課題を解決するために、本発明の実施形態による半導体装置の製造方法は、サイドウォール下地膜は第１領域全体と第２領域全体とを全面に覆うように形成し、サイドウォール膜はサイドウォール下地膜上であって第１ゲート構造および第２ゲート構造の側面に形成し、カバー膜は第１領域全体と第２領域全体とを全面に覆うように形成し、第２領域においてサイドウォール下地膜およびカバー膜を除去してサイドウォール膜に覆われたサイドウォール下地膜のみ残し、第２拡散領域を掘り下げて、そこを所定の材料で埋め戻し、第１領域において、サイドウォール下地膜およびカバー膜を除去してサイドウォール膜に覆われたサイドウォール下地膜のみ残すことを特徴とする。

本発明によれば、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において他方の極性の領域に影響を与えることなく一方の極性の領域の特性を向上させる処理が可能な半導体装置の製造方法を提供することができる。

本発明の実施形態について、図面に基づいて以下に説明する。

図１〜図１０は、ＣＭＯＳのプロセスにおいてｐ−ＦＥＴにＳｉＧｅ−Ｓ／Ｄを形成させる作製工程を示している。

図１では、通常のＣＭＯＳ形成の作製工程に従って、Ｓｉ基板１（半導体基板）にｎ（第１導電型）−ＦＥＴの形成領域とｐ（第２導電型）−ＦＥＴの形成領域とを分離する分離埋め込み膜２を形成する。そして、ウェル不純物注入により、ｎ−ＦＥＴの形成領域にＰウェル（第１領域、図示せず）を、ｐ−ＦＥＴの形成領域にＮウェル（第２領域、図示せず）を形成し、ＰウェルとＮウェルの各々に不純物を注入することによってＰウェルにｎチャネル（図示せず）を、Ｎウェルにｐチャネル（図示せず）を形成する。その後、ｎチャネルおよびｐチャネル上にゲート絶縁膜３、ゲート電極４、ハードマスク５を順に成膜してパターニングすることによりゲート（第１ゲート構造、第２ゲート構造）を形成する。

図２では、ゲートの側壁に側壁保護膜６を形成する。そして、ｎ−ＦＥＴとｐ−ＦＥＴの各々に対して写真工程を用いて不純物の注入を行った後、活性化処理を行ない、ｎ−ＦＥＴのゲートの両側にセルフアライメントでｎ型インプラ層７（第１拡散領域）を、ｐ−ＦＥＴのゲートの両側にｐ型インプラ層８（第２拡散領域）を形成する。

図３では、ｎ型インプラ層７およびｐ型インプラ層８を形成後、ｎ−ＦＥＴ全体とｐ−ＦＥＴ全体とを全面に覆うように下地酸化膜９（サイドウォール下地膜）を形成し、下地酸化膜９上にサイドウォール膜１０を積層して形成する。

なお、サイドウォール膜１０は、窒化シリコン膜、酸化シリコン膜、ポリシリコン膜のいずれであってもよい。

図４では、サイドウォール膜１０を下地酸化膜９が表面に露出するまで異方性エッチングする。このとき、サイドウォール膜１０は、下地酸化膜９上であってゲートの側面に残存することによりサイドウォールが形成される。

図５では、ｎ−ＦＥＴ全体とｐ−ＦＥＴ全体とを全面に覆うようにカバー膜１１を形成する。

なお、カバー膜１１は、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜のいずれであってもよく、処理によってカバー膜１１の種類を選択することができる。特に、特性向上処理において著しい酸化膜エッチング性がある場合は窒化シリコン膜を用いる必要がある。

図６では、ｎ−ＦＥＴ全体とｐ−ＦＥＴの全体とを全面に覆うようにレジスト１２を塗布する。その後、写真工程によってｐ−ＦＥＴ上を開口してカバー膜１１を除去する。

図７では、ｎ−ＦＥＴ上にレジスト１２が残っている状態で、ｐ−ＦＥＴの下地酸化膜９を除去する。このとき、サイドウォール膜１０に覆われた下地酸化膜９のみが残っている。その後、ｎ−ＦＥＴ上のレジスト１２を除去する。

図８では、ｐ−ＦＥＴのｐインプラ層８をエッチングし掘り下げることによってリセスを形成し、そこにＳｉＧｅをエピ成長させて埋め込んで（すなわち埋め戻して）ＳｉＧｅ−Ｓ／Ｄを形成する。このとき、ｎ−ＦＥＴのｎ型インプラ層７は下地酸化膜９およびカバー膜１１の２層によって保護されている。下地酸化膜９およびカバー膜１１からなる２層の合計膜厚は、ｐ−ＦＥＴのＳｉＧｅ−Ｓ／Ｄを形成する際に行なわれるエッチングや表面処理などによって、ｎ−ＦＥＴのｎ型インプラ層７が露出しない厚さにしなければならない。

図９では、ｎ−ＦＥＴのカバー膜１１および下地酸化膜９を除去する。このとき、サイドウォール膜１０に覆われた下地酸化膜９のみが残っている。その後、ｎ−ＦＥＴのｎ型インプラ層７に不純物を注入しソース／ドレインを形成する。

図１０では、ハードマスク５を除去する。その後の作製工程は、通常のＣＭＯＳ形成のプロセスに従う。

なお、本発明の実施形態ではｐ−ＦＥＴにＳｉＧｅを形成したが、同様の作製方法によってｎ−ＦＥＴにＳｉＣ−Ｓ／Ｄを形成することも可能である。

以上のことから、下地酸化膜９とカバー膜１１との２層構造を保護膜とすることによって、一方の極性にて特性向上処理を行なっているときに、特性向上処理を行なわない他方の極性を十分に保護することができ、２層構造の膜厚は任意に調整することが可能である。そして、狭スペース幅の半分以上の保護膜厚が必要な場合であっても、特性向上処理に耐え得る厚さ以上の保護膜を確保するように調整することが可能である。従って、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において他方の極性の領域に影響を与えることなく一方の極性の領域の特性を向上させる処理が可能である。

本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。本発明の実施形態による半導体装置の作製工程図である。

符号の説明

１Ｓｉ基板、２分離埋め込み膜、３ゲート絶縁膜、４ゲート電極、５ハードマスク、６側壁保護膜、７ｎ型インプラ層、８ｐ型インプラ層、９下地酸化膜、１０サイドウォール膜、１１カバー膜、１２レジスト。

Claims

（ａ）第１導電型の第１領域と第２導電型の第２領域とを有する半導体基板を準備する工程と、
（ｂ）前記第１領域上にゲート絶縁膜およびゲート電極を順に積層してなる第１ゲート構造を形成するとともに、前記第２領域上にゲート絶縁膜およびゲート電極を順に積層してなる第２ゲート構造を形成する工程と、
（ｃ）前記第１領域において前記第１ゲート構造の両側に第１拡散領域を形成するとともに、前記第２領域において前記第２ゲート構造の両側に第２拡散領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第１領域全体と前記第２領域全体とを全面に覆うサイドウォール下地膜を形成する工程と、
（ｅ）前記サイドウォール下地膜上であって前記第１ゲート構造および前記第２ゲート構造の側面にサイドウォール膜を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記第１領域全体と前記第２領域全体とを全面に覆うカバー膜を形成する工程と、
（ｇ）前記第２領域において、前記サイドウォール下地膜および前記カバー膜を除去し、前記サイドウォール膜に覆われた前記サイドウォール下地膜のみ残す工程と、
（ｈ）前記工程（ｇ）の後、前記第２拡散領域を掘り下げて、そこを所定の材料で埋め戻す工程と、
（ｉ）前記工程（ｈ）の後、前記第１領域において、前記サイドウォール下地膜および前記カバー膜を除去し、前記サイドウォール膜に覆われた前記サイドウォール下地膜のみ残す工程と、
を備える、半導体装置の製造方法。
前記第１導電型はｐ型であり、かつ前記半導体基板はシリコンであるとき、前記所定の材料はＳｉＧｅであることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第２導電型はｎ型であり、かつ前記半導体基板はシリコンであるとき、前記所定の材料はＳｉＣであることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記サイドウォール膜は、窒化シリコン膜、酸化シリコン膜、ポリシリコン膜のいずれかであることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記カバー膜は、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜のいずれかであることを特徴とする、請求項１に記載の半導体装置の製造方法。