CN101369582B - 垂直式非易失性存储器及其制造方法 - Google Patents

Abstract

一种垂直式非易失性存储器的制造方法，是先于一个衬底上依序形成第一半导体层、第一阻挡物、第二半导体层、第二阻挡物和第三半导体层，其中第一和第三半导体层具第一导电态，第二半导体层具第二导电态。之后，去除衬底上部分的第三半导体层、第二阻挡物、第二半导体层、第一阻挡物与第一半导体层，以形成数条主动迭层结构，再于衬底上形成储存结构。接着，于衬底上形成覆盖储存结构并填满主动迭层结构之间的空间的导电层，再去除部分的导电层，以形成数条横跨主动迭层结构的字线。

Description

垂直式非易失性存储器及其制造方法

技术领域

本发明是有关于一种垂直式非易失性存储器(vertical non-volatile memory)及其制造方法，且特别是有关于一种可防止掺质剂(dopant)扩散的垂直式非易失性存储器及其制造方法。

背景技术

非易失性存储器是一种可在关闭电源后仍能保留储存资料的存储器。目前非易失性只读存储器的制造方法大多是在衬底上先形成由氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，简称ONO)层所构成的捕捉层(trapping layer)。而这种由ONO层作为捕捉层的存储器称为捕捉层存储器(trapping layer memory)。然后，再于此氧化硅/氮化硅/氧化硅(ONO)层上形成多晶硅栅极，最后在氧化硅/氮化硅/氧化硅(ONO)层两侧的衬底中形成源极区与漏极区。

不过，随着组件尺寸愈来愈小型化，前述捕捉层存储器的捕捉层会愈来愈窄，拉近储存于不同位位置的电荷，而导致可靠度下降。因此，发展出一种垂直式非易失性存储器。这种垂直式非易失性存储器是将数层迭层的半导体层制作成垂直式的源极、漏极和沟道(channel)区，再于迭层的半导体层表面覆盖上述由ONO层作为捕捉层，最后利用字线(word line)当作控制栅极。如此一来，可以在有限的面积中制作更多的非易失性存储器。

然而，这种垂直式非易失性存储器因为源极、漏极和沟道区是紧邻在一起的，所以后续遭遇热工艺时，源极、漏极和沟道区之间的接合(junction)容易发生掺质剂扩散，而改变源极、漏极以及/或是沟道区的大小。

发明内容

本发明的目的在于，提供一种垂直式非易失性存储器，在垂直式主动迭层结构中具有阻挡物，所以可由此控制接合位置(junction location)。

本发明的另一目的在于，提供一种垂直式非易失性存储器的制造方法，可简单地形成垂直式非易失性存储器并可防止掺质剂(dopant)不当扩散。

本发明提出一种垂直式非易失性存储器，包括衬底、数条主动迭层结构、数条字线以及一层储存结构。上述主动迭层结构位于衬底上朝第一方向平行排列，其中每一主动迭层结构包括第一、第二、第三半导体层和第一、第二阻挡物，其中第一半导体层位于衬底上、第二半导体层位于第一半导体层上、第三半导体层位于第二半导体层上、第一阻挡物位于第一与第二半导体层之间、第二阻挡物则位于第二与第三半导体层之间。前述第一与第三半导体层具有第一导电态，第二半导体层则具有第二导电态。至于字线是朝第二方向平行排列，其中每一字线横跨主动迭层结构并填满主动迭层结构之间的空间。而储存结构则位于字线与主动迭层结构之间。

在本发明的一实施例中，上述第一阻挡物为一层薄膜，其材料例如氧化物、氮化物或氮氧化物。

在本发明的一实施例中，上述第一阻挡物的厚度约在10-20埃之间。

在本发明的一实施例中，上述第二阻挡物为一层薄膜，其材料例如氧化物、氮化物或氮氧化物。

在本发明的一实施例中，上述第二阻挡物的厚度约在10-20埃之间。

在本发明的一实施例中，上述第一半导体层/第二半导体层/第三半导体层例如N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。

在本发明的一实施例中，上述第一半导体层、第二半导体层与第三半导体层例如多晶硅层。

在本发明的一实施例中，上述第一导电态可为N型、第二导电态可为P型；或者，第一导电态为P型、第二导电态为N型。

在本发明的一实施例中，上述储存结构包括第一介电层、储存层与第二介电层。第一介电层覆盖主动迭层结构表面、储存层覆盖于第一介电层上、第二介电层则覆盖于储存层上。而且，上述储存层例如电荷陷入层、浮置栅极或纳米晶体。其中，电荷陷入层的材料例如氮化硅或高介电常数材料。而纳米晶体的材料例如硅、锗或金属纳米晶体。

在本发明的一实施例中，上述储存结构的第一介电层/储存层/第二介电层例如ONO。

在本发明的一实施例中，上述储存结构也可以是由按顺序覆盖主动迭层结构表面的第一氧化层(O1)、第一氮化层(N1)、第二氧化层(O2)、第二氮化层(N2)以及第三氧化层(O3)所构成。其中，上述第一氧化层(O1)、第一氮化层(N1)和第二氧化层(O2)的厚度约小于2nm；较佳是第一氧化层(O1)的厚度在0.5-2nm之间、第一氮化层(N1)的厚度在1-2nm之间、第二氧化层(O2)的厚度在1.5-2nm之间。至于第一氧化层(O1)的厚度最佳约小于1.5nm。

在本发明的一实施例中，上述字线的材料例如掺杂多晶硅、金属硅化物、钌(Ru)、钼(Mo)或钨(W)。

在本发明的一实施例中，上述衬底例如硅衬底、氧化硅衬底或氮化硅衬底。

本发明另提出一种垂直式非易失性存储器的制造方法，包括于一个衬底上形成一层第一半导体层，这层第一半导体层具有第一导电态。然后，于第一半导体层上形成一层第一阻挡物，再于第一阻挡物上形成一层第二半导体层，这层第二半导体层具有第二导电态。接着，于第二半导体层上形成一层第二阻挡物，再于第二阻挡物上形成一层第三半导体层，这层第三半导体层具有和第一半导体层相同的第一导电态。之后，依序去除部分的第三半导体层、第二阻挡物、第二半导体层、第一阻挡物与第一半导体层，以形成数条主动迭层结构。随后，于衬底上形成储存结构，覆盖主动迭层结构表面，再于衬底上形成一层导电层，覆盖储存结构并填满主动迭层结构之间的空间，再去除部分的导电层，以形成数条横跨主动迭层结构的字线。

在本发明的另一实施例中，上述形成第一半导体层的方法例如沉积一层高剂量N型多晶硅层(N+polySi layer)。

在本发明的另一实施例中，上述形成第二半导体层的方法包括先沉积一层多晶硅层，再于多晶硅层中注入P型杂质。

在本发明的另一实施例中，上述形成第三半导体层的方法例如沉积一层高剂量N型多晶硅层。

在本发明的另一实施例中，上述形成主动迭层结构的方法例如先在第三半导体层上形成一层垫氧化层，再在垫氧化层上形成一层硬掩膜层，接着利用光刻与蚀刻工艺在硬掩膜层中定义出数条主动迭层结构区域，以露出部分的垫氧化层，最后用前述硬掩膜层作为蚀刻掩膜，依序去除垫氧化层、第三半导体层、第二阻挡物、第二半导体层、第一阻挡物与第一半导体层。

在本发明的另一实施例中，上述第一阻挡物为一层薄膜，其材料例如氧化物、氮化物或氮氧化物。

在本发明的另一实施例中，上述第二阻挡物为一层薄膜，其材料例如氧化物、氮化物或氮氧化物。

在本发明的另一实施例中，上述第一半导体层/第二半导体层/第三半导体层例如N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。

在本发明的另一实施例中，上述第一导电态为N型、第二导电态为P型；或者，第一导电态为P型、第二导电态为N型。

在本发明的另一实施例中，上述形成储存结构的方法包括于衬底上形成一层第一介电层，覆盖主动迭层结构表面，再于第一介电层上覆盖一层储存层，之后于储存层上覆盖一层第二介电层。其中，上述储存层例如电荷陷入层、浮置栅极或纳米晶体。其中，电荷陷入层的材料例如氮化硅或高介电常数材料。而纳米晶体的材料例如硅、锗或金属纳米晶体。

在本发明的另一实施例中，上述第一介电层/储存层/第二介电层例如ONO。

在本发明的另一实施例中，上述形成储存结构的方法还可以于衬底上依序形成一层第一氧化层、一层第一氮化层、一层第二氧化层、一层第二氮化层以及一层第三氧化层，以覆盖主动迭层结构表面。

在本发明的另一实施例中，上述导电层的材料例如掺杂多晶硅、金属硅化物、钌(Ru)、钼(Mo)或钨(W)。

在本发明的另一实施例中，上述衬底例如硅衬底、氧化硅衬底或氮化硅衬底。

本发明因为在半导体层之间采用阻挡物，因此可以防止半导体层中的掺质剂在后续热工艺中不当扩散。另外，因为有阻挡物的存在，所以本发明的垂直式非易失性存储器的接合位置(junction location)可被精确控制。此外，本发明的制造方法可简单地形成垂直式非易失性存储器。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下，其中：

图1是依照本发明的第一实施例的一种垂直式非易失性存储器的立体示意图。

图2A至图2L是依照本发明的第二实施例的一种垂直式非易失性存储器的制造流程剖面示意图。

图3是依照本发明的第三实施例的一种垂直式非易失性存储器的立体示意图。

图4A至图4B则是制造图3所示的BE-SONOS存储器的后段流程剖面示意图。

具体实施方式

下文中请参照附图，以便更加充分地描述本发明，附图中显示本发明的数个实施例。然而，本发明可以用多种不同形式来实践，且不应将其解释为限于本文所陈述的实施例。事实上，提供这些实施例是为了使本发明详尽且完整，并使本发明的范畴完全传达至所属技术领域中具有通常知识者。在附图中，为明确起见可能将各层以及区域的尺寸以及相对尺寸作夸张的描绘。

应知，本文中使用术语第一、第二、第三等来描述各种组件、区域、层以及/或部分，但是这种用语不应限制这种组件、区域、层以及/或部分。前述用语只是用来将某一组件、区域、层或部分区别于另一区域、层或部分。

图1是依照本发明的第一实施例的一种垂直式非易失性存储器的立体示意图。

请参照图1，第一实施例的垂直式非易失性存储器包括衬底100、数条主动迭层结构110、数条字线120以及一层储存结构130。前述衬底100例如是硅衬底、氧化硅衬底或氮化硅衬底。上述主动迭层结构110位于衬底100上朝第一方向平行排列，其中每一主动迭层结构110包括第一、第二、第三半导体层102、104、106和第一、第二阻挡物112、114。第一半导体层102位于衬底100上、第二半导体层104位于第一半导体层102上、第三半导体层106位于第二半导体层104上、第一阻挡物112位于第一与第二半导体层102、104之间、第二阻挡物114则位于第二与第三半导体层104、106之间。

请继续参照图1，前述第一与第三半导体层102、106具有第一导电态，第二半导体层104则具有第二导电态。而第一阻挡物112和第二阻挡物114均可为薄膜状，其材料例如氧化物、氮化物或氮氧化物，且第一和第二阻挡物112、114可以是相同或不同的材料。另外，第一和第二阻挡物112、114的厚度应控制在能够阻挡第一、第二、第三半导体层102、104、106中掺质剂(dopant)扩散且不影响电荷直接隧穿的厚度范围，比如在10-20埃之间。在第一实施例中，第一半导体层102/第二半导体层104/第三半导体层106的结构可以是N+/P/N+掺杂层、P+/N/P+掺杂层或者SiGe/Si/SiGe层。上述第一半导体层102、第二半导体层104与第三半导体层106例如是多晶硅层。另外，上述第一导电态可为N型、第二导电态可为P型；或者，第一导电态为P型、第二导电态为N型。

请再度参照图1，前述字线120是朝第二方向平行排列，其中每一字线120横跨主动迭层结构110并填满主动迭层结构110之间的空间。而储存结构130则位于字线120与主动迭层结构110之间，其中储存结构130包括第一介电层132、储存层134与第二介电层136。第一介电层132覆盖主动迭层结构110表面、储存层134覆盖于第一介电层132上、第二介电层136则覆盖于储存层134上。上述储存层134例如电荷陷入层、浮置栅极或纳米晶体。其中，当储存层134是电荷陷入层，则其材料可以选择氮化硅或其它高介电常数材料。而当储存层134是纳米晶体，则其材料可以是硅、锗或金属纳米晶体。而在第一实施例中，上述储存结构130的第一介电层132/储存层134/第二介电层136是ONO。而上述字线120的材料例如掺杂多晶硅、金属硅化物、钌(Ru)、钼(Mo)或钨(W)。

图2A至图2L则是依照本发明的第二实施例的一种垂直式非易失性存储器的制造流程剖面示意图。

请参照图2A，第二实施例的制造方法包括于衬底200上形成一层第一半导体层202，这层第一半导体层202具有第一导电态。上述衬底200例如硅衬底、氧化硅衬底或氮化硅衬底。至于，形成第一半导体层202的方法例如沉积一层高剂量N型多晶硅层(N+poly Si layer)。

然后，请参照图2B，于第一半导体层202上形成一层薄膜状的第一阻挡物204，其材料例如氧化物、氮化物或氮氧化物。

之后，请参照图2C，可以先沉积一层多晶硅层205于第一阻挡物204上形成一层第二半导体层，以于后续形成一层第二半导体层。

然后，请参照图2D，可于前述多晶硅层205中注入P型杂质，以形成具有第二导电态的第二半导体层206。而本发明所属技术领域中具有通常知识者应知，上述第一导电态可为N型、第二导电态可为P型；或者，第一导电态为P型、第二导电态为N型。

接着，请参照图2E，于第二半导体层206上形成一层第二阻挡物208，其材料例如氧化物、氮化物或氮氧化物。

随后，请参照图2F，于第二阻挡物208上形成一层第三半导体层210，这层第三半导体层210具有和第一半导体层202相同的第一导电态。而且，形成第三半导体层210的方法例如沉积一层高剂量N型多晶硅层。

在第二实施例中，上述第一半导体层202/第二半导体层206/第三半导体层210例如N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。

之后，请参照图2G，为了形成数条主动迭层结构，可选择先在第三半导体层210上形成一层垫氧化层212，再在垫氧化层212上形成一层硬掩膜层214。接着，利用光刻与蚀刻工艺，比如在硬掩膜层214上形成图案化光刻胶层216。

再来，请参照图2H，以图案化光刻胶层216作为蚀刻掩膜，蚀刻硬掩膜层214，以便在硬掩膜层214中定义出数条主动迭层结构区域218，以露出部分的垫氧化层212。最后，再将图案化光刻胶层216完全去除。

之后，请参照图2I，以硬掩膜层214作为蚀刻掩膜，先将露出的垫氧化层212移除，再依序去除部分的第三半导体层210、第二阻挡物208、第二半导体层206、第一阻挡物204与第一半导体层202，以形成数条主动迭层结构220。

请参照图2J，接着可选择先将图2I所示的硬掩膜层214移除，当然如有需要，也可保留垫氧化层212。

随后，请参照图2K，于衬底200上形成一层第一介电层222，覆盖主动迭层结构220表面，再于第一介电层22上覆盖一层储存层224，之后于储存层224上覆盖一层第二介电层226。上述储存层224例如电荷陷入层、浮置栅极或纳米晶体，其中电荷陷入层的材料例如氮化硅或高介电常数材料；而纳米晶体的材料例如硅、锗或金属纳米晶体。在第二实施例中，第一介电层222/储存层224/第二介电层226例如是ONO，以制作出单一记忆胞储存二比特(two bits per cell)的垂直式非易失性存储器。

接着，请参照图2L，于衬底200上形成一层导电层228，覆盖第二介电层226并填满主动迭层结构220之间的空间，上述导电层228的材料例如掺杂多晶硅、金属硅化物、钌(Ru)、钼(Mo)或钨(W)。最后，去除部分的导电层228，以形成数条字线，这些字线和图1中的120一样是横跨于主动迭层结构220(如图1的110)的。

图3是依照本发明的第三实施例的一种垂直式非易失性存储器的立体示意图，且其为一种能隙工程改良SONOS(bandgap engineered SONOS，简称BE-SONOS)存储器。

请参照图3，第三实施例的BE-SONOS存储器包括衬底300、数条主动迭层结构310、数条字线320以及一层储存结构330。其中每一主动迭层结构310包括第一、第二、第三半导体层302、304、306和第一、第二阻挡物312、314，且第一和第二阻挡物312、314的厚度应控制在能够阻挡第一、第二、第三半导体层302、304、306中掺质剂扩散且不影响电荷直接隧穿的厚度范围，比如在10-20埃之间。

请继续参照图3，第三实施例中的各层与结构的排列方向、位置与材料等条件均可参照第一实施例所描述。不过，第三实施例的BE-SONOS存储器与第一实施例最大差异在于其中的储存结构330。储存结构330主要是由按顺序覆盖主动迭层结构310表面的第一氧化层(O1)331、第一氮化层(N1)332、第二氧化层(O2)333、第二氮化层(N2)334以及第三氧化层(O3)335所构成。而且，储存结构330中的O1\N1\O2的厚度需控制得很薄，以利用外在电压的大小，来控制电子与电洞的出入。举例来说，第一氧化层(O1)331、第一氮化层(N1)332和第二氧化层(O2)333的厚度约小于2nm；较佳是第一氧化层(O1)331的厚度在0.5-2nm之间、第一氮化层(N1)332的厚度在1-2nm之间、第二氧化层(O2)333的厚度在1.5-2nm之间。至于第一氧化层(O1)331的厚度最佳约小于1.5nm。

图4A至图4B则是制造图3所示的BE-SONOS存储器的后段流程剖面示意图。而制造图3所示的BE-SONOS存储器的前段流程可以参考第二实施例的图2A至图2J，并在图4A与图4B中使用与图2A至图2J相同的组件符号代表相同或类似的结构。

请参照图4A，在形成数条主动迭层结构220之后，于衬底200上形成一层覆盖主动迭层结构220表面的第一氧化层(O1)40。然后，在第一氧化层(O1)401上覆盖一层第一氮化层(N1)402，再在氮化层(N1)402上覆盖一层第二氧化层(O2)403。接着，在第二氧化层(O2)403上覆盖一层第二氮化层(N2)404，再于第二氮化层(N2)404上覆盖一层第三氧化层(O3)405，即可得到由O1\N1\O2\N2\O3所构成的储存结构400。

接着，请参照图4B，于衬底200上形成一层导电层228，覆盖第三氧化层(O3)405并填满主动迭层结构220之间的空间，上述导电层228的材料例如掺杂多晶硅、金属硅化物、钌(Ru)、钼(Mo)或钨(W)。最后，去除部分的导电层228，以形成数条字线。

综上所述，本发明的结构因为在当作源极、漏极和沟道区的半导体层间利用阻挡物作间隔，所以能够防止半导体层中的掺质剂在后续热工艺中不当扩散。另外，因为本发明的垂直式非易失性存储器有阻挡物的存在，所以垂直式非易失性存储器的接合位置(junction location)可被精确控制。除此之外，本发明的制造方法能够简单地完成垂直式非易失性存储器的制作。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (30)

1.一种垂直式非易失性存储器，其特征在于，包括：

一衬底；

多个主动迭层结构，位于该衬底上朝一第一方向平行排列，其中每一该主动迭层结构包括：

一第一半导体层，位于该衬底上，该第一半导体层具有一第一导电态；

一第二半导体层，位于该第一半导体层上，该第二半导体层具有一第二导电态；

一第三半导体层，位于该第二半导体层上，该第三半导体层具有该第一导电态；

一第一阻挡物，位于该第一半导体层与该第二半导体层之间；以及

一第二阻挡物，位于该第二半导体层与该第三半导体层之间；

多个字线，朝一第二方向平行排列，其中每一字线横跨所述多个主动迭层结构并填满所述多个主动迭层结构之间的空间；以及

一储存结构，位于所述多个字线与所述多个主动迭层结构之间。

2.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中该第一阻挡物或该第二阻挡物是为一薄膜，其材料包括氧化物、氮化物或氮氧化物。

3.如权利要求2所述的垂直式非易失性存储器，其特征在于，其中该第一阻挡物或该第二阻挡物的厚度在10-20埃之间。

4.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中该第一半导体层/该第二半导体层/该第三半导体层包括N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。

5.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中该第一半导体层包括多晶硅层、该第二半导体层包括多晶硅层、或该第三半导体层包括多晶硅层。

6.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中该储存结构包括：

一第一介电层，覆盖所述多个主动迭层结构表面；

一储存层，覆盖于该第一介电层上；以及

一第二介电层，覆盖于该储存层上。

7.如权利要求6所述的垂直式非易失性存储器，其特征在于，其中该储存层包括电荷陷入层、浮置栅极或纳米晶体。

8.如权利要求7所述的垂直式非易失性存储器，其特征在于，其中该电荷陷入层的材料包括高介电常数材料，或该纳米晶体的材料包括硅或锗纳米晶体。

9.如权利要求6所述的垂直式非易失性存储器，其特征在于，其中该储存结构的该第一介电层/该储存层/该第二介电层包括ONO。

10.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中该储存结构包括：

一第一氧化层，覆盖所述多个主动迭层结构表面；

一第一氮化层，覆盖于该第一氧化层上；

一第二氧化层，覆盖于该第一氮化层上；

一第二氮化层，覆盖于该第二氧化层上；以及

一第三氧化层，覆盖于该第二氮化层上。

11.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第一氧化层的厚度小于等于2nm。

12.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第一氧化层的厚度在0.5-2nm之间。

13.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第一氧化层的厚度小于等于1.5nm。

14.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第一氮化层的厚度小于等于2nm。

15.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第一氮化层的厚度在1-2nm之间。

16.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第二氧化层的厚度小于等于2nm。

17.如权利要求10所述的垂直式非易失性存储器，其特征在于，其中该第二氧化层的厚度在1.5-2nm之间。

18.如权利要求1所述的垂直式非易失性存储器，其特征在于，其中所述多个字线的材料包括掺杂多晶硅、金属硅化物、钌、钼或钨，或该衬底包括硅衬底、氧化硅衬底或氮化硅衬底。

19.一种垂直式非易失性存储器的制造方法，其特征在于，包括：

于一衬底上形成一第一半导体层，该第一半导体层具有一第一导电态；

于该第一半导体层上形成一第一阻挡物；

于该第一阻挡物上形成一第二半导体层，该第二半导体层具有一第二导电态；

于该第二半导体层上形成一第二阻挡物；

于该第二阻挡物上形成一第三半导体层，该第三半导体层具有该第一导电态；

依序去除部分的该第三半导体层、该第二阻挡物、该第二半导体层、该第一阻挡物与该第一半导体层，以形成多个主动迭层结构；

于该衬底上形成一储存结构，覆盖所述多个主动迭层结构表面；

于该衬底上形成一导电层，覆盖该储存结构并填满所述多个主动迭层结构之间的空间；以及

去除部分的该导电层，以形成多个字线，所述多个字线横跨所述多个主动迭层结构。

20.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中形成该第一半导体层或形成该第三半导体层的方法包括沉积一高剂量N型多晶硅层。

21.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中形成该第二半导体层的方法包括：

沉积一多晶硅层；以及

于该多晶硅层中注入P型杂质。

22.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中形成所述多个主动迭层结构的方法包括：

在该第三半导体层上形成一垫氧化层；

在该垫氧化层上形成一硬掩膜层；

利用光刻与蚀刻工艺在该硬掩膜层中定义出多个主动迭层结构区域，以露出部分的该垫氧化层；以及

以该硬掩膜层作为蚀刻掩膜，依序去除该垫氧化层、该第三半导体层、该第二阻挡物、该第二半导体层、该第一阻挡物与该第一半导体层。

23.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中该第一阻挡物或该第二阻挡物为一薄膜，其材料包括氧化物、氮化物或氮氧化物。

24.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中该第一半导体层/该第二半导体层/该第三半导体层包括N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。

25.如权利要求19所述的垂直式非易失性存储器的制造方法，其特征在于，其中形成该储存结构的方法包括：

于该衬底上形成一第一介电层，覆盖所述多个主动迭层结构表面；

于该第一介电层上覆盖一储存层；以及

于该储存层上覆盖一第二介电层。

26.如权利要求25所述的垂直式非易失性存储器的制造方法，其特征在于，其中该储存层包括电荷陷入层、浮置栅极或纳米晶体。

27.如权利要求26所述的垂直式非易失性存储器的制造方法，其特征在于，其中该电荷陷入层的材料包括高介电常数材料、或该纳米晶体的材料包括硅或锗纳米晶体。

28.如权利要求25所述的垂直式非易失性存储器的制造方法，其特征在于，其中该第一介电层/该储存层/该第二介电层包括ONO。

29.如权利要求19所述的垂直式非易失性存储器制造方法，其特征在于，其中形成该储存结构的方法包括：

于该衬底上形成一第一氧化层，覆盖所述多个主动迭层结构表面；

于该第一氧化层上覆盖一第一氮化层；

于该第一氮化层上覆盖一第二氧化层；

于该第二氧化层上覆盖一第二氮化层；以及

于该第二氮化层上覆盖一第三氧化层。

30.如权利要求19所述的垂直式非易失性存储器制造方法，其特征在于，其中该导电层的材料包括掺杂多晶硅、金属硅化物、钌、钼或钨，或该衬底包括硅衬底、氧化硅衬底或氮化硅衬底。

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