CN114830324A - 存储装置及其制造方法 - Google Patents

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神保安弘
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Abstract

提供一种可靠性高的存储装置。该存储装置通过如下步骤形成：在衬底上形成第一绝缘体；在第一绝缘体上形成第二绝缘体；在第二绝缘体上形成第三绝缘体；形成贯穿第一绝缘体、第二绝缘体以及第三绝缘体的开口；在开口中在第一绝缘体的侧面、第二绝缘体的侧面以及第三绝缘体的侧面的内侧形成第四绝缘体；在第四绝缘体的内侧形成氧化物半导体；去除第二绝缘体；以及在第一绝缘体与第三绝缘体之间形成导电体，并且第四绝缘体通过多次的如下循环形成，该循环包括：对配置有衬底的处理室供应包含硅的气体及氧化性气体的第一步骤；停止对处理室供应包含硅的气体的第二步骤；以及在处理室内生成包含氧化性气体的等离子体的第三步骤。

Description

存储装置及其制造方法
技术领域
本发明的一个方式涉及一种半导体装置及其制造方法。
此外，本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。因此，晶体管或二极管等半导体元件和包括半导体元件的电路是半导体装置。此外，显示装置、发光装置、照明装置、电光装置、存储装置、摄像装置、通信装置及电子设备等有时包括半导体元件或半导体电路。此外，显示装置、发光装置、照明装置、电光装置、存储装置、摄像装置、通信装置及电子设备等也有时被称为半导体装置。
背景技术
近年来，随着使用数据量的增大，需要具有更大的存储容量的半导体装置。为了增加每单位面积的存储容量，有效的是层叠形成存储单元(参照专利文献1及专利文献2)。通过层叠设置存储单元，可以与存储单元的层叠数相应地增加每单位面积的存储容量。专利文献3及专利文献4公开了一种使用氧化物半导体的存储装置。专利文献5公开了作为电荷存储层使用氧化物半导体的半导体存储器。
此外，非专利文献1公开了作为结晶性氧化物半导体的CAAC-IGZO。此外，还公开了CAAC-IGZO的生长机理等。
[先行技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2011/0065270A1公报
[专利文献2]美国专利第9634097B2公报
[专利文献3]日本专利申请公开第2018-207038号公报
[专利文献4]日本专利申请公开第2019-8862号公报
[专利文献5]日本专利申请公开第2018-157205号公报
[非专利文献]
[非专利文献1]Noboru Kimizuka and Shunpei Yamazaki，“PHYSICS ANDTECHNOLOGY OF CRYSTALLINE OXIDE SEMICONDUCTOR CAAC-IGZO”FUNDAMENTALS(美国),Wiley-SID Series in Display Technology，2017，p.94-97
发明内容
发明所要解决的技术问题
在专利文献1及专利文献2中，层叠有多个存储元件(也称为存储单元)，它们串联连接来构成三维结构的存储单元阵列(也称为存储器串(memory string))。
在专利文献1中，形成为柱状的半导体与包括电荷积蓄层的绝缘体接触。在专利文献2中，形成为柱状的半导体与被用作隧穿介质的绝缘体接触。在专利文献1及专利文献2的双方中，通过绝缘体抽出和注入电荷，来对存储单元写入信息。在此情况下，在半导体与绝缘体接触的界面处有时形成陷阱中心。陷阱中心有时俘获电子，使得晶体管的阈值电压变动。此外，有时通过抽出和注入电荷，绝缘体内部，以及半导体与绝缘体接触的界面中的一个或两个劣化，使得储存在电荷积蓄层中的电荷泄漏而消失。因此有可能给存储装置的可靠性带来负面影响。
鉴于此，本发明的一个方式的目的之一是提供一种抑制形成在与半导体之间的界面处的陷阱中心的绝缘体及其形成方法。此外，本发明的一个方式的目的之一是提供一种在对存储单元写入信息时不经绝缘体也可以抽出和注入电荷的存储装置及其形成方法。
本发明的一个方式的目的之一是提供一种可靠性高的存储装置。此外，本发明的一个方式的目的之一是提供一种存储容量大的存储装置。此外，本发明的一个方式的目的之一是提供一种占有面积小的存储装置。此外，本发明的一个方式的目的之一是提供一种制造成本低的存储装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种制造成本低的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。此外，上述以外的目的可明显从说明书、附图及权利要求书等的记载看出，且可以从说明书、附图及权利要求书等的记载中抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种存储装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成第二绝缘体；在第二绝缘体上形成第三绝缘体；形成贯穿第一绝缘体、第二绝缘体以及第三绝缘体的开口；在开口中形成覆盖第一绝缘体的侧面、第二绝缘体的侧面以及第三绝缘体的侧面的第四绝缘体；形成与第四绝缘体相邻的氧化物半导体；去除第二绝缘体；以及在第一绝缘体与第三绝缘体之间形成导电体，并且第四绝缘体通过多次的如下循环形成，该循环包括：对配置有衬底的处理室供应包含硅的气体及氧化性气体的第一步骤；停止对处理室供应包含硅的气体的第二步骤；以及在处理室内生成包含氧化性气体的等离子体的第三步骤。
在上述存储装置的制造方法中，优选的是，包含硅的气体为SiH4。
在上述存储装置的制造方法中，优选的是，氧化性气体为N2O。
在上述第一步骤中，优选的是，对处理室供应He。
在上述存储装置的制造方法中，优选的是，氧化物半导体包含铟、元素M(元素M为选自铝、镓、钇、锡以及钛中的一种或多种)以及锌。
在上述存储装置的制造方法中，优选的是，氧化物半导体具有结晶性。
在上述存储装置的制造方法中，优选的是，在开口中包括氧化物半导体的c轴在导电体侧面的法线方向上取向的区域。
在上述存储装置的制造方法中，优选的是，第四绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域。
在上述存储装置的制造方法中，优选的是，第四绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
本发明的一个方式是一种存储装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成第一导电体；在第一导电体上形成第二绝缘体；在第二绝缘体上形成第三绝缘体；在第三绝缘体上形成第四绝缘体；形成贯穿第一绝缘体、第一导电体、第二绝缘体、第三绝缘体以及第四绝缘体的开口；在开口中形成覆盖第一绝缘体的侧面、第一导电体的侧面、第二绝缘体的侧面、第三绝缘体的侧面以及第四绝缘体的侧面的第五绝缘体；形成与第五绝缘体相邻的氧化物半导体；去除第三绝缘体；以及在第二绝缘体与第四绝缘体之间形成第二导电体，并且第五绝缘体通过多次的如下循环形成，该循环包括：对配置有衬底的处理室供应包含硅的气体及氧化性气体的第一步骤；停止对处理室供应包含硅的气体的第二步骤；以及在处理室内生成包含氧化性气体的等离子体的第三步骤。
在上述存储装置的制造方法中，优选的是，包含硅的气体为SiH4。
在上述存储装置的制造方法中，优选的是，氧化性气体为N2O。
在上述第一步骤中，优选的是，对处理室供应He。
在上述存储装置的制造方法中，优选的是，氧化物半导体包含铟、元素M(元素M为选自铝、镓、钇、锡以及钛中的一种或多种)以及锌。
在上述存储装置的制造方法中，优选的是，氧化物半导体具有结晶性。
在上述存储装置的制造方法中，优选的是，在开口中包括氧化物半导体的c轴在第一导电体及第二导电体中的至少一个的侧面的法线方向上取向的区域。
在上述存储装置的制造方法中，优选的是，第五绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域。
在上述存储装置的制造方法中，优选的是，第五绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
本发明的一个方式是一种存储装置，包括：具有第一开口的第一绝缘体；第一绝缘体上的具有第二开口的导电体；导电体上的具有第三开口的第二绝缘体；位于第一开口的侧面、第二开口的侧面以及第三开口的侧面的第三绝缘体；以及隔着第三绝缘体设置在第一开口的侧面、第二开口的侧面以及第三开口的侧面的氧化物半导体，第三绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域，并且第三绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
在上述存储装置中，优选的是，氧化物半导体包含铟、元素M(元素M为选自铝、镓、钇、锡以及钛中的一种或多种)以及锌。
在上述存储装置中，优选的是，第三绝缘体具有铟浓度为1.0×1019atoms/cm3以下的区域。
在上述存储装置中，优选的是，氧化物半导体具有结晶性。
在上述存储装置中，优选的是，在第二开口中包括氧化物半导体的c轴在导电体的侧面的法线方向上取向的区域。
在上述存储装置中，优选的是，第二开口的径大于第一开口的径及第三开口的径。
在上述存储装置中，优选的是，第二开口的径小于第一开口的径及第三开口的径。
发明效果
在层叠多个存储元件而制造的该多个存储元件串联连接的三维结构的存储单元阵列中，总步骤个数可以少于所层叠的存储元件个数与一个存储元件的制造步骤个数之积，所以这是优选的。也就是说，上述存储单元阵列的制造步骤个数不与所层叠的存储元件个数成比例。例如，在对比包括4层存储元件的存储单元阵列A的制造步骤个数与包括32层存储元件的存储单元阵列B的制造步骤个数的情况下，虽然存储单元阵列B的存储元件的叠层个数为8倍，但是存储单元阵列B的制造步骤数可以大幅度少于存储单元阵列A的制造步骤个数的8倍。
根据本发明的一个方式可以提供一种可靠性高的存储装置。此外，根据本发明的一个方式可以提供一种存储容量大的存储装置。此外，根据本发明的一个方式可以提供一种占有面积小的存储装置。此外，根据本发明的一个方式可以提供一种制造成本低的存储装置。此外，根据本发明的一个方式可以提供一种可靠性高的半导体装置。此外，根据本发明的一个方式可以提供一种制造成本低的半导体装置。此外，根据本发明的一个方式可以提供一种新颖半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，上述以外的效果可明显从说明书、附图及权利要求书等的记载看出，且可以从说明书、附图及权利要求书等的记载中抽出上述以外的效果。
附图简要说明
图1是存储装置的立体图。
图2是存储装置的截面图。
图3是存储器串的截面图。
图4A及4B是存储器串的截面图。
图5A及5B是存储元件的截面图。
图6A及6B是存储元件的截面图。
图7是说明根据本发明的一个方式的半导体装置的制造步骤的流程图。
图8A及8B是说明根据本发明的一个方式的半导体装置的制造步骤的沉积序列图。
图9A是说明IGZO的结晶结构的分类的图。图9B是说明CAAC-IGZO膜的XRD谱的图。图9C是说明CAAC-IGZO膜的纳米束电子衍射图案的图。
图10是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图11是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图12是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图13是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图14是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图15是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图16是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图17是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图18是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图19是说明根据本发明的一个方式的半导体装置的制造步骤的截面图。
图20A是说明根据本发明的一个方式的沉积设备的俯视图。图20B是说明根据本发明的一个方式的沉积设备的截面图。
图21A至图21C是说明根据本发明的一个方式的沉积设备的截面图。
图22是说明根据本发明的一个方式的微波处理设备的俯视图。
图23是说明根据本发明的一个方式的微波处理设备的截面图。
图24是说明根据本发明的一个方式的微波处理设备的截面图。
图25是说明根据本发明的一个方式的微波处理设备的截面图。
图26是说明存储器串的电路结构例子的图。
图27是说明存储器串的电路结构例子的图。
图28是说明存储器串的电路结构例子的图。
图29是说明存储器串的电路结构例子的图。
图30是说明存储器串的电路结构例子的图。
图31是说明存储器串的写入工作例子的时序图。
图32A及32B是说明存储器串的写入工作例子的电路图。
图33A及33B是说明存储器串的写入工作例子的电路图。
图34A及34B是说明存储器串的写入工作例子的电路图。
图35A及35B是说明存储器串的写入工作例子的电路图。
图36A及36B是说明存储器串的写入工作例子的电路图。
图37A及37B是说明存储器串的读出工作例子的时序图。
图38A及38B是说明存储器串的读出工作例子的电路图。
图39A及39B是说明存储器串的读出工作例子的电路图。
图40A及40B是说明晶体管的Id-Vg特性的图。
图41是说明存储器串的电路结构例子的图。
图42是说明存储器串的电路结构例子的图。
图43是说明存储器串的电路结构例子的图。
图44是说明半导体装置的结构例子的方框图。
图45A至图45C是说明半导体装置的结构例子的立体图。
图46是说明根据本发明的一个方式的半导体装置的截面图。
图47A是说明计算机的结构例子的立体图，图47B是说明单片(monolithic)IC的立体图。
图48A及图48B分别是说明计算机、单片IC的存储器层次的图。
图49A是半导体装置的示意图。图49B是半导体装置的立体图。
图50A至图50E是用来说明存储装置的一个例子的图。
图51A至图51G是用来说明电子设备的一个例子的图。
实施发明的方式
参照附图对实施方式进行详细说明。注意，本发明不局限于下面说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。注意，在下面所说明的发明的结构中，在不同的附图中共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略其重复说明。
此外，为了便于理解，有时在附图等中示出的各构成要素的位置、大小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。例如，在实际的制造工序中，有时由于蚀刻等处理而抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。
此外，在附图等中，为了容易理解说明，有时省略构成要素的一部分。
此外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。此外，例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
此外，在本说明书等中，电路中的“端子”是指进行电流的输入或输出、电压的输入或输出或者信号的接收或发送的部分。因此，布线或电极的一部分有时被用作端子。
此外，在本说明书等中，“上”或“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，“重叠”等词语不限定构成要素的叠层顺序等的状态。例如，“与绝缘层A重叠的电极B”不局限于“在绝缘层A上形成有电极B”的状态，还包括“在绝缘层A下形成有电极B”的状态或“在绝缘层A的右侧(或左侧)形成有电极B”的状态。
在本说明书等中，“相邻”或“接近”等词语不限定构成要素直接接触的状态。例如，如果是“与绝缘层A相邻的电极B”的表述，则不一定必须是绝缘层A与电极B直接接触而形成的情况，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，由于“源极”及“漏极”的功能例如在采用不同极性的晶体管时或在电路工作中电流的方向变化时等，根据工作条件等而相互调换，因此很难限定哪个是“源极”哪个是“漏极”。因此，在本说明书中，可以将“源极”和“漏极”互相调换地使用。
在本说明书等中，“电连接”包括直接连接的情况及通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。
此外，在本说明书等中，“平行”例如是指在-10°以上且10°以下的角度的范围中配置两条直线的状态。因此，也包括角度为-5°以上且5°以下的情况。此外，“垂直”或“正交”例如是指在80°以上且100°以下的角度的范围中配置两条直线的状态。因此，也包括该角度为85°以上且95°以下的状态。
此外，在本说明书等中，除非特别叙述，关于计数值或计量值或者关于能够换算成计数值或计量值的对象、方法以及现象等在提到“同一”、“相同”、“相等”或“均匀”等的情况下，包括±20％的误差。
此外，电压多指某个电位与基准电位(例如，接地电位或源电位等)之间的电位差。因此，有时也可以互换“电压”与“电位”的称谓。在本说明书等中，除非特别叙述，电压和电位是可以互换的。
注意，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。因此，也可以使用“绝缘体”代替“半导体”。此时，“半导体”和“绝缘体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“绝缘体”。
注意，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。因此，也可以使用“导电体”代替“半导体”。此时，“半导体”和“导电体”的境界模糊，因此难以精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。
注意，本说明书等中的“第一”、“第二”等序数词是为了避免构成要素的混淆而附加的，其并不表示工序顺序或者层叠顺序等某种顺序或次序。注意，关于本说明书等中不附加有序数词的术语，为了避免构成要素的混淆，在权利要求书中有时对该术语附加序数词。注意，关于本说明书等中附加有序数词的术语，在权利要求书中有时对该术语附加不同的序数词。注意，关于本说明书等中附加有序数词的术语，在权利要求书等中有时省略其序数词。
注意，在本说明书等中，晶体管的“开启状态”是指晶体管的源极和漏极电短路的状态(还称为“导通状态”)。此外，晶体管的“关闭状态”是指晶体管的源极和漏极电断开的状态(还称为“非导通状态”)。
此外，在本说明书等中，“通态电流”有时是指当晶体管处于开启状态时流过源极和漏极之间的电流。此外，“关态电流(off-state current)”有时是指在晶体管处于关闭状态时流过源极和漏极之间的电流。
此外，在本说明书等中，高电源电位VDD(以下，简单地称为“VDD”、“H电位”或“H”)是指高于低电源电位VSS(以下，简单地称为“VSS”、“L电位”或“L”)的电位的电源电位。此外，VSS是指低于VDD的电位的电源电位。此外，也可以将接地电位(以下，简单地称为“GND”或“GND电位”)用作VDD或VSS。例如，在VDD是接地电位时，VSS是低于接地电位的电位，在VSS是接地电位时，VDD是高于接地电位的电位。
此外，除非特别叙述，本说明书等所示的晶体管为增强型(常关闭型)的n沟道型场效应晶体管。由此，其阈值电压(也称为“Vth”)大于0V。此外，除非特别叙述，有时“向晶体管的栅极供应H电位”与“使晶体管处于开启状态”同义。此外，除非特别叙述，有时“向晶体管的栅极供应L电位”与“使晶体管处于关闭状态”同义。
此外，在本说明书等中，栅极是指栅电极及栅极布线的一部分或全部。栅极布线是指用来电连接至少一个晶体管的栅电极与其他电极或其他布线的布线。
此外，在本说明书等中，源极是指源区域、源电极及源极布线的一部分或全部。源区域是指半导体层中的电阻率为一定值以下的区域。源电极是指导电层中的连接到源区域的部分。源极布线是指用来电连接至少一个晶体管的源电极与其他电极或其他布线的布线。
此外，在本说明书等中，漏极是指漏区域、漏电极及漏极布线的一部分或全部。漏区域是指半导体层中的电阻率为一定值以下的区域。漏电极是指导电层中的连接到漏区域的部分。漏极布线是指用来电连接至少一个晶体管的漏电极与其他电极或其他布线的布线。
在附图等中，为了容易理解布线及电极等的电位，有时在与布线及电极等相邻的位置附上表示H电位的“H”或者表示L电位的“L”。此外，有时对发生电位变化的布线及电极以带框的形式附上“H”或“L”。此外，在晶体管处于关闭状态下，有时在该晶体管上重叠地附上符号“×”。
此外，一般而言，“电容器”具有两个电极隔着绝缘体(电介质)彼此相对的结构。本说明书等包括“电容元件”为上述“电容器”的情况。换言之，本说明书等包括“电容元件”具有两个电极隔着绝缘体彼此相对的结构的情况、“电容元件”具有两个布线隔着绝缘体彼此相对的结构的情况或者“电容元件”具有两个布线隔着绝缘体配置的结构的情况。
此外，在本说明书等中，在使用同一符号表示多个构成要素时，尤其在需要区分它们时，有时对符号附加“_1”、“_2”、“[n]”、“[m，n]”等用于识别的符号。例如，有时将第二导电体WWL记载为导电体WWL[2]。
(实施方式1)
图1示出本发明的一个方式的存储装置100的立体图。存储装置100是具有三维叠层结构的存储装置。图2是在图1中用点划线示出的部分A1-A2、导电体SEL与布线的连接部的截面图。注意，有时在图1等中附上表示X方向、Y方向以及Z方向的箭头。X方向、Y方向以及Z方向是彼此正交的方向。在本说明书等中，有时将X方向、Y方向或Z方向称为“第一方向”。此外，有时将其他一个称为“第二方向”。此外，有时将剩下的一个称为“第三方向”。此外，在本实施方式等中，将后述导电体130延伸的方向设定为Z方向。
图2示出X-Z平面上的截面。注意，如上所述，为了容易理解说明，在图1及图2等中有时省略部分构成要素。
<存储装置的结构例子>
根据本发明的一个方式的存储装置100包括存储单元阵列110。存储单元阵列110包括多个存储器串120。存储器串120在Z方向上延伸，在XY平面上配置为矩阵状。
图3示出根据本发明的一个方式的存储器串120的截面结构例子。存储器串120具有多个存储元件MC(也称为“存储单元”)串联连接的结构。在本实施方式中，示出五个存储元件MC串联连接的情况，但是存储器串120所包括的存储元件MC的数量不局限于五个。当存储器串120所包括的存储元件MC的数量为n时，n为2以上的整数即可。
此外，存储器串120包括多个导电体WWL、多个导电体RWL、导电体SG以及导电体SEL。隔着绝缘体123交替层叠有多个导电体WWL和多个导电体RWL。导电体SG设置在多个导电体WWL及多个导电体RWL的下层。导电体SEL设置在多个导电体WWL及多个导电体RWL的上层。
在图3中，将五个存储元件MC记为存储元件MC[1]至存储元件MC[5]。注意，当说明存储元件MC[1]至存储元件MC[5]间共同的内容时，简单地记为“存储元件MC”。导电体WWL、导电体RWL及绝缘体123等其他构成要素也同样。
存储器串120包括与存储元件MC[1]连接的晶体管STr1以及与存储元件MC[5]连接的晶体管STr2。
导电体WWL、导电体RWL、导电体SG以及导电体SEL超过存储单元阵列110而延伸。此外，导电体WWL、导电体RWL、导电体SG以及导电体SEL在存储单元阵列110的外侧层叠为阶梯状(参照图1及图2)。
图4A示出从Z方向看在图3中用点划线示出的部分B1-B2时的截面。图4B示出从Z方向看在图3中用点划线示出的部分C1-C2时的截面。图5A示出在图3中用双点划线示出的区域105的放大图。图5A相当于存储元件MC的截面图。
存储器串120在基体121上包括导电体122。作为基体121例如使用绝缘体即可。此外，在导电体122上包括绝缘体123[1]、导电体SG、绝缘体123[2]、导电体RWL[1]、绝缘体123[3]、导电体WWL[1]、绝缘体123[4]、导电体RWL[2]、绝缘体123[5]、导电体WWL[2]、绝缘体123[6]、导电体RWL[3]、绝缘体123[7]、导电体WWL[3]、绝缘体123[8]、导电体RWL[4]、绝缘体123[9]、导电体WWL[4]、绝缘体123[10]、导电体RWL[5]、绝缘体123[11]、导电体WWL[5]、绝缘体123[12]以及导电体SEL(参照图3)。
此外，存储器串120具有去除绝缘体123[1]、导电体SG、绝缘体123[2]、导电体RWL[1]、绝缘体123[3]、导电体WWL[1]、绝缘体123[4]、导电体RWL[2]、绝缘体123[5]、导电体WWL[2]、绝缘体123[6]、导电体RWL[3]、绝缘体123[7]、导电体WWL[3]、绝缘体123[8]、导电体RWL[4]、绝缘体123[9]、导电体WWL[4]、绝缘体123[10]、导电体RWL[5]、绝缘体123[11]、导电体WWL[5]、绝缘体123[12]以及导电体SEL各自的一部分而得的开口141。
开口141在Z方向上延伸且到达导电体122。此外，在开口141中，重叠于导电体RWL的区域142之径比重叠于导电体WWL的区域143之径大。因此，开口141的侧面具有凹凸形状。
此外，沿着开口141的侧面设置有绝缘体124及半导体125。此外，在开口141中，在与导电体RWL重叠的区域中，导电体128设置在绝缘体124与半导体125之间。半导体125具有隔着绝缘体124与开口141的侧面重叠的区域。
此外，存储器串120包括在Z方向上延伸的导电体130。导电体130设置在开口141的中心或中心附近。此外，导电体130的与开口141的侧面重叠的区域中设置有绝缘体129、半导体127及绝缘体126。半导体127具有隔着绝缘体129与导电体130的侧面重叠的区域。绝缘体126具有隔着绝缘体129及半导体127与导电体130的侧面重叠的区域。此外，在开口141的底部，半导体125及半导体127具有与导电体122电连接的区域。此外，在开口141的底部，导电体130具有隔着绝缘体129及半导体127与导电体122重叠的区域。
导电体WWL和导电体130之间从导电体WWL一侧依次设置有绝缘体181、绝缘体124、半导体125、绝缘体126、半导体127及绝缘体129(参照图4A)。导电体RWL和导电体130之间从导电体RWL一侧依次设置有绝缘体124、导电体128、半导体125、绝缘体126、半导体127及绝缘体129(参照图4B)。
存储元件MC包括晶体管WTr及晶体管RTr(参照图5A)。导电体WWL和导电体130重叠的区域起到晶体管WTr的作用。导电体WWL被用作晶体管WTr的栅电极，导电体130被用作晶体管WTr的背栅电极。此外，半导体125的一部分被用作形成晶体管WTr的沟道的半导体层。形成晶体管WTr的沟道的半导体层隔着绝缘体124的一部分与栅电极(导电体WWL)重叠。注意，在本实施方式等中，示出导电体WWL的一部分被用作栅电极的例子，但是也可以分别独立地设置栅电极和导电体WWL，并电连接它们。
导电体128、导电体RWL以及导电体130重叠的区域起到晶体管RTr的作用。导电体RWL被用作晶体管RTr的栅电极。此外，导电体130被用作晶体管RTr的背栅电极。半导体127的一部分被用作形成晶体管RTr的沟道的半导体层。形成晶体管RTr的沟道的半导体层隔着绝缘体126、半导体125、导电体128及绝缘体124各自的一部分与栅电极(导电体RWL)重叠。形成晶体管RTr的沟道的半导体层隔着绝缘体129的一部分与背栅电极(导电体130)重叠。
晶体管STr1包括导电体SG、半导体125以及半导体127。此外，晶体管STr2包括导电体SEL、半导体125以及半导体127。
在此，说明背栅极。栅极和背栅极以隔着半导体层的沟道形成区域重叠的方式配置。背栅极可以起到与栅极同样的作用。此外，通过改变背栅极的电位，可以改变晶体管的阈值电压。有时将栅极和背栅极中的一个称为“第一栅极”，另一个称为“第二栅极”。
由于栅极和背栅极由导电层或其电阻率小的半导体层等形成，因此具有防止在晶体管的外部产生的电场影响到形成沟道的半导体层的功能(尤其是对静电的静电遮蔽功能)。即，可以防止由于静电等外部的电场的影响而使晶体管的电特性变动。
此外，通过控制背栅极的电位可以控制晶体管的阈值电压。背栅极的电位可以与栅极相等，也可以是接地电位(GND电位)或任意电位。
作为形成晶体管WTr及晶体管RTr的沟道的半导体层，可以组合使用单晶半导体、多晶半导体、微晶半导体及非晶半导体等中的一个或多个。作为半导体材料，例如可以使用硅或锗等。此外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等化合物半导体。晶体管STr1及晶体管STr2也同样。
用于晶体管的半导体层也可以采用叠层结构。当半导体层采用叠层结构时，可以使用具有不同结晶状态的半导体，也可以使用不同半导体材料。
用于晶体管WTr、晶体管RTr、晶体管STr1及晶体管STr2的半导体层优选为包含金属氧化物的氧化物半导体。与在半导体层中使用非晶硅的晶体管相比，在半导体层中使用金属氧化物的晶体管可以得到更高的场效应迁移率。此外，在半导体层中使用多晶硅的晶体管中，半导体层中有可能生成晶界。晶界中载流子被俘获，导致晶体管的通态电流的下降、场效应迁移率的下降等的可能性很高。另一方面，在是氧化物半导体的情况下，可以实现确认不到明确的晶界的结晶结构或晶界极少的结晶结构，对此后面进行详细说明。当在半导体层中使用这样的氧化物半导体时，可以实现一种具有大通态电流及高场效应迁移率等良好的电特性的晶体管，所以是优选的。
在本实施方式中，作为氧化物半导体，使用In:Ga:Zn＝1:3:4[原子个数比]或近似组成的氧化物、In:Ga:Zn＝4:2:3[原子个数比]或近似组成的氧化物、In:Ga:Zn＝1:1:1[原子个数比]或近似组成的氧化物或者In:Ga:Zn＝1:1:0.5[原子个数比]或近似组成的氧化物。
此外，氧化物半导体，尤其结晶性氧化物半导体的CAAC-IGZO具有如下特征结构：在垂直于被形成面的方向上c轴取向的几nm(例如，1至3nm)的纳米团簇彼此连结。因此，在延伸在Z方向上的开口中也可以形成确认不到明确的晶界的结晶结构。
尤其是，晶体管WTr优选为在被形成沟道的半导体层中使用金属氧化物之一的氧化物半导体的晶体管(也称为“OS晶体管”)。氧化物半导体的带隙为2eV以上，由此关态电流极小。通过使用OS晶体管作为晶体管WTr，可以长期储存写入在后述的节点ND中的电荷。在使用OS晶体管作为构成存储元件MC的晶体管的情况下，存储元件MC可以被称为“OS存储器”。此外，包括该存储元件MC的存储器串120也可以被称为“OS存储器”。此外，存储装置100也可以被称为“OS存储器”。
OS存储器即使停止电力供给也可以在1年以上，甚至为10年以上的期间储存被写入的信息。由此，可以将OS存储器看作非易失性存储器。
此外，因为写入到OS存储器的电荷量长期几乎不变，所以OS存储器不局限于二值(1位)而可以储存多值(多位)的信息。
此外，OS存储器采用将电荷通过晶体管写入到节点的方式，由此不需要现有的快闪存储器所需的高电压，可以实现高速写入工作。此外，OS存储器还不需要快闪存储器所需的数据改写之前的删除工作。此外，也不进行对浮动栅极或电荷俘获层的电荷注入以及从浮动栅极或电荷俘获层的电荷抽出，因此OS存储器在实质上可以无限地进行数据的写入及读出。与现有的快闪存储器相比，OS存储器的劣化更少且可以得到更高的可靠性。
在此，本发明的一个方式的OS存储器所包括的绝缘体124、绝缘体126、绝缘体129是氮或碳的浓度充分降低的绝缘体，并抑制在与相邻的半导体125或半导体127之间的界面生成陷阱中心。由此，可以抑制阈值电压的变动，从而可以提供可靠性优良的存储装置。在本发明的一个方式的OS存储器为浮动栅极型或电荷俘获型存储元件的情况下，也可以得到同样的效果。通过使用上述绝缘体作为与半导体127相邻的绝缘体126及绝缘体129，可以抑制在半导体127与绝缘体126之间的界面及半导体127与绝缘体129之间的界面生成陷阱中心，就此将在后面详细叙述。
利用SIMS分析测得的绝缘体124、绝缘体126以及绝缘体129的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，该绝缘体包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上且2×1020atoms/cm3以下。
此外，绝缘体124、绝缘体126以及绝缘体129的In浓度优选尽量降低。该绝缘体中的金属In俘获负电荷，有可能给晶体管特性及其不均匀性带来影响，如晶体管的阈值电压向正方向漂移、S值增大等。例如，在晶体管的阈值电压向正方向漂移并具有常关闭特性的情况下，该晶体管需要更高的驱动电压，难以进行低电压驱动。在此情况下，该晶体管及包括该晶体管的电子设备功耗增大。
于是，包含在该绝缘体中的In浓度为1.0×1019atoms/cm3以下，优选为1.0×1018atoms/cm3以下，更优选为1.0×1017atoms/cm3以下。
此外，在绝缘体124、绝缘体126以及绝缘体129与半导体125及半导体127中的一个或两个接触的情况下，有时上述绝缘体中的碳浓度、氮浓度以及In浓度是指离与半导体125或半导体127之间的界面有1nm以上的区域的浓度。
此外，OS存储器不像磁电阻随机存储器(MRAM)或可变电阻式存储器(ReRAM)那样在改写时发生原子级的结构变化。因此，OS存储器具有比磁电阻随机存储器及可变电阻式存储器高的改写耐性。
此外，即使在高温环境下，OS晶体管的关态电流也几乎不增加。具体而言，即使在室温以上且200℃以下的环境温度下，关态电流也几乎不增加。此外，即使在高温环境下，通态电流也不容易下降。包括OS存储器的存储装置即使在高温环境下也稳定地工作并具有高可靠性。此外，OS晶体管的源极与漏极间的绝缘耐压高。通过将OS晶体管用作构成半导体装置的晶体管，可以实现即使在高温环境下也稳定地工作并具有高可靠性的半导体装置。
半导体127优选为n型半导体。此外，半导体125的与导电体WWL重叠的区域优选为i型或实质上i型的半导体。此时，晶体管WTr为增强型(常关闭型)晶体管，晶体管RTr为耗尽型(常开启型)晶体管。
半导体125和半导体127既可以包含相同材料，又可以包含不同材料。例如，半导体125和半导体127也可以是氧化物半导体。此外，半导体125及半导体127也可以是包含硅的半导体。此外，也可以作为半导体125采用氧化物半导体且作为半导体127采用包含硅的半导体。此外，也可以作为半导体125采用包含硅的半导体且作为半导体127采用氧化物半导体。
图4A相当于晶体管WTr的中心或中心附近的X-Y平面，图4B相当于晶体管RTr的中心或中心附近的X-Y平面。在图4A及图4B中，在导电体130的截面形状为圆形的情况下，绝缘体129在导电体130的外侧呈同心圆设置，半导体127在绝缘体129的外侧呈同心圆设置，绝缘体126在半导体127的外侧呈同心圆设置，半导体125在绝缘体126的外侧呈同心圆设置，绝缘体124在半导体125的外侧呈同心圆设置。此外，导电体128在半导体125和绝缘体124之间呈同心圆设置。
此外，导电体130的截面形状不局限于圆形。导电体130的截面形状也可以为矩形。此外，导电体130的截面形状也可以为三角形。
以上示出存储元件MC包括半导体125及半导体127两层的例子，但是本发明不局限于此。图5B示出存储元件MC包括半导体127及被用作浮动栅极的导电体128的例子。
导电体WL与导电体130重叠的区域被用作存储元件MC。导电体WL被用作存储元件MC的控制栅电极，导电体130被用作存储元件MC的背栅电极。此外，半导体127的一部分被用作形成存储元件MC的沟道的半导体层。形成存储元件MC的沟道的半导体层隔着绝缘体124的一部分与导电体WL重叠。此外，在形成存储元件MC的沟道的半导体层与导电体WL之间设置导电体128，在导电体WL与导电体128之间设置绝缘体124，并且在导电体128与形成存储元件MC的沟道的半导体层之间设置被用作隧穿绝缘膜的绝缘体126。
导电体128相对于绝缘体123具有凹部。在该凹部内隔着绝缘体124设置导电体128。
此外，如图6A所示，也可以设置被用作电荷积蓄层的绝缘体133代替被用作浮动栅极的导电体128。
导电体WL与导电体130重叠的区域被用作存储元件MC。导电体WL被用作存储元件MC的控制栅电极，导电体130被用作存储元件MC的背栅电极。此外，半导体127的一部分被用作形成存储元件MC的沟道的半导体层。形成存储元件MC的沟道的半导体层隔着绝缘体124的一部分与导电体WL重叠。此外，在形成存储元件MC的沟道的半导体层与导电体WL之间设置绝缘体133的一部分，其被用作电荷积蓄层。此外，在导电体WL与绝缘体133之间设置绝缘体124，并且在绝缘体133与形成存储元件MC的沟道的半导体层之间设置被用作隧穿绝缘膜的绝缘体126。
被用作电荷积蓄层的绝缘体133优选为包含氮化硅的绝缘体。
此外，如图6B所示，也可以以与位于在Z轴方向上相邻的存储元件MC之间的半导体127接触的方式设置导电体128。
绝缘体123相对于导电体128具有凹部。在该凹部内设置与半导体127接触的导电体128。优选设置导电体128，由此在Z轴方向上相邻的存储元件MC的沟道之间的电阻得到降低。
在图5B、图6A以及图6B所示的存储元件MC中，因为共同使用导电体WL进行写入或读出，所以不需要导电体WWL及导电体RWL。此外，作为导电体WL，可以使用可以用于导电体WWL或导电体RWL的材料，也可以使用与导电体WWL或导电体RWL同样的形成方法。此外，可以使用已知的方法进行写入工作、读出工作、删除工作。
如上所述，与半导体127接触的绝缘体124及绝缘体126中的氮或碳的浓度充分降低，从而可以抑制在该绝缘体与半导体127之间的界面生成陷阱中心。由此，可以抑制阈值电压的变动，从而可以提供可靠性优良的存储装置。
可以将存储器串120称为存储装置，也可以将存储元件MC称为存储装置。
为了形成如绝缘体124、绝缘体126以及绝缘体129等氮或碳等杂质得到降低的绝缘体，优选使用包含硅的气体401(前驱物)及氧化性气体402(反应物)通过ALD(AtomicLayer Deposition：原子层沉积)法形成绝缘体。此外，也可以对氧化性气体402添加氦、氖、氩、氪、氙等稀有气体。
ALD法有只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用受到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。
此外，ALD法可以利用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。在PEALD法中，通过利用等离子体可以在更低温下进行形成，所以有时是优选的。ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析(SIMS：Secondary Ion Mass Spectrometry)或X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)测量。
在本实施方式中，利用PEALD法。此外，作为包含硅且不包含烃的气体，可以使用SiH4、Si2H6、SiF4、SiCl4、SiBr4、SiH2Cl2、SiH2I2等。此外，作为氧化性气体402，可以使用O2、O3、N2O、NO2、H2O等。在本实施方式中，作为包含硅且不包含烃的气体401，使用SiH4，作为氧化性气体402，使用N2O。
图7示出作为包含硅的气体401使用SiH4且作为氧化性气体402使用N2O，利用PEALD法形成可以用于绝缘体124、绝缘体126以及绝缘体129等的绝缘体的工序流程，而图8A示出其沉积序列。
首先，向反应室内导入SiH4及N2O，使反应室内的压力保持为恒定(步骤S01)。在此，也可以将氦、氖、氩、氪、氙等稀有气体导入反应室内。SiH4与N2O的流量比在将SiH4流量设定为为1时N2O为10以上且3000以下，优选为10以上且800以下，更优选为50以上且400以下。此外，反应室内的压力为200Pa以上且1200Pa以下，优选为400Pa以上且1000Pa以下，更优选为600Pa以上且800Pa以下。此外，衬底温度为100℃以上且500℃以下，优选为200℃以上且400℃以下。此外，也可以不对衬底进行加热，而可以在室温下沉积。
接着，停止导入SiH4，继续导入N2O，对反应室中残留的SiH4进行吹扫(步骤S02)。
接着，对反应室供应高频电力403，由此产生N2O等离子体。高频频率为13.56MHz以上且60MHz以下。通过N2O等离子体在步骤S01中使附着于衬底上的SiHx氧化，可以形成一分子层左右的氧化硅(步骤S03)。注意，有时在该氧化硅中包含由N2O等离子体注入的氮。此外，有时将包含氮的氧化硅称为氧氮化硅。
接着，停止供应高频电力403(步骤S04)。
以上述步骤S01至步骤S04为1次循环，判断循环次数是否达到预定值(步骤S05)，当未达到预定值时，转到步骤S01。当达到预定值时，结束处理。通过直到达到预定的循环次数为止反复进行上述循环以得到所希望的厚度，形成绝缘体。此外，如图8B所示，在步骤S02中，也可以插入如下抽空的步骤：停止SiH4及N2O的导入并排出反应室中残留的SiH4及N2O。此时，可以同时停止SiH4的导入及N2O的导入或者在停止SiH4的导入之后停止N2O的导入。此外，优选在步骤S03的开始之前再次开始N2O的导入。
如上所述那样沉积的将成为绝缘体124、绝缘体126以及绝缘体129等的氧化硅与利用PECVD(等离子体增强CVD)法使用SiH4及N2O形成的氧化硅相比可以形成氢浓度及碳浓度得到降低的良好的绝缘体。
使用SiH4及N2O的PECVD法由于在导入SiH4及N2O的状态下施加高频电力产生等离子体，所以SiH4在等离子体中被分解而产生大量的氢自由基，氢有可能混入氧化硅中。此外，由于绝缘体124、绝缘体126以及绝缘体129与半导体125及半导体127中的一个或两个接触，所以因氢自由基的还原反应导致半导体125或半导体127中的氧被抽出而形成VOH时，半导体125或半导体127中的氢浓度有可能增高。
另一方面，在本发明的一个方式的使用SiH4及N2O的PEALD法中，上述步骤01的SiH4及N2O的导入中不施加高频电力，在步骤02中对残留的SiH4进行吹扫，然后在步骤03中只导入N2O，施加高频电力产生等离子体，由此可以抑制氢自由基的产生。因此，可以抑制氢混入氧化硅、半导体125或半导体127中。此外，在使用SiH4及N2O的PEALD法中，作为前驱物使用SiH4，由于不使用包含碳等杂质的前驱物，例如不使用包含CH基的有机前驱物，所以可以抑制碳等杂质、烃等混入氧化硅中。这样形成的氧化硅由于杂质浓度得到降低并是更致密的膜，所以可以防止In从半导体125或半导体127扩散到氧化硅。
利用SIMS分析测得的该氧化硅中的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，该氧化硅中包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上且2×1020atoms/cm3以下。
如上所述，通过使用本发明的一个方式的包含硅且不包含烃的气体(前驱物)及氧化性气体(反应物)，利用PEALD法沉积将成为绝缘体124、绝缘体126以及绝缘体129等的氧化硅，可以实现具有良好的电特性及高可靠性的晶体管。
此外，将成为绝缘体124、绝缘体126以及绝缘体129等的氧化硅中的In浓度优选尽量降低。该氧化硅中的金属In俘获负电荷，有可能给晶体管特性及其不均匀性带来影响，如晶体管的阈值电压向正方向漂移、S值增大等。例如，在晶体管的阈值电压向正方向漂移并具有常关闭特性的情况下，该晶体管需要更高的驱动电压，难以进行低电压驱动。在此情况下，该晶体管及包括该晶体管的电子设备功耗增大。
于是，包含在该氧化硅中的In浓度优选为1.0×1019atoms/cm3以下，更优选为1.0×1018atoms/cm3以下，进一步优选为1.0×1017atoms/cm3以下。
[半导体装置的构成材料]
接着，说明可用于存储装置100的构成材料。
[衬底]
存储装置100可以设置在衬底上。作为衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。此外，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容元件、电阻元件、开关元件、发光元件、存储元件等。
[绝缘体]
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
在本说明书等中，“氧氮化物”是指作为主要成分的含氧量多于含氮量的材料。例如，“氧氮化硅”是指含氧量多于含氮量的包含硅、氮以及氧的材料。此外，在本说明书等中，“氮氧化物”是指作为主要成分的含氮量多于含氧量的材料。例如，“氮氧化铝”是指含氮量多于含氧量的包含铝、氮以及氧的材料。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕OS晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，在使用氧化物半导体作为半导体125及/或半导体127的情况下，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于半导体125及/或半导体127的结构，可以填补半导体125及/或半导体127所包含的氧空位。
此外，为了抑制被用作导电体WWL的导电体182及被用作导电体SEL的导电体183的氧化，优选设置绝缘体181。作为绝缘体181，优选使用具有氧阻挡性或氢阻挡性的上述材料。绝缘体181优选与导电体182及导电体183的底面、顶面以及侧面接触。
作为与半导体125及半导体127中的一个或两个接触的绝缘体124、绝缘体126以及绝缘体129，优选使用氮及碳等杂质减少的绝缘体。为了形成这种绝缘体，优选使用ALD法。尤其是，优选使用利用等离子体的PEALD法。
利用SIMS分析测得的绝缘体124、绝缘体126以及绝缘体129的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，绝缘体124、绝缘体126以及绝缘体129包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上且2×1020atoms/cm3以下。
此外，包含在绝缘体124、绝缘体126以及绝缘体129中的In浓度优选为1.0×1019atoms/cm3以下，更优选为1.0×1018atoms/cm3以下，进一步优选为1.0×1017atoms/cm3以下。
ALD法可以利用前驱物分子或前驱物中的原子的自调节性来沉积每一层的原子，从而具有能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜以及能够在低温下形成膜等的效果。此外，通过使用等离子体ALD法，可以在更低温下进行沉积，所以是优选的。另一方面，也可以使用通过热能量引起前驱物与反应物的反应的ALD法(有时称为热ALD法)。
[导电体]
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将作为金属氧化物之一的氧化物半导体用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含含在被形成沟道的氧化物半导体中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。通过使用上述材料，有时可以俘获形成有沟道的氧化物半导体所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
[氧化物半导体]
作为半导体125及半导体127，优选使用被用作半导体的金属氧化物(氧化物半导体)。下面，对可用于半导体125及半导体127的氧化物半导体进行说明。
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
在此考虑氧化物半导体为包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为选自铝、镓、钇及锡中的一种或多种。作为可以应用于元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁、钴等。注意，作为元素M有时也可以组合多个上述元素。
此外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[结晶结构的分类]
首先，对氧化物半导体中的结晶结构的分类参照图9A进行说明。图9A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图9A所示那样，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图9A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图9B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图9B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图9B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图9B所示的CAAC-IGZO膜的厚度为500nm。
如图9B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图9B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图9C示出CAAC-IGZO膜的衍射图案。图9C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图9C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图9C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
[氧化物半导体的结构]
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图9A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，在结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M是选自铝、镓、钇、锡以及钛等中的一种或多种)中，CAAC-OS倾向于具有层叠有含有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是因为CAAC-OS由于a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化而容许畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，检测不出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
[氧化物半导体的构成]
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。也就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
[包括氧化物半导体的晶体管]
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
优选将载流子浓度低的氧化物半导体用于晶体管的沟道形成区域。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更进一步优选低于1×1013cm-3，还进一步优选低于1×1012cm-3。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将高纯度本征或实质上高纯度本征称为“i型”或“实质上i型”。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体的沟道形成区域中的硅或碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。或者，在氧化物半导体包含氮时，有时形成陷阱态。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于5×1019atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[其他半导体材料]
可以用于半导体125及半导体127的半导体材料不局限于上述氧化物半导体。作为半导体125及半导体127，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，也可以将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。
在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在每单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。
作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。此外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。
作为半导体125及半导体127，例如优选使用被用作半导体的过渡金属硫族化物。作为能够被用作半导体125及半导体127的过渡金属硫族化物，具体地可以举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
<存储装置的制造方法例子>
接着，参照图10至图19说明根据本发明的存储装置的制造方法例子。在图10至图19中，各附图示出X-Z平面的截面，就是从Y方向看时的截面图。注意，在本制造方法中，示出制造包括五个(也称为“五级”)存储元件MC的三个存储器串120的例子，但是本实施方式不局限于此。存储器串120包括两级以上的存储元件MC即可。例如，存储器串120也可以包括四级存储元件MC。此外，优选包括32级以上、更优选为64级以上、进一步优选为128级以上、更进一步优选为256级以上的存储元件MC。此外，通过使用本实施方式的一个方式，可以同时制造两个以上的存储器串120。
首先，在具有绝缘表面的基体121上形成导电体122，在导电体122的周围形成绝缘体132(参照图10)。
具体而言，形成导电膜，利用光刻法对该导电膜进行加工来形成导电体122。接着，以覆盖导电体122的方式在基体121上形成绝缘膜。接着，优选对该绝缘膜进行平坦化处理。在该平坦化处理中，优选直到使导电体122的表面露出为止对该绝缘膜进行抛光。通过上述方法可以形成绝缘体132。注意，导电体122及绝缘体132的形成方法不局限于此。可以在基体121上形成绝缘体132，去除绝缘体132的不需要的部分，来形成槽或开口，以埋入该槽或该开口部的方式形成导电体122。有时，将这样的导电体的形成方法称为镶嵌法(单镶嵌法、双镶嵌法)。通过上述方法可以得到图10所示的结构。
导电体122或绝缘体132的形成可以利用溅射法、CVD法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD法等。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：MetalOrganic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高质量的膜。此外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容元件等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。
在ALD法中能够减少对被处理物造成的等离子体损伤。此外，在ALD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。收到
不同于从靶材等中被释放的粒子沉积的沉积方法，CVD法及ALD法是因被处理物表面的气相反应而形成膜的沉积方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于形成覆盖纵横比高的开口部的表面的膜。但是，ALD法的沉积速率比较慢，所以有时优选与沉积速率快的CVD法等其他沉积方法组合而使用。
此外，CVD法可以根据源气体的流量比沉积任意组成的膜。此外，例如，当使用CVD法时，可以通过在进行沉积的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时进行沉积时，因为不需要传送及调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以缩短沉积时间。因此，有时可以提高半导体装置的生产率。
此外，当使用ALD法时，通过同时导入不同组成的多种前驱物或者控制不同组成的多种前驱物的各前驱物的循环次数可以形成任意组成的膜。
注意，在光刻法中，首先通过光掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，可以通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要光掩模。此外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
也可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。
上述加工可以使用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
作为干蚀刻设备，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻设备。包括平行平板型电极的电容耦合型等离子体蚀刻设备也可以采用对平行平板型电极中的一方施加高频功率的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻设备。例如，作为具有高密度等离子体源的干蚀刻设备，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻设备等。
当导电膜的蚀刻中使用硬掩模时，该蚀刻处理既可以在去除在硬掩模的形成中使用的抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在上述导电膜的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为成为导电体122的导电膜优选利用溅射法形成包含金属元素的导电膜。此外，也可以利用CVD法形成。
根据需要，优选对绝缘体132的表面进行平坦化处理。作为平坦化处理，可以使用化学机械抛光(CMP)法或回流法。
在导电体122及绝缘体132上交替层叠绝缘膜123A、绝缘膜135A及导电膜136A。在本实施方式中，示出如下例子：在绝缘体132上形成绝缘膜123A，在绝缘膜123A上形成绝缘膜135A，在绝缘膜135A上形成绝缘膜123A，在绝缘膜123A上形成导电膜136A(参照图10)。在绝缘膜135A、导电膜136A及绝缘膜123A的形成中可以利用CVD法。此外，也可以利用溅射法。
作为导电体122及导电膜136A，可以使用添加有杂质的硅、金属等具有导电性的材料。因为在后面的工序中需要相对于导电体122及绝缘膜135A选择性地蚀刻导电膜136A，所以优选使用能够相对于导电体122及绝缘膜135A选择性地进行蚀刻的材料作为导电膜136A的材料。当作为导电体122或导电膜136A使用硅时，可以使用非晶硅或多晶硅。此外，也可以添加p型杂质或n型杂质以便使硅具有导电性。此外，作为包含硅的导电性材料，可以将包含钛、钴或镍的硅化合物用作导电体122或导电膜136A。此外，在将金属材料用于导电体122或导电膜136A的情况下，可以使用含有选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌等的金属元素中的一种以上的材料。
作为绝缘体132、绝缘膜135A以及绝缘膜123A可以使用具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂、氧化铝、氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或含有硅及铪的氮化物等。
因为在后面的工序中需要相对于绝缘体132及绝缘膜123A选择性地蚀刻绝缘膜135A，所以优选使用能够相对于绝缘体132及绝缘膜123A选择性地进行蚀刻的材料作为绝缘膜135A的材料。例如，绝缘体132及绝缘膜123A优选使用氧化硅或氧氮化硅，绝缘膜135A优选使用氮化硅或氮氧化硅。
此外，在本实施方式中，示出形成十二层绝缘膜123A、六层绝缘膜135A以及五层导电膜136A的例子，但是叠层数不局限于此。可以根据被要求的半导体装置的性能分别形成它们。在此，当绝缘膜135A的叠层数为m(m为2以上的整数)时，绝缘膜123A的叠层数为2×m，导电膜136A的叠层数为m-1。例如，m可以为33以上、优选为65以上、更优选为129以上、进一步优选为257以上。
在最上层的绝缘膜123A上形成绝缘膜137A，并且在绝缘膜137A上形成绝缘膜138A。绝缘膜137A可以通过使用与绝缘膜135A同样的方法及材料形成。此外，绝缘膜138A可以通过使用与绝缘膜123A同样的方法及材料形成。此外，在绝缘膜138A上形成掩模140A。
接着，通过使用掩模140A加工绝缘膜138A、绝缘膜137A、绝缘膜123A、绝缘膜135A以及导电膜136A，以暴露导电体122的方式形成第一开口(参照图11)。通过该加工，有时掩模140A被蚀刻而成为掩模140B。
接着，通过对导电膜136A进行各向同性蚀刻，增加导电膜136A的开口之径(参照图12)。由于这个处理，导电膜136A的开口之径比绝缘膜138A、绝缘膜137A、绝缘膜123A以及绝缘膜135A的开口之径为大。此外，导电膜136A可以说是相对于位于其上部或下部的绝缘膜138A、绝缘膜137A、绝缘膜123A或绝缘膜135A的侧面具有凹部。这样的加工可以使用：通过利用气体、自由基、等离子体等的干蚀刻的各向同性蚀刻；或者通过利用液体的湿蚀刻的各向同性蚀刻。有时将用于湿蚀刻的液体称为蚀刻剂。当通过干蚀刻进行各向同性蚀刻时，可以使用包含氯、溴和氟中的至少一个的气体、自由基、等离子体等。各向同性蚀刻优选不去除在形成第一开口时使用的掩模进行。通过上述处理得到的第一开口相当于图3所示的开口141。
接着，在绝缘膜138A及掩模140B上及第一开口内部形成绝缘膜124A及导电膜128A(参照图12)。虽然未图示，但是绝缘膜124A也可以具有叠层结构。绝缘膜124A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。
此外，通过利用PEALD法，与热ALD法相比可以在低温下形成绝缘膜124A，所以是优选的。例如，优选使用以包含硅的气体为前驱物且以氧化性气体为反应物的PEALD法形成绝缘膜124A。作为包含硅的气体，可以使用SiH4、SiF4、SiH2Cl2、SiCl4等。尤其是，优选使用SiH4。作为氧化性气体，可以使用O2、O3、N2O、NO2等。尤其是，优选使用N2O。此外，作为反应物，也可以对上述氧化性气体添加氦、氖、氩、氪、氙等稀有气体。当绝缘膜124A具有叠层结构时，各绝缘膜既可以使用同一沉积设备形成，又可以使用不同沉积设备形成。此外，也可以组合ALD法和CVD法形成绝缘膜124A。
通过上述方法形成的绝缘膜124A的覆盖性高，因此可以对导电膜136A所具有的凹部形成绝缘膜124A。换言之，可以将绝缘膜124A形成为不仅与绝缘膜123A、绝缘膜135A以及导电膜136A的侧面接触而且与绝缘膜123A的顶面的一部分及底面的一部分接触。
此外，利用SIMS分析测得的绝缘膜124A的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，绝缘膜124A包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上且2×1020atoms/cm3以下。
此外，包含在绝缘膜124A中的In浓度优选为1.0×1019atoms/cm3以下，更优选为1.0×1018atoms/cm3以下，进一步优选为1.0×1017atoms/cm3以下。
导电膜128A以至少隔着绝缘膜124A嵌入导电膜136A的凹部的方式形成即可，不一定需要嵌入第一开口内部整体。导电膜128A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成导电膜128A。
接着，对导电膜128A进行加工来形成导电体128(参照图13)。导电膜128A的加工可以使用各向同性蚀刻或各向异性蚀刻。在导电膜128A的形成中，如图12所示，导电膜128A填充凹部而不完全填充第一开口时，在导电膜128A的加工中优选使用各向同性蚀刻。另一方面，在以填充凹部及第一开口的方式形成有导电膜128A的情况下，优选使用各向异性蚀刻。由于上述加工，可以在凹部内形成导电体128。
接着，去除形成在第一开口底部的绝缘膜124A来得到绝缘体124。在绝缘膜124A的去除中优选使用各向异性蚀刻。此时，因为绝缘膜138A及掩模140B上的绝缘膜124A也被去除，所以绝缘体124只在第一开口的侧壁设置(参照图13)。通过去除第一开口底部的绝缘膜124A，再次使导电体122露出。
接着，在第一开口内部以其一部分与导电体122接触的方式形成半导体膜125A(参照图13)。半导体膜125A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。此外，通过利用PEALD法，与热ALD法相比可以在低温下形成半导体膜125A，所以是优选的。或者，也可以组合ALD法和CVD法形成半导体膜125A。半导体膜125A优选为具有CAAC结构的氧化物半导体。当半导体膜125A为具有CAAC结构的氧化物半导体时，在第一开口内部半导体膜125A的c轴向被形成面的法线方向取向。此时，隔着绝缘体124位于绝缘膜138A、绝缘膜137A、绝缘膜123A、绝缘膜135A以及导电膜136A的侧面的半导体膜125A的c轴从被形成面向图13所示的轴185取向。可以将轴185称为第一开口的中心轴。由此，上述位置上的半导体125的c轴从被形成面向轴185取向。
在此，在作为半导体膜125A使用ALD法形成金属氧化物的情况下，优选使用包含铟的前驱物、包含镓的前驱物以及包含锌的前驱物形成In-Ga-Zn氧化物。此外，也可以使用包含铟及镓的前驱物及包含锌的前驱物形成In-Ga-Zn氧化物。
作为包含铟的前驱物，可以使用三乙基铟、三甲基铟、三(2，2，6，6-四甲基-3，5-庚二酮酸)铟、环戊二烯基铟、氯化铟(III)等。此外，作为包含镓的前驱物，可以使用三甲基镓、三乙基镓、三(二甲基酰胺)镓、镓(III)乙酰丙酮、三(2，2，6，6-四甲基-3，5-庚二酮酸)镓、二甲基氯镓、二乙基氯镓、氯化镓(III)等。此外，作为包含锌的前驱物，可以使用二甲基锌、二乙基锌、双(2，2，6，6-四甲基-3，5-庚二酮酸)锌、氯化锌等。
接着，在半导体膜125A的内侧形成绝缘膜126A(参照图13)。
绝缘膜126A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。此外，通过利用PEALD法，与热ALD法相比可以在低温下形成绝缘膜126A，所以是优选的。或者，也可以组合ALD法和CVD法形成绝缘膜126A。例如，可以使用与绝缘膜124A同样的方法形成绝缘膜126A。例如，优选使用以包含硅的气体为前驱物且以氧化性气体为反应物的PEALD法形成绝缘膜126A。作为包含硅的气体，可以使用SiH4、SiF4、SiH2Cl2等。尤其是，优选使用SiH4。作为氧化性气体，可以使用O2、O3、N2O、NO2等。尤其是，优选使用N2O。此外，也可以对反应物添加氦、氖、氩、氪、氙等稀有气体。
此外，利用SIMS分析测得的绝缘膜126A的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，绝缘膜126A包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上2×1020atoms/cm3以下。
此外，包含在绝缘膜126A中的In浓度优选为1.0×1019atoms/cm3以下，更优选为1.0×1018atoms/cm3以下，进一步优选为1.0×1017atoms/cm3以下。
接着，在绝缘膜126A的顶面形成绝缘体131A。优选选择性地形成绝缘体131A，以避免其形成在第一开口内部。此外，也可以在绝缘膜126A的顶面及第一开口内部形成绝缘体131A，并隔着绝缘体131A在绝缘膜126A的顶面上形成掩模，来选择性地去除第一开口内部的绝缘体131A。作为绝缘体131A，优选使用氮化硅。当在绝缘膜126A的顶面选择性地形成绝缘体131A时，优选使用PECVD法。此外，优选使用包含SiH4及N2的混合气体作为沉积气体，由此抑制绝缘体131A形成在第一开口内部。此外，如果该混合气体包含NH3，则绝缘体131A容易形成在第一开口内部，由此该混合气体优选不包含NH3。此外，在该混合气体包含N2及NH3的情况下，NH3的混合比优选为N2的混合比的10％以下，更优选为5％以下，进一步优选为1％以下。此外，在该混合气体中，如果相对于SiH4的N2的比率(流量比)较低，则有时包含在绝缘体131A中的氮量减少，由此形成非晶硅。由此，相对于SiH4的N2的比率(流量比)优选为100以上。
接着，增高半导体膜125A的一部分的电阻来形成高电阻区域(I型区域)。作为高电阻区域的形成方法，用微波对半导体膜125A进行照射来去除包含在半导体膜125A中的氢即可。此外，通过在含氧气氛下进行微波的照射，半导体膜125A被供应氧，所以是优选的。在本实施方式中，在包含氧及氩的气氛下用微波对半导体膜125A进行照射来使半导体膜125A的电阻变高。此时，半导体膜125A与导电体128接触的区域有时保持低电阻值。
在微波处理中，有时由于微波与半导体膜125A中的分子的电磁相互作用而对半导体膜125A直接传递热能量。有时因该热能量而半导体膜125A被加热。有时将该热处理称为微波退火。通过在含氧气氛下进行微波处理，有时可以得到与氧退火相等的效果。此外，可认为：在半导体膜125A包含氢时，上述热能量传递到半导体膜125A中的氢而被活性化的氢从半导体膜125A释放。
在此，也可以进行加热处理。加热处理优选在含氮气氛下以200℃以上且500℃以下、优选以300℃以上且400℃以下进行。进行加热处理的气氛不局限于此，在包含氮、氧和氩中的至少一个的气氛下进行即可。此外，加热处理既可以在减压气氛下进行，又可以在大气压下进行。
由于加热处理，与导电体128接触的半导体膜125A的电阻变低，由此可以形成低电阻区域(N型区域)。通过在半导体膜125A和导电体128接触的状态下进行加热处理，有时在导电体128和半导体膜125A的界面形成包含导电体128中的金属元素以及半导体膜125A的成分的金属化合物层。由于该金属化合物层的形成，在与导电体128接触的区域中半导体膜125A的电阻变低，所以是优选的。此外，导电体128有时吸收半导体膜125A中的氧。通过在半导体膜125A和导电体128接触的状态下进行加热处理，半导体膜125A的电阻进一步变低。此外，通过进行加热处理，半导体膜125A有时成为CAAC-OS或nc-OS。此外，半导体膜125A的结晶性有时得到提高。该加热处理也可以在微波处理之前进行。另一方面，上述微波处理，即微波退火也可以兼作该热处理。在通过微波退火半导体膜125A等充分地被加热时，也可以不进行该热处理。
上述微波处理及加热处理后的半导体膜125A的载流子浓度低于1×1018/cm3，优选为1×1017/cm3以下，更优选为1×1016/cm3以下。此外，半导体膜125A与导电体128接触的区域中的载流子浓度优选为1×1018/cm3以上，更优选为1×1019/cm3以上，进一步优选为1×1020/cm3以上。
以上示出在形成绝缘膜126A之后进行半导体膜125A的高电阻化处理的例子，但是本实施方式不局限于此，也可以在形成绝缘膜126A之前进行高电阻化处理。
接着，去除形成在第一开口底部的半导体膜125A及绝缘膜126A来得到半导体125B及绝缘体126B。在半导体膜125A及绝缘膜126A的去除中优选以绝缘体131A为掩模进行各向异性蚀刻。此时，缘膜138A及掩模140B上的半导体膜125A及绝缘膜126A因被绝缘体131A覆盖而不被去除(参照图14)。通过去除第一开口底部的半导体膜125A及绝缘膜126A，再次使导电体122露出。
接着，在第一开口内部以其一部分与导电体122接触的方式形成半导体膜127A(参照图14)。此时，半导体膜127A优选以其一部分在第一开口底部与半导体125B接触的方式形成。半导体膜127A可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。此外，通过利用PEALD法，与热ALD法相比可以在低温下形成半导体膜127A，所以是优选的。或者，也可以组合ALD法和CVD法形成半导体膜127A。此外，半导体膜127A优选为具有CAAC结构的氧化物半导体。当半导体膜127A为具有CAAC结构的氧化物半导体时，在第一开口内部半导体膜127A的c轴向被形成面的法线方向取向。此时，位于第一开口的侧面的半导体膜127A的c轴从被形成面向图14所示的轴185取向。由此，上述位置上的半导体127的c轴从被形成面向轴185取向。
在此，在作为半导体膜127A使用ALD法形成金属氧化物的情况下，优选使用包含铟的前驱物、包含镓的前驱物以及包含锌的前驱物形成In-Ga-Zn氧化物。
作为包含铟的前驱物，可以使用三乙基铟、三(2，2，6，6-四甲基-3，5-庚二酮酸)铟、环戊二烯基铟、氯化铟(III)等。此外，作为包含镓的前驱物，可以使用三甲基镓、三乙基镓、三氯化镓、三(二甲基酰胺)镓、镓(III)乙酰丙酮、三(2，2，6，6-四甲基-3，5-庚二酮酸)镓、二甲基氯镓、二乙基氯镓、氯化镓(III)等。此外，作为包含锌的前驱物，可以使用二甲基锌、二乙基锌、双(2，2，6，6-四甲基-3，5-庚二酮酸)锌、氯化锌等。
接着，在半导体膜127A的内侧形成绝缘膜129A，并且在绝缘膜129A的内侧形成导电膜130A(参照图14)。半导体膜127A、绝缘膜129A及导电膜130A可以利用CVD法或ALD法形成。尤其是，通过利用CVD法或ALD法，还可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成半导体膜127A、绝缘膜129A及导电膜130A。此外，也可以根据形成的膜而使用不同沉积方法或沉积设备。例如，在半导体膜127A的形成中，优选利用ALD法。
此外，通过利用PEALD法，与热ALD法相比可以在低温下形成绝缘膜129A，所以是优选的。此外，优选使用CVD法形成导电膜130A。此外，在导电膜130A具有叠层结构的情况下，也可以使用ALD法形成导电膜130A的第一层，并使用CVD法形成导电膜130A的第二层。
例如，可以使用与绝缘膜124A同样的方法形成绝缘膜129A。例如，优选使用以包含硅的气体为前驱物且以氧化性气体为反应物的PEALD法形成绝缘膜129A。作为包含硅的气体，可以使用SiH4、SiF4、SiH2Cl2等。尤其是，优选使用SiH4。作为氧化性气体，可以使用O2、O3、N2O、NO2等。尤其是，优选使用N2O。此外，也可以对反应物添加氦、氖、氩、氪、氙等稀有气体。
此外，利用SIMS分析测得的绝缘膜129A的碳浓度优选为1×1018atoms/cm3以上且5×1020atoms/cm3以下，更优选为5×1018atoms/cm3以上且1×1020atoms/cm3以下。此外，绝缘膜129A包含氮，利用SIMS分析测得的氮浓度优选为3×1019atoms/cm3以上且1×1021atoms/cm3以下，更优选为1×1019atoms/cm3以上2×1020atoms/cm3以下。
此外，包含在绝缘膜129A中的In浓度优选为1.0×1019atoms/cm3以下，更优选为1.0×1018atoms/cm3以下，进一步优选为1.0×1017atoms/cm3以下。
在此，也可以对半导体膜127A进行如对半导体膜125A进行的那样的高电阻化处理。当对半导体膜127A进行高电阻化处理时，该高电阻化处理优选在形成导电膜130A之前或形成绝缘膜129A之前进行。此外，当在半导体膜127A的高电阻化处理中还可以进行半导体膜125A的高电阻化时，也可以省略以上工序中的高电阻化处理。
接着，进行加热处理。加热处理优选在含氮气氛下以200℃以上且500℃以下、优选以300℃以上且400℃以下进行。进行加热处理的气氛不局限于此，在包含氮、氧和氩中的至少一个的气氛下进行即可。此外，加热处理既可以在减压气氛下进行，又可以在大气压下进行。此外，通过进行加热处理，半导体膜127A有时成为CAAC-OS或nc-OS。此外，半导体膜127A的结晶性有时得到提高。该加热处理也可以通过微波退火进行。
作为上述高电阻化处理及加热处理，可以采用微波处理。
接着，通过加工导电膜130A、绝缘膜129A、半导体膜127A、绝缘体131A、绝缘体126B、半导体125B以及掩模140B，得到导电体130、绝缘体129、半导体127、绝缘体131、绝缘体126、半导体125以及掩模140(参照图15)。上述加工可以使用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。在该加工中，也可以加工导电膜130A，在加工导电膜130A之后加工绝缘膜129A及半导体膜127A，并在加工绝缘膜129A及半导体膜127A之后加工绝缘体131A、绝缘体126B、半导体125B以及掩模140B。在这种加工步骤中，在各加工步骤中分别形成不同的掩模即可。此外，也可以进行如下加工：作为第一加工，使用掩模加工导电膜130A、绝缘膜129A、半导体膜127A、绝缘体131A、绝缘体126B、半导体125B以及掩模140B；然后，作为第二加工，再次加工导电膜130A、绝缘膜129A以及半导体膜127A；加上，作为第三加工，再次加工导电膜130A。作为用于第二加工及第三加工的掩模，既可使用对用于第一加工的掩模进行加工而成的掩模又可形成不同掩模。
接着，在绝缘膜138A上以覆盖导电体130、绝缘体129、半导体127、绝缘体131、绝缘体126、半导体125以及掩模140的方式形成绝缘体139。绝缘体139可以通过使用可以用来形成绝缘体132的方法形成，并可以使用可以用于绝缘体132的材料。
接着，通过加工绝缘体139、绝缘膜138A、绝缘膜137A、绝缘膜123A、绝缘膜135A以及导电膜136A，形成图16所示的阶梯状的绝缘体139、绝缘体138、绝缘体137、绝缘体123、绝缘体135以及导电体136。在绝缘体139、绝缘膜138A、绝缘膜137A、绝缘膜123A、绝缘膜135A以及导电膜136A的加工中，交替进行绝缘体139、绝缘膜138A、绝缘膜137A、绝缘膜123A、绝缘膜135A以及导电膜136A的蚀刻与掩模的缩小，由此可以形成阶梯状的绝缘体139、绝缘体138、绝缘体137、绝缘体123、绝缘体135以及导电体136。
接着，形成绝缘体150(参照图16)。绝缘体150可以利用CVD法形成。优选利用CMP法或回流法对绝缘体150进行平坦化处理。
接着，为了分离在Y方向上配置的存储器串120，加工绝缘体150、绝缘体139、绝缘体138、绝缘体137、绝缘体123、绝缘体135以及导电体136来形成狭缝。此外，狭缝因在图16所示的截面的Y方向上形成而未图示。此外，狭缝以在X方向上延伸的方式形成。此外，狭缝优选形成在配置在Y方向上的各存储器串120之间。
接着，去除绝缘体137及绝缘体135(参照图17)。可以使用湿蚀刻或干蚀刻去除绝缘体137及绝缘体135。从狭缝导入用于湿蚀刻的蚀刻剂或用于干蚀刻的气体，通过各向同性蚀刻去除绝缘体137及绝缘体135。作为绝缘体137及绝缘体135的蚀刻气体，可以使用CH3F、CH2F2以及CHF3中的至少一种。此外，可以使用包含上述气体中的至少一种的混合气体。作为混合气体的例子，可以举出包含上述气体中的至少一种及选自He、Ne、Ar、Kr、Xe以及Rn中的一种气体的混合气体等。此外，作为绝缘体137及绝缘体135的蚀刻剂，可以使用磷酸。此外，在通过湿蚀刻去除绝缘体137及绝缘体135的情况下，通过调整蚀刻剂的温度，可以控制绝缘体137及绝缘体135的蚀刻速率。优选加热磷酸来蚀刻绝缘体137及绝缘体135。
通过去除绝缘体137及绝缘体135，在位于其上下的绝缘体123之间产生空洞层。
在去除绝缘体137及绝缘体135的区域中形成被用作导电体182及导电体183的导电体(参照图18)。该导电体可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。此外，作为该导电体，可以使用可以用于导电体122或导电膜136A的材料。该导电体既可包含与导电体122或导电膜136A相同的材料又可包含不同材料。此外，为了抑制该导电体的氧化，优选在形成该导电体之前形成绝缘体181。绝缘体181优选具有氧阻挡性。绝缘体181可以使用ALD法形成。通过使用ALD法，可以在绝缘体123的顶面、绝缘体123的底面、绝缘体124的侧面以及绝缘体150的侧面形成绝缘体181。
接着，通过对位于经前工序形成的狭缝内的该导电体进行各向异性蚀刻，得到导电体182及导电体183(参照图18)。在此，以形成在绝缘体135的设置区域中的导电体为导电体182，以形成在绝缘体137的设置区域中的导电体为导电体183。导电体182及导电体183在位于狭缝一侧的面，即与Y方向正交的面以外的面被绝缘体181围绕。
接着，在以嵌入经上述加工而去除的部分，即狭缝部的方式形成绝缘体。该绝缘体可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法来形成绝缘体。优选通过CMP法或回流法对绝缘体进行平坦化处理。
接着，使用光刻法加工绝缘体150、绝缘体139、绝缘体129、绝缘体131、绝缘体126、绝缘体138以及绝缘体181，以暴露导电体182、导电体136、导电体130、导电体183、半导体125以及半导体127的方式形成第二开口。对于形成为阶梯状的导电体182及导电体136分别形成该第二开口(参照图19)。
接着，以嵌入第二开口的方式形成与导电体182电连接的导电体161、与导电体136电连接的导电体162、与导电体183电连接的导电体164、与半导体125电连接的导电体165以及与半导体127电连接的导电体166(参照图19)。导电体161、导电体162、导电体164、导电体165以及导电体166可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成上述导电体。此外，导电体161、导电体162、导电体164、导电体165以及导电体166也可以具有由多个层构成的叠层结构。导电体161、导电体162、导电体164、导电体165以及导电体166可以通过在绝缘体150上及第二开口内部形成导电膜且通过CMP等去除不需要的导电膜来形成。
接着，形成与导电体161电连接的导电体171、与导电体162电连接的导电体172、与导电体164电连接的导电体174、与导电体165电连接的导电体175以及与导电体166电连接的导电体176(参照图19)。导电体171、导电体172、导电体174、导电体175以及导电体176可以通过在绝缘体150上形成导电膜且利用光刻法进行加工来形成。该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
导电体171、导电体161以及导电体182被用作导电体SG或导电体WWL。导电体172、导电体162以及导电体136被用作导电体RWL。导电体174、导电体164以及导电体183被用作导电体SEL。导电体175、导电体165被用作导电体WBL。导电体176、导电体166被用作导电体RBL。
接着，以覆盖绝缘体150、嵌入狭缝中的绝缘体、导电体171、导电体172、导电体174、导电体175以及导电体176的方式形成绝缘体156(参照图19)。绝缘体156可以利用CVD法、ALD法、溅射法等形成。
接着，通过利用光刻法加工绝缘体156、绝缘体150以及绝缘体139，以暴露导电体130的方式形成第三开口(参照图19)。
接着，以嵌入第三开口中的方式形成与导电体130电连接的导电体163(参照图19)。导电体163可以利用CVD法或ALD法形成。尤其是，通过利用ALD法，可以对纵横比大的槽或开口部形成厚度均匀的膜，所以是优选的。或者，也可以组合ALD法和CVD法形成上述导电体。此外，导电体163也可以具有由多个层构成的叠层结构。导电体163可以通过在绝缘体156上及第三开口内部形成导电膜且通过CMP等去除不需要的导电膜来形成。
接着，形成与导电体163电连接的导电体173(参照图19)。通过在绝缘体156上形成导电膜，利用光刻法加工来形成导电体173。该加工可以使用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。
导电体173、导电体163及导电体130被用作导电体BG。通过以上工序，可以制造：包括被用作沟道形成区域的半导体127及被用作栅极的导电体182的晶体管STr1；包括被用作沟道形成区域的半导体125、半导体127以及被用作栅极的导电体183的晶体管STr2；包括被用作沟道形成区域的半导体125及被用作栅极的导电体182的晶体管WTr；以及包括被用作沟道形成区域的半导体127、被用作栅极的导电体136、被用作背栅极的导电体130及半导体127和导电体136之间的导电体128的晶体管RTr。另外，可以制造包括晶体管STr1、晶体管STr2、晶体管WTr及晶体管RTr的存储装置。
<沉积设备的结构例子>
在此，作为可以利用ALD法进行沉积的设备的一个例子，参照图20A及图20B对沉积设备4000的结构进行说明。图20A是多室沉积设备4000的示意图，图20B是可用于该沉积设备4000的ALD设备的截面图。
沉积设备4000包括搬入搬出室4002、搬入搬出室4004、传送室4006、沉积室4008、沉积室4009、沉积室4010、传送臂部4014。在此，搬入搬出室4002、搬入搬出室4004、沉积室4008至4010分别独立地与传送室4006连接。由此，在沉积室4008至4010中，可以以不暴露于大气的方式连续地进行沉积，能够防止杂质混入到膜中。此外，衬底与膜的界面以及各膜的界面的污染得到降低，由此可以得到干净的界面。
注意，为了防止水分的附着等，优选在搬入搬出室4002、搬入搬出室4004、传送室4006、沉积室4008至4010中填充露点被控制的非活性气体(氮气体等)，更优选保持减压状态。
在沉积室4008至4010中，可以使用ALD设备。此外，也可以将ALD设备以外的沉积设备用于沉积室4008至4010中的任一个。作为可用于沉积室4008至4010的沉积设备，例如可以举出溅射设备、等离子体CVD(PECVD：Plasma Enhanced CVD)设备、热CVD(TCVD：ThermalCVD)设备、光CVD(Photo CVD)设备、金属CVD(MCVD：Metal CVD)设备、有机金属CVD(MOCVD：Metal Organic CVD)设备等。此外，也可以在沉积室4008至4010中的任一个或多个设置具有沉积设备以外的功能的装置。作为该装置，例如可以举出加热装置(典型的是，真空加热装置)、等离子体产生装置(典型的是，μ波等离子体产生装置)等。
例如，在沉积室4008使用ALD设备，沉积室4009使用PECVD装置且沉积室4010使用金属CVD装置时，可以在沉积室4008形成金属氧化物，在沉积室4009形成被用作栅极绝缘膜的绝缘膜，在沉积室4010形成被用作栅电极的导电膜。此时，以不暴露于大气的方式连续形成金属氧化物、其上的绝缘膜以及其上的导电膜。
虽然沉积设备4000包括搬入搬出室4002、搬入搬出室4004、沉积室4008至4010，但是本发明不局限于此。也可以采用沉积设备4000的沉积室设为四个以上的结构。此外，沉积设备4000既可以是单片式(single wafer type)沉积设备，又可以是同时对多个衬底进行沉积的成批式(batch type)沉积设备。
<ALD设备>
接着，使用图20B对可用于沉积设备4000的ALD设备的结构进行说明。ALD设备包括沉积室(处理室4020)、原料供应部4021(原料供应部4021a及4021b)、原料供应部4031、用作引入量控制器的高速阀4022a、4022b、原料引入口4023(原料引入口4023a及4023b)、原料引入口4033、原料排出口4024、排气装置4025。设置在处理室4020内的原料引入口4023a、4023b及4033通过供应管或阀分别与原料供应部4021a、4021b及4031连接，原料排出口4024通过排出管、阀、压力调整器与排气装置4025连接。
如图20B所示，通过使等离子体产生装置4028连接到处理室4020，可以利用等离子体ALD法代替热ALD法进行沉积。等离子体产生装置4028优选为使用与高频电源连接的线圈4029的ICP型等离子体产生装置。高频电源可以输出10kHz以上且100MHz以下，优选为1MHz以上且60MHz以下，更优选为10MHz以上且60MHz以下的频率的电力。例如，可以输出13.56MHz或60MHz的频率的电力。通过利用等离子体ALD法，即便在低温下也可以进行沉积而不降低成膜速率，所以优选在成膜效率较低的单片式沉积设备中采用等离子体ALD法。
处理室内部设置有衬底架4026，该衬底架4026上配置有衬底4030。衬底架4026也可以设置被施加一定的电位或高频率的机构。或者，衬底架4026可以处于浮动状态或被接地。此外，处理室外壁设置有加热器4027，可以控制处理室4020内部、衬底架4026及衬底4030表面等的温度。加热器4027优选将衬底4030表面的温度控制为100℃以上且500℃以下，优选为200℃以上且400℃以下，加热器4027本身的温度优选设定为100℃以上且500℃以下。
在原料供应部4021a、4021b及4031中有汽化器或加热单元等从固体的原料或液体的原料形成源气体。或者，原料供应部4021a、4021b及4031也可以具有供应气体的源气体的结构。
此外，图20B示出设置有两个原料供应部4021及一个原料供应部4031的例子，但是本实施方式不局限于此。也可以设置一个或三个以上的原料供应部4021。此外，也可以设置两个以上的原料供应部4031。此外，高速阀4022a、4022b可以根据时间精确地控制且控制从原料供应部4021a供应的源气体及从原料供应部4021b供应的源气体的供应。
在图20B所示的沉积设备中，将衬底4030传送到衬底架4026上而使处理室4020处于密封状态，然后使用加热器4027将衬底4030的温度设为所希望的温度(例如，100℃以上且500℃以下，优选为200℃以上且400℃以下)，反复进行来自原料供应部4021a的源气体的供应、使用排气装置4025的排气、来自原料供应部4031的源气体的供应、使用排气装置4025的排气，来在衬底表面上形成薄膜。此外，在形成该薄膜时，也可以还进行来自原料供应部4021b的源气体的供应以及使用排气装置4025的排气。加热器4027的温度根据所形成膜种类、源气体、所希望的膜质量、衬底以及所设置的膜或元件的耐热性适当地决定即可。例如，加热器4027的温度既可以设定为200℃以上且300℃以下来进行沉积，又可以设定为300℃以上且500℃以下来进行沉积。
通过在使用加热器4027加热衬底4030的同时形成膜，可以省略后工序所需要的衬底4030的加热处理。换言之，通过使用设置有加热器4027的处理室4020或沉积设备4000，可以兼作衬底4030上的膜的形成和衬底4030的加热处理。
在图20B所示的沉积设备中，通过适当地选择在原料供应部4021及原料供应部4031中使用的原料(挥发性有机金属化合物等)，可以形成金属氧化物。
在作为金属氧化物形成包含铟、镓、锌的In-Ga-Zn氧化物时，优选使用除了原料供应部4031以外还设置有至少三个原料供应部4021的沉积设备。也就是说，优选的是，从第一原料供应部4021供应包含铟的前驱物，从第二原料供应部4021供应包含镓的前驱物，从第三原料供应部4021供应包含锌的前驱物。
在作为金属氧化物的形成使用包含镓及锌的前驱物时，至少设置两个原料供应部4021即可。作为包含铟的前驱物、包含镓的前驱物及包含锌的前驱物分别可以使用上述的前驱物。
此外，从原料供应部4031供应反应物。作为反应物，可以使用包含臭氧、氧和水中的至少一个的氧化剂。
此外，通过适当地选择在原料供应部4021a、4021b及4031中使用的原料(挥发性有机金属化合物等)，可以形成包含含有铪、铝、钽和锆等中的一种以上的元素的氧化物(也包括复合氧化物)的绝缘层。具体而言，可以形成含有氧化铪的绝缘层、含有氧化铝的绝缘层、含有硅酸铪的绝缘层或含有硅酸铝的绝缘层等。此外，通过适当地选择在原料供应部4021a、4021b及4031中使用的原料(挥发性有机金属化合物等)，也可以形成钨层或钛层等金属层、氮化钛层等氮化物层等薄膜。
例如，当使用ALD设备形成氧化铪层时，使用通过使包含溶剂和铪前驱体化合物的液体(铪醇盐、四二甲基酰胺铪(TDMAHf)等铪酰胺)气化而得到的第一源气体；以及用作氧化剂的臭氧(O3)及氧(O2)的第二源气体。此时，从原料供应部4031供应的第一源气体为TDMAHf，从原料供应部4021a供应的第二源气体为臭氧及氧。注意，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。此外，作为其它材料液有四(乙基甲基酰胺)铪等。此外，作为第二源气体可以使用水。
当使用ALD设备形成氧化铝层时，使用通过使包含溶剂和铝前驱体化合物(TMA：三甲基铝等)的液体气化而得到的第一源气体；以及作为氧化剂包含臭氧(O3)及氧(O2)的第二源气体。此时，从原料供应部4021a供应的第一源气体为TMA，从原料供应部4031供应的第二源气体为臭氧及氧。注意，三甲基铝的化学式为Al(CH3)3。此外，作为其它材料液有三(二甲基酰胺)铝、三异丁基铝、铝三(2，2，6，6-四甲基-3，5-庚二酮)等。此外，作为第二源气体可以使用水。
图21说明可用于沉积设备4000的ALD设备的不同结构。注意，有时省略说明与图20B所示的ALD设备同样的结构或功能的详细内容。
图21A是示出等离子体ALD设备的一个方式的示意图。等离子体ALD设备4100中的反应室4120及反应室4120的上部设置有等离子体生成室4111。反应室4120可以被称为处理室。或者，反应室4120和等离子体生成室4111可以一并地称为处理室。反应室4120包括原料引入口4123、原料排出口4124，等离子体生成室4111包括原料引入口4133。此外，通过等离子体生成装置4128，RF等高频率或微波施加到引入到等离子体生成室4111中的气体而在等离子体生成室4111内生成等离子体4131。在使用微波生成等离子体4131时，典型地使用频率为2.45GHz的微波。有时将通过使用上述微波生成的等离子体称为ECR(ElectronCyclotron Resonance：电子回旋共振)等离子体。此外，反应室4120包括衬底架4126且其上配置有衬底4130。从原料引入口4123引入的源气体由来自设置在反应室4120中的加热器的热被分解而沉积在衬底4130上。此外，从原料引入口4133引入的源气体由等离子体生成装置4128处于等离子体状态。到衬底4130表面处于等离子体状态的源气体与电子或其他分子再结合而处于自由基状态，到达衬底4130。如此，有时将利用自由基进行沉积的ALD设备称为自由基ALD(Radical-Enhanced ALD)设备。此外，在等离子体ALD设备4100中，示出将等离子体生成室4111设置在反应室4120的上部的结构，但是本实施方式不局限于此。也可以将等离子体生成室4111以与反应室4120的侧面相邻的方式设置。
图21B是示出等离子体ALD设备的一个方式的示意图。等离子体ALD设备4200包括处理室4220。处理室4220包括电极4213、原料排出口4224、衬底架4226且其上配置有衬底4230。电极4213包括原料引入口4223、将被引入的源气体供应到处理室4220内的淋浴喷头4214。此外，电极4213与可以通过电容器4217施加高频率的电源4215连接。衬底架4226也可以设置有施加一定的电位或高频率的机构。或者，衬底架4226既可以处于浮动状态也可以被接地。电极4213及衬底架4226分别被用作用来生成等离子体4231的上部电极及下部电极。从原料引入口4223引入的源气体由来自设置在处理室4220中的加热器的热被分解而沉积在衬底4230上。或者，从原料引入口4223引入的源气体在电极4213与衬底架4226间成为等离子体状态。成为等离子体状态的源气体由产生在等离子体4231与衬底4230间的电位差(也称为离子鞘)入射到衬底4230。
图21C是示出与图21B不同的等离子体ALD设备的一个方式的示意图。等离子体ALD设备4300包括处理室4320。处理室4320包括电极4313、原料排出口4324、衬底架4326且其上配置有衬底4330。电极4313包括原料引入口4323、将被引入的源气体供应到处理室4320内的淋浴喷头4314。此外，电极4313与可以通过电容器4317施加高频率的电源4315连接。衬底架4326也可以设置有施加一定的电位或高频率的机构。或者，衬底架4326既可以处于浮动状态也可以被接地。电极4313及衬底架4326分别被用作用来生成等离子体4331的上部电极及下部电极。等离子体ALD设备4300与等离子体ALD设备4200不同之处在于在电极4313与衬底架4326间设置有与可以通过电容器4322施加高频率的电源4321连接的筛网4319。通过设置筛网4319，可以使等离子体4231与衬底4130分离。从原料引入口4323引入的源气体由来自设置在处理室4320中的加热器的热被分解而沉积在衬底4330上。或者，从原料引入口4323引入的源气体在电极4313与衬底架4326间成为等离子体状态。成为等离子体状态的源气体通过筛网4319去除电荷而以自由基等电中性的状态到达衬底4130。由此，可以进行离子的入射或等离子带来的损伤被抑制的沉积。
通过使用ALD法形成半导体125或半导体127，有时可以形成其c轴在与被沉积面的法线方向大致平行的方向上取向的具有CAAC结构的金属氧化物。
<微波处理设备>
以下，说明可以在上述半导体装置的制造方法中使用的微波处理设备。
首先，参照图22至图24对制造半导体装置等时杂质混入较少的制造设备的结构进行说明。
图22示意性地示出单片式多室制造设备2700的俯视图。制造设备2700包括：具有收纳衬底的盒2761和进行衬底对准的对准机2762的大气侧衬底供应室2701；从大气侧衬底供应室2701传送衬底的大气侧衬底传送室2702；进行衬底的搬入且将室内的压力从大气压切换为减压或从减压切换为大气压的装载闭锁室2703a；进行衬底的搬出且将室内的压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室2703b；在真空中进行衬底的传送的传送室2704；处理室2706a；处理室2706b；处理室2706c；以及处理室2706d。
此外，大气侧衬底传送室2702与装载闭锁室2703a及卸载闭锁室2703b连接，装载闭锁室2703a及卸载闭锁室2703b与传送室2704连接，传送室2704与处理室2706a、处理室2706b、处理室2706c以及处理室2706d连接。
在各室之间的连接部设置有闸阀GV，由此除了大气侧衬底供应室2701及大气侧衬底传送室2702以外，各室可以独立地保持为真空状态。在大气侧衬底传送室2702中设置有传送机器人2763a，并且在传送室2704中设置有传送机器人2763b。通过利用传送机器人2763a及传送机器人2763b可以在制造设备2700中传送衬底。
传送室2704及各处理室的背压(全压)例如为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。传送室2704及各处理室的质量电荷比(m/z)是18的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。此外，传送室2704及各处理室的m/z是28的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。传送室2704及各处理室的m/z是44的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
传送室2704及各处理室内的全压及分压可以使用质量分析器测量。例如，使用由ULVAC,Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051即可。
此外，传送室2704及各处理室优选具有外部泄漏或内部泄漏少的结构。例如，传送室2704及各处理室的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。此外，例如，将m/z是18的气体分子(原子)的泄漏率设定为1×10-7Pa·m3/s以下，优选设定为3×10- 8Pa·m3/s以下。此外，例如，将m/z是28的气体分子(原子)的泄漏率设定为1×10-5Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。此外，例如，将m/z是44的气体分子(原子)的泄漏率设定为3×10-6Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。
泄漏率从利用上述质量分析器测量的全压及分压导出即可。泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指由于微小的孔或密封不良等，气体从真空系统的外部流入的现象。内部泄漏起因于来自真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
例如，优选使用金属垫片对传送室2704及各处理室的开闭部分进行密封。金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片的紧密性比O形环高，因此可以降低外部泄漏。通过利用由氟化铁、氧化铝、氧化铬等覆盖钝态的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
作为构成制造设备2700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。此外，也可以使用上述包含杂质的释放气体少的金属覆盖含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性，耐热且适于加工。在此，通过进行抛光等减少构件表面上的凹凸以缩小表面积，可以减少释放气体。
或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述制造设备2700的构件。
制造设备2700的构件优选尽量只由金属构成，例如当设置由石英等构成的观察窗(viewing window)等时，为了抑制释放气体，优选由其厚度薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
虽然存在于传送室2704及各处理室内的附着物附着于内壁等而不影响到传送室2704及各处理室的压力，但是该附着物成为在对传送室2704及各处理室进行排气时发生气体释放的原因。因此，虽然泄漏率与排气速度不相关，但是使用排气能力高的泵尽量地使存在于传送室2704及各处理室内的附着物脱离并预先进行排气是十分重要的。为了促进附着物的脱离，也可以对传送室2704及各处理室进行烘烤。通过进行烘烤，可以将附着物的脱离速度提高到10倍左右。烘烤以100℃以上且450℃以下进行即可。此时，通过在将非活性气体导入传送室2704及各处理室的同时去除附着物，可以进一步提高仅通过排气不容易脱离的水等的脱离速度。此外，通过对导入的非活性气体以与烘烤温度相同程度的温度进行加热，可以进一步提高附着物的脱离速度。这里，作为非活性气体优选使用稀有气体。
此外，优选通过导入被加热的稀有气体等非活性气体或氧等提高传送室2704及各处理室内的压力，并在经过一定时间之后再次对传送室2704及各处理室进行排气处理。可以由被加热的气体的导入使传送室2704及各处理室内的附着物脱离，由此可以减少存在于传送室2704及各处理室内的杂质。有效的是将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下。具体地，通过导入40℃以上且400℃以下，优选为50℃以上且200℃以下的非活性气体或氧等来将传送室2704及各处理室内的压力设定为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下，并将保持压力的期间设定为1分钟以上且300分钟以下，优选为5分钟以上且120分钟以下，即可。然后，对传送室2704及各处理室进行排气5分钟以上且300分钟以下，优选为10分钟以上且120分钟以下。
接着，使用图23所示的截面示意图说明处理室2706b及处理室2706c。
处理室2706b及处理室2706c例如是能够对被处理物进行微波处理的处理室。注意，处理室2706b与处理室2706c的不同之处仅在于进行微波处理时的气氛。因为处理室2706b和处理室2706c的其他结构相同，所以下面一并说明。
处理室2706b及处理室2706c包括缝隙天线板2808、电介质板2809、衬底架2812以及排气口2819。此外，在处理室2706b及处理室2706c的外部等设置有气体供应源2801、阀2802、高频产生器2803、波导管2804、模式转换器2805、气体管2806、波导管2807、匹配器(matching box)2815、高频电源2816、真空泵2817以及阀2818。
高频产生器2803通过波导管2804与模式转换器2805连接。模式转换器2805通过波导管2807与缝隙天线板2808连接。缝隙天线板2808与电介质板2809接触地配置。此外，气体供应源2801通过阀2802与模式转换器2805连接。并且，由经过模式转换器2805、波导管2807及电介质板2809的气体管2806对处理室2706b及处理室2706c导入气体。此外，真空泵2817具有通过阀2818及排气口2819从处理室2706b及处理室2706c排出气体等的功能。此外，高频电源2816通过匹配器2815与衬底架2812连接。
衬底架2812具有保持衬底2811的功能。例如，衬底架2812具有对衬底2811进行静电卡盘或机械卡盘的功能。此外，衬底架2812具有被高频电源2816供电的电极的功能。此外，衬底架2812在其内部包括加热机构2813并具有对衬底2811进行加热的功能。
作为真空泵2817，可以使用例如干燥泵、机械增压泵、离子泵、钛升华泵、低温泵或涡轮分子泵等。此外，除了真空泵2817以外，还可以使用低温冷阱。当使用低温泵及低温冷阱时可以高效地排出水，这是特别优选的。
作为加热机构2813，例如使用利用电阻发热体等进行加热的加热机构即可。或者，还可以使用利用被加热的气体等介质的热传导或热辐射来进行加热的加热机构。例如，可以使用GRTA(Gas Rapid Thermal Annealing：气体快速热退火)或LRTA(Lamp RapidThermal Annealing：灯快速热退火)等的RTA(Rapid Thermal Annealing：快速热退火)。GRTA利用高温气体进行热处理。作为气体使用非活性气体。
此外，气体供应源2801可以通过质量流量控制器与精制器连接。作为气体，优选使用露点为-80℃以下，优选为-100℃以下的气体。例如，可以使用氧气体、氮气体及稀有气体(氩气等)。
作为电介质板2809例如使用氧化硅(石英)、氧化铝(alumina)或氧化钇(yttria)等即可。此外，也可以在电介质板2809的表面进一步形成有其他保护层。作为保护层可以使用氧化镁、氧化钛、氧化铬、氧化锆、氧化铪、氧化钽、氧化硅、氧化铝或氧化钇等。因为电介质板2809暴露于后述的高密度等离子体2810的特别高密度区域中，所以通过设置保护层可以减轻损伤。其结果是，可以抑制进行处理时的微粒的增加等。
高频产生器2803具有例如产生0.3GHz以上且6.0GHz以下的微波的功能。例如，可以产生0.7GHz以上且1.1GHz以下、2.2GHz以上且2.8GHz以下，或者5.0GHz以上且6.0GHz以下的微波。高频产生器2803所产生的微波通过波导管2804传送到模式转换器2805。在模式转换器2805中，将被传送的TE模式的微波转换为TEM模式的微波。然后，该微波通过波导管2807传送到缝隙天线板2808。在缝隙天线板2808中设置有多个缝隙，微波透过该缝隙及电介质板2809。然后，在电介质板2809的下方产生电场而可以生成高密度等离子体2810。高密度等离子体2810包括根据从气体供应源2801供应的气体种类的离子及自由基。例如，高密度等离子体2810包括氧自由基等。
此时，通过利用在高密度等离子体2810中生成的离子及自由基可以改善衬底2811上的膜等的质量等。此外，有时优选使用高频电源2816对衬底2811一侧施加偏压。作为高频电源2816，例如可以使用13.56MHz、27.12MHz等频率的RF(Radio Frequency)电源。通过对衬底一侧施加偏压，可以高效地使高密度等离子体2810中的离子到达衬底2811上的膜等的开口部的深部。
例如，通过从气体供应源2801导入氧，可以在处理室2706b或处理室2706c内进行使用高密度等离子体2810的氧自由基处理。
接着，使用图24所示的截面示意图说明处理室2706a及处理室2706d。
处理室2706a及处理室2706d例如是能够对被处理物照射电磁波的处理室。注意，处理室2706a与处理室2706d的不同之处仅在于电磁波的种类。因为处理室2706a和处理室2706d的其他结构大多是相同的，所以下面一并说明。
处理室2706a及处理室2706d包括一个或多个灯2820、衬底架2825、气体导入口2823以及排气口2830。此外，在处理室2706a及处理室2706d的外部等设置有气体供应源2821、阀2822、真空泵2828以及阀2829。
气体供应源2821通过阀2822与气体导入口2823连接。真空泵2828通过阀2829与排气口2830连接。灯2820与衬底架2825相对地配置。衬底架2825具有保持衬底2824的功能。此外，衬底架2825在其内部包括加热机构2826并具有对衬底2824进行加热的功能。
作为灯2820，例如可以使用具有放射可见光或紫外光等的电磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波长区域中具有峰值的电磁波的功能的光源。
例如，作为灯2820，可以使用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯等的光源。
例如，从灯2820放射的电磁波的一部分或全部被衬底2824抽吸，由此可以改善衬底2824上的膜等的质量。例如，可以生成或减少缺陷、或者可以去除杂质。与此同时，通过加热衬底2824，可以高效地生成或降低缺陷、或者可以去除杂质等。
或者，例如，也可以利用从灯2820放射的电磁波使衬底架2825发热，由此对衬底2824进行加热。在此情况下，不需要在衬底架2825的内部包括加热机构2826。
真空泵2828可参照关于真空泵2817的记载。此外，加热机构2826可参照关于加热机构2813的记载。此外，气体供应源2821可参照关于气体供应源2801的记载。
可用于本实施方式的微波处理设备不局限于上述微波处理设备，可以使用图25所示的微波处理设备2900。微波处理设备2900包括石英管2901、排气口2819、气体供应源2801、阀2802、高频产生器2803、波导管2804、气体管2806、真空泵2817及阀2818。此外，微波处理设备2900在石英管2901内包括支撑多个衬底2811(2811_1至2811_n，n是2以上的整数)的衬底架2902。此外，微波处理设备2900也可以在石英管2901的外侧包括加热单元2903。
由高频产生器2803产生的微波通过波导管2804照射到设置在石英管2901内的衬底。真空泵2817通过阀2818与排气口2819连接，可以调整石英管2901内部的压力。此外，气体供应源2801通过阀2802与气体管2806连接，可以对石英管2901内导入所希望的气体。此外，通过加热单元2903可以将石英管2901内的衬底2811加热到所希望的温度。或者，也可以通过加热单元2903加热从气体供应源2801供应的气体。通过微波处理设备2900，可以对衬底2811同时进行加热处理和微波处理。此外，可以在加热衬底2811之后进行微波处理。此外，可以在对衬底2811进行微波处理之后进行加热处理。
可以将衬底2811_1至衬底2811_n都设为形成半导体装置或存储装置的处理衬底，也可以将衬底2811_1至衬底2811_n的一部衬底设为伪衬底。例如，也可以将衬底2811_1及衬底2811_n设为伪衬底且将衬底2811_2至衬底2811_n-1设为处理衬底。此外，也可以将衬底2811_1、衬底2811_2、衬底2811_n-1及衬底2811_n设为伪衬底且将衬底2811_3至衬底2811_n-2设为处理衬底。通过使用伪衬底，可以在微波处理或加热处理时多个处理衬底均匀地被处理而可以降低处理衬底间的不均匀，所以是优选的。例如，通过将伪衬底配置在最接近于高频产生器2803及波导管2804的处理衬底上，可以抑制该处理衬底直接暴露于微波，所以是优选的。
通过使用上述制造设备，可以抑制杂质混入到被处理物并可以改善膜质量。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式2)
在本实施方式中，说明存储装置的存储器串120的电路结构及工作。图26示出存储器串120的电路结构例子。此外，图27示出存储元件MC的等效电路图。
在附图等中，为了容易理解布线、电极或导电体等的电位，有时在与布线、电极或导电体等相邻的位置附上表示H电位的“H”或者表示L电位的“L”。此外，有时对发生电位变化的布线、电极或导电体以带框的形式附上“H”或“L”。此外，在晶体管处于关闭状态下，有时在该晶体管上重叠地附上符号“×”。
<存储器串的电路结构例子>
图26示出包括五个存储元件MC的存储器串120的电路结构例子。存储元件MC包括晶体管WTr及晶体管RTr。在图26中，将包括在存储元件MC[1]中的晶体管WTr记载为晶体管WTr[1]，将包括在存储元件MC[1]中的晶体管RTr记载为晶体管RTr[1]。因此，图26所示的存储器串120包括晶体管WTr[1]至晶体管WTr[5]以及晶体管RTr[1]至晶体管RTr[5]。此外，图26所示的存储器串120包括晶体管STr1、晶体管STr2以及晶体管STr3。存储器串120是NAND型存储装置。
此外，在等效电路图等中，为了明确示出晶体管为OS晶体管，有时对晶体管的电路符号添加“OS”。同样，为了明确示出晶体管为Si晶体管(被形成沟道的半导体层使用硅的晶体管)，有时对晶体管的电路符号添加“Si”。在图26中，晶体管WTr和晶体管RTr都是OS晶体管。
包括OS存储器的NAND型存储装置也被称为“OS NAND型”或“OS NAND型存储装置”。此外，具有多个OS存储器被层叠在Z方向上的结构的OS NAND型存储装置也被称为“3D OSNAND型”或“3D OS NAND型存储装置”。
晶体管WTr为常关闭型晶体管，晶体管RTr为常开启型晶体管。此外，如在上述实施方式中说明，晶体管RTr在栅极和半导体层之间包括导电体128。导电体128可以被用作晶体管RTr的浮动栅极。例如，将包括在晶体管RTr[1]中的导电体128称为导电体128[1]。
此外，将导电体128和晶体管WTr的源极和漏极中的一个电连接的节点记载为节点ND。例如，将导电体128[1]和晶体管WTr[1]的源极和漏极中的一个电连接的节点称为节点ND[1]。
晶体管RTr[1]的源极和漏极中的一个与晶体管STr1的源极和漏极中的一个电连接，晶体管RTr[1]的源极和漏极中的另一个与晶体管RTr[2]的源极和漏极中的一个电连接。晶体管RTr[1]的栅极与导电体RWL[1]电连接。晶体管RTr[1]的背栅极与导电体BG电连接。晶体管WTr[1]的源极和漏极中的一个与导电体128[1]电连接，晶体管WTr[1]的源极和漏极中的另一个与导电体128[2]电连接。晶体管WTr[1]的栅极与导电体WWL[1]电连接。此外，晶体管STr1的源极和漏极中的另一个与导电体122电连接，晶体管STr1的栅极与导电体SG电连接。
在此，如图27所示，可以用电容器Cs和晶体管Tr取代而表示晶体管RTr。晶体管Tr的栅极通过电容器Cs与导电体RWL电连接。
此外，晶体管RTr[5]的源极和漏极中的一个与晶体管RTr[4]的源极和漏极中的另一个电连接，晶体管RTr[5]的源极和漏极中的另一个与晶体管STr2的源极和漏极中的一个电连接。晶体管RTr[5]的栅极与导电体RWL[5]电连接。晶体管RTr[5]的背栅极与导电体BG电连接。晶体管WTr[5]的源极和漏极中的一个与导电体128[5]电连接，晶体管WTr[5]的源极和漏极中的另一个与晶体管STr3的源极和漏极中的一个电连接。晶体管WTr[5]的栅极与导电体WWL[5]电连接。此外，晶体管STr2的源极和漏极中的另一个与导电体RBL电连接，晶体管STr2的栅极与导电体RSEL电连接。此外，晶体管STr3的源极和漏极中的另一个与导电体WBL电连接，晶体管STr3的栅极与导电体WSEL电连接。
当存储器串120包括n个(n为1以上的整数)存储元件MC时，在第一、第n存储元件MC以外的第i(i为1以上且n以下的整数)存储元件MC[i]中，晶体管RTr[i]的源极和漏极中的一个与晶体管RTr[i-1]的源极和漏极中的另一个电连接，晶体管RTr[i]的源极和漏极中的另一个与晶体管RTr[i+1]的源极和漏极中的一个电连接。晶体管RTr[i]的栅极与导电体RWL[i]电连接。晶体管RTr[i]的背栅极与导电体BG电连接。晶体管WTr[i]的源极和漏极中的一个与导电体128[i]电连接，晶体管WTr[i]的源极和漏极中的另一个与导电体128[i+1]电连接。晶体管WTr[i]的栅极与导电体WWL[i]电连接。
晶体管STr1及晶体管STr2例如既可以是OS晶体管又可以是Si晶体管。也可以晶体管STr1和晶体管STr2中的一个是OS晶体管，另一个是Si晶体管。当晶体管WTr和晶体管RTr的双方使用OS晶体管形成时，优选晶体管STr1及晶体管STr2也使用OS晶体管形成。通过使用于晶体管的半导体材料一致，可以提高半导体装置的生产率。
此外，也可以作为晶体管WTr使用OS晶体管且作为晶体管RTr使用Si晶体管。图28示出作为晶体管WTr使用OS晶体管且作为晶体管RTr使用Si晶体管时的存储器串120的等效电路图。
当晶体管RTr使用Si晶体管形成时，例如将多晶硅用于半导体125即可。当晶体管WTr使用OS晶体管形成时，例如将CAAC-IGZO用于半导体127即可。
此外，如图29所示，根据目的或用途等，作为晶体管WTr可以使用Si晶体管，作为晶体管RTr可以使用OS晶体管。此外，如图30所示，根据目的或用途等，作为晶体管WTr和晶体管RTr都可以使用Si晶体管。当作为晶体管WTr和晶体管RTr的双方使用Si晶体管时，优选作为晶体管STr1及晶体管STr2也使用Si晶体管。
<存储器串的工作例子>
接着，说明图26所示的存储器串120的工作例子。
[写入工作]
在本实施方式中，说明对存储元件MC[1]及存储元件MC[3]写入H电位且对其他存储元件MC写入L电位时的工作例子。图31是说明写入工作的时序图。图32A至图36B是用来说明写入工作的电路图。
作为初始状态假设存储元件MC[1]至存储元件MC[5]被写入L电位。此外，假设导电体WWL[1]至导电体WWL[5]、导电体RWL[1]至导电体RWL[5]、导电体WSEL、导电体RSEL、导电体BG、导电体WBL、导电体RBL、导电体SG及导电体122被供应L电位。导电体BG可以控制晶体管RTr的阈值。可以适当地调节供应到导电体BG的电位，以使晶体管RTr为所希望的常开启型晶体管。此外，将导电体WSEL和导电体RSEL假设为共用导电体来进行说明，但是它们也可以为分别不同的导电体。
[期间T1]
在期间T1，向导电体WWL[1]至导电体WWL[5]、导电体WBL及导电体WSEL(及导电体RSEL)供应H电位(参照图32A)。由此，节点ND[1]至节点ND[5]的电位变为H电位。
[期间T2]
在期间T2，向导电体WWL[1]供应L电位(参照图32B)。由此，晶体管WTr[1]变为关闭状态，写入到节点ND[1]的电荷被保持。在此，保持相当于H电位的电荷。
[期间T3]
在期间T3，向导电体WBL供应L电位(参照图33A)。由此，节点ND[2]至节点ND[5]的电位变为L电位。此时，导电体128[2]至导电体128[5]的电位也变为L电位，但是因为晶体管RTr是常开启型晶体管，所以晶体管RTr[2]至晶体管RTr[5]不会变为关闭状态。
[期间T4]
在期间T4，向导电体WWL[2]供应L电位(参照图33B)。由此，晶体管WTr[2]变为关闭状态，写入到节点ND[2]的电荷被保持。在此，保持相当于L电位的电荷。
[期间T5]
在期间T5，向导电体WBL供应H电位(参照图34A)。由此，节点[3]至节点[5]的电位变为H电位。
[期间T6]
在期间T6，向导电体WWL[3]供应L电位(参照图34B)。由此，晶体管WTr[3]变为关闭状态，写入到节点ND[3]的电荷被保持。在此，保持相当于H电位的电荷。
[期间T7]
在期间T7，向导电体WBL供应L电位(参照图35A)。由此，节点ND[4]及节点ND[5]的电位变为L电位。
[期间T8]
在期间T8，向导电体WWL[4]供应L电位(参照图35B)。由此，晶体管WTr[4]变为关闭状态，写入到节点ND[4]的电荷被保持。在此，保持相当于L电位的电荷。
[期间T9]
在期间T9，将导电体WBL的电位保持为L电位(参照图36A)。因此，节点ND[5]的电位也被保持为L电位。
[期间T10]
在期间T10，向导电体WWL[5]供应L电位(参照图36B)。由此，晶体管WTr[5]变为关闭状态，写入到节点ND[5]的电荷被保持。在此，保持相当于L电位的电荷。此外，向导电体WSEL(及导电体RSEL)供应L电位。
如此，可以将信息写入存储元件MC中。
注意，当将信息写入多个存储元件MC中的第i(i＝1除外)存储元件MC中时，可以省略到第i-1存储元件MC的信息写入工作。例如，当想要将信息写入存储元件MC[4]中时，也可以不进行存储元件MC[1]至存储元件MC[3]的信息写入工作。换言之，可以省略本实施方式所示的期间T1至期间T6的写入工作。因此，可以减少存储装置的写入工作所需要的时间以及功耗。
[读出工作]
说明上述电路结构的存储器串120的读出工作例子。作为初始状态假设存储元件MC[1]及存储元件MC[3]保持H电位。此外，假设导电体WWL[1]至导电体WWL[5]、导电体RWL[1]至导电体RWL[5]、导电体WSEL、导电体RSEL、导电体BG、导电体WBL、导电体RBL、导电体SG及导电体122被供应L电位。图37A及图37B是说明读出工作的时序图。图38A至图39B是用来说明读出工作的电路图。
<保持电位为H电位的情况>
首先，说明保持H电位的存储元件MC[3]的读出工作。
[期间T11]
在期间T11，向导电体RWL[1]至导电体RWL[5]及导电体RSEL(及导电体WSEL)供应H电位(参照图38A)。由此，晶体管STr2(及晶体管STr3)变为开启状态，使晶体管RTr的半导体127和导电体RBL之间导通。在此状态下，对导电体RBL和半导体127进行H电位的预充电，使它们处于浮动状态。
在此，说明晶体管的Id-Vg特性。图40A及图40B是说明晶体管的Id-Vg特性的图。在图40A及图40B中，横轴表示栅极电压(Vg)，纵轴表示漏极电流(Id)。图40A示出常关闭型晶体管的Id-Vg特性，图40B示出常开启型晶体管的Id-Vg特性。
H电位是比L电位高的电位。当L电位为0V时，H电位为正电压。在常关闭型晶体管中，Vg为L电位(0V)时的沟道电阻值(源极和漏极间的电阻值)极大，Id几乎没有流过。此外，当Vg变为H电位时，沟道电阻值下降而Id增加(参照图40A)。
在常开启型晶体管中，即使在Vg为L电位时，沟道电阻值也小，与常关闭型晶体管相比更多的Id流过。此外，当Vg变为H电位时，沟道电阻值进一步变小，Id进一步增加(参照图40B)。
因为晶体管RTr是常开启型晶体管，所以即使导电体RWL的电位被保持为L电位也可以进行半导体127的预充电。但是在向导电体RWL供应H电位的情况下晶体管RTr的通态电阻变低，所以可以减少预充电所需要的时间和功耗。
[期间T12]
在期间T12，向导电体RWL[3]供应L电位(参照图38B)。因为节点ND[3]保持H电位，所以即使导电体RWL[3]的电位变为L电位，晶体管RTr[3]的沟道电阻值也持续为小。
[期间T13]
在期间T13，向导电体SG供应H电位，将晶体管STr1变为开启状态(参照图39A)。由此，使导电体RBL和导电体122之间导通。此时，因为导电体RWL[1]、导电体RWL[2]、导电体RWL[4]及导电体RWL[5]被供应H电位，所以无论节点ND的电位如何晶体管RTr[1]、晶体管RTr[2]、晶体管RTr[4]及晶体管RTr[5]的沟道电阻值都小。虽然导电体RWL[3]被供应L电位，但是因为节点ND[3]保持H电位所以晶体管RTr[3]的沟道电阻值也小。因此，处于浮动状态的导电体RBL的电位从H电位急剧地变为L电位(参照图37A)。
[期间T14]
在期间T14，向导电体RSEL(及导电体WSEL)、导电体RWL及导电体SG供应L电位(参照图39B)。
<保持电位为L电位的情况>
接着，说明保持L电位的存储元件MC[2]的读出工作。在读出保持在存储元件MC[2]中的信息(电位)的情况下，在期间T12使导电体RWL[2]的电位为L电位(参照图37B)。此时，因为节点ND[2]保持L电位，所以晶体管RTr[2]仍具有大沟道电阻值。
接着，在期间T13，向导电体SG供应H电位，使导电体RBL和导电体122之间导通。此时，因为晶体管RTr[2]的沟道电阻值较大，所以导电体RBL的从H电位到L电位的电位变化比较缓慢。
如此，在期间T13，通过使对应于想要读出的存储元件MC的导电体RWL的电位为L电位，可以知道保持在该存储元件MC中的信息。
<变形例子>
图41示出存储器串120的变形例子的存储器串120A的电路结构例子。存储器串120A具有对存储器串120追加晶体管STr3的电路结构。
在图41所示的存储器串120A中，晶体管WTr[5]的源极和漏极中的另一个不与晶体管STr2的源极和漏极中的一个电连接，而与晶体管STr3的源极和漏极中的一个电连接。此外，晶体管STr3的源极和漏极中的另一个与导电体BL电连接。此外，晶体管STr2的栅极与导电体RSEL电连接，晶体管STr3的栅极与导电体WSEL电连接。
在写入工作中，将晶体管STr3处于开启状态且将晶体管STr2处于关闭状态。在读出工作中，将晶体管STr3处于关闭状态且将晶体管STr2处于开启状态。当经过导电体BL进行信息的写入或读出时，可以使用各自的专用晶体管切换信息传递路径。因此，存储装置的工作比较稳定，可以提高存储装置的可靠性。
此外，像图42所示的存储器串120B那样，也可以共同使用晶体管STr2和晶体管STr3。在此情况下，将晶体管STr2的源极和漏极中的另一个电连接到导电体BL即可。在写入工作及读出工作中通过导电体BL进行信息写入及读出。通过设置在写入工作及读出工作中共用的导电体BL，可以减少布线个数。
图43所示的存储器串120C具有对存储器串120追加晶体管STr4的电路结构。晶体管STr4的源极和漏极中的一个与晶体管WTr[1]的源极和漏极中的一个电连接，晶体管STr4的源极和漏极中的另一个与导电体WBL[2]电连接。晶体管STr4的栅极与导电体WSEL[2]电连接。
此外，在存储器串120B中，晶体管STr3的栅极与导电体WSEL[1]电连接，晶体管STr3的源极和漏极中的另一个与导电体WBL[1]电连接。此外，如图41所示，也可以采用将晶体管STr2及晶体管STr3电连接到导电体BL的电路结构。
在存储器串120B中，可以从导电体WBL[1]和导电体WBL[2]的双方进行信息写入。因此，可以提高信息的写入速度。此外，更牢固地供应相当于写入信息的电荷。
此外，当对第i存储元件MC写入信息时，在i接近n的情况下，通过从导电体WBL[1]一侧写入信息，可以省略第一至第i-1存储元件MC的信息写入工作。此外，在i接近1的情况下，通过从导电体WBL[2]一侧写入信息，可以省略第i+1至第n存储元件MC的信息写入工作。在存储器串120B中，可以进一步减少写入工作所需要的时间以及功耗。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式3)
在本实施方式中，说明包括存储装置100的半导体装置200的结构例子。
图44是示出本发明的一个方式的半导体装置200的结构例子的方框图。图44所示的半导体装置200包括驱动电路210及存储阵列220。存储阵列220包括一个以上的存储装置100。图44示出存储阵列220包括配置为矩阵状的多个存储装置100的例子。
驱动电路210包括PSW241(功率开关)、PSW242及外围电路215。外围电路215包括外围电路211、控制电路212及电压生成电路228。此外，半导体装置200包括存储阵列220、PSW241、PSW242、外围电路211、控制电路212、电压生成电路228等具有各种功能的元件或电路等。因此，半导体装置200也可以被称为系统或子系统。
在半导体装置200中，根据需要可以适当地取舍上述各电路、各信号及各电压。或者，也可以增加其它电路或其它信号。信号BW、信号CE、信号GW、信号CLK、信号WAKE、信号ADDR、信号WDA、信号PON1、信号PON2为从外部输入的信号，信号RDA为输出到外部的信号。信号CLK为时钟信号。
此外，信号BW、信号CE及信号GW是控制信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。信号ADDR为地址信号。信号WDA为写入数据，信号RDA为读出数据。信号PON1、PON2为电源门控控制用信号。此外，信号PON1、PON2也可以在控制电路212中生成。
控制电路212为具有控制半导体装置200的整体工作的功能的逻辑电路。例如，控制电路对信号CE、信号GW及信号BW进行逻辑运算来决定半导体装置200的工作模式(例如，写入工作、读出工作)。或者，控制电路212生成外围电路211的控制信号，以执行上述工作模式。
电压生成电路228具有生成负电压的功能。信号WAKE具有控制对电压生成电路228输入信号CLK的功能。例如，当信号WAKE被施加H电平的信号时，信号CLK被输入到电压生成电路228，电压生成电路228生成负电压。
外围电路211是用来对存储装置100进行数据的写入及读出的电路。外围电路211包括行译码器221、列译码器222、行驱动器223、列驱动器224、输入电路225、输出电路226及读出放大器227。
行译码器221及列译码器222具有对信号ADDR进行译码的功能。行译码器221是用来指定要访问行的电路，列译码器222是用来指定要访问列的电路。行驱动器223具有选择由行译码器221指定的导电体WL的功能。列驱动器224具有如下功能：将数据写入存储装置100的功能；从存储装置100读出数据的功能；保持所读出的数据的功能等。
输入电路225具有保持信号WDA的功能。输入电路225中保持的数据输出到列驱动器224。输入电路225的输出数据是写入存储装置100的数据(Din)。由列驱动器224从存储装置100读出的数据(Dout)被输出至输出电路226。输出电路226具有保持Dout的功能。此外，输出电路226具有将Dout输出到半导体装置200的外部的功能。从输出电路226输出的数据为信号RDA。
PSW241具有控制向外围电路215供给VDD的功能。PSW242具有控制向行驱动器223供给VHM的功能。在此，半导体装置200的高电源电压为VDD，低电源电压为GND(接地电位)。此外，VHM是用来使字线成为高电平的高电源电压，其高于VDD。利用信号PON1控制PSW241的开/关，利用信号PON2控制PSW242的开/关。在图44中，外围电路215中被供应VDD的电源域的个数为1，但是也可以为多个。此时，可以对各电源域设置功率开关。
驱动电路210及存储阵列220设置在同一平面上。此外，如图45A所示，驱动电路210与存储阵列220也可以重叠。通过使驱动电路210与存储阵列220重叠，可以缩短信号传输距离。如图45B所示，也可以在驱动电路210上层叠多个存储阵列220。
此外，如图45C所示，也可以在驱动电路210的上层和下层中设置存储阵列220。图45C示出在驱动电路210的上层和下层中分别设置一层存储阵列220的例子。通过用多个存储阵列220夹持驱动电路210，可以进一步缩短信号传输距离。此外，层叠在驱动电路210的上层的存储阵列220和层叠在驱动电路210的下层的存储阵列220的层数都是一层以上即可。层叠在驱动电路210的上层的存储阵列220个数和层叠在驱动电路210的下层的存储阵列220个数优选相等。
<半导体装置200的截面结构例子>
图46示出图45A所示的半导体装置200的截面结构例子。图46示出图45A所示的半导体装置200的一部分。
图46示出包括在驱动电路210中的晶体管301、晶体管302及晶体管303。晶体管301及晶体管302被用作读出放大器227的一部分。此外，晶体管303被用作列选择开关。具体而言，包括在存储阵列220中的导电体BL与晶体管301的源极和漏极中的一个电连接，晶体管301的栅极与晶体管302的源极和漏极中的一个电连接，晶体管302的栅极与晶体管301的源极和漏极中的另一个电连接。此外，晶体管301的源极和漏极中的一个以及晶体管302的源极和漏极中的另一个与被用作列选择开关的晶体管303的源极和漏极中的一个电连接。由此，可以缩小半导体装置200的布局面积。图46示出对于一个存储器串设置七个存储元件MC的例子。但是，对于一个存储器串设置的存储元件MC的数量不局限于此。例如，对于一个存储器串设置的存储元件MC的数量可以是32个、64个、128个或200个以上。
存储阵列220的导电体BL通过导电体715、导电体714、导电体705以及以嵌入绝缘体726及绝缘体722等中的方式形成的导电体752与读出放大器227、被用作列选择开关的晶体管303电连接。驱动电路210所包括的电路及晶体管只是一个例子而已，不局限于其电路结构及晶体管结构。除了上述以外，可以根据控制电路、行译码器、行驱动器、源极线驱动器、输入输出电路等半导体装置200的结构及其驱动方法设置适当的电路及晶体管。
晶体管301、晶体管302及晶体管303设置在衬底311上，各自包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。此外，如图46所示，有时共同使用一个低电阻区域作为晶体管301和晶体管302中的一个的源区域或漏区域以及晶体管301和晶体管302中的另一个的源区域或漏区域。
在晶体管301、晶体管302及晶体管303中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管301、晶体管302及晶体管303也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
晶体管301、晶体管302及晶体管303可以是p沟道型晶体管或者n沟道型晶体管，优选的是，晶体管301和晶体管302是具有互不相同的极性的晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用使晶格应力，以改变晶面间距来控制有效质量的硅。此外，晶体管301、晶体管302及晶体管303也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
绝缘体315被用作晶体管301、晶体管302及晶体管303的栅极绝缘膜。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面优选使用钨。
此外，优选导电体316的上方设置有被用作蚀刻停止层的绝缘体317。此外，优选绝缘体315的侧面设置有被用作间隔物的绝缘体318。通过设置绝缘体317及绝缘体318，可以自对准地决定低电阻区域314a及低电阻区域314b与导电体328电连接的区域。因此，即使在形成用来使低电阻区域314a及低电阻区域314b的一部分露出的开口时发生对准偏差，也可以形成用来使所要的区域露出的开口。通过在如此形成的开口中形成导电体328，在低电阻区域314a及低电阻区域314b与导电体328之间可以实现接触电阻得到降低的良好的接触。有时将如此形成的低电阻区域314a及低电阻区域314b与导电体328的接触称为自对准接触。此外，也可以以嵌入绝缘体317及绝缘体322中的方式设置与导电体316电连接的导电体329。
以覆盖晶体管301、晶体管302及晶体管303的方式依次层叠有绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327。
作为绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作用来使因设置在其下方的晶体管301等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管301等扩散到设置有存储阵列220的区域中的具有阻挡性的膜。
作为具有氢阻挡性的膜的一个例子，例如可以使用通过PEALD法或CVD法沉积的氮化硅。在此，有时氢扩散到存储元件MC等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在存储元件MC与晶体管301等之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等分析。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326及绝缘体327的介电常数优选比绝缘体324低。例如，绝缘体326及绝缘体327的相对介电常数优选低于4，更优选低于3。例如，绝缘体326及绝缘体327的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324、绝缘体326及绝缘体327中嵌入与存储阵列220电连接的导电体328、导电体329及导电体330等。此外，导电体328、导电体329及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328、导电体329及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料，可以降低布线电阻。
此外，也可以在绝缘体327及导电体330上设置布线层。例如，在图46中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有插头或布线的功能。此外，导电体356可以使用与导电体328、导电体329及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体350例如优选使用具有氢阻挡性的绝缘体。此外，导电体356优选包含具有氢阻挡性的导电体。尤其是，在具有氢阻挡性的绝缘体350所具有的开口部中形成具有氢阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管301等与存储元件MC分离，从而可以抑制氢从晶体管301等扩散到存储元件MC中。
注意，作为具有氢阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管301等扩散。此时，具有氢阻挡性的氮化钽层优选与具有氢阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上设置布线层。例如，在图46中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328、导电体329及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体360例如优选使用具有氢阻挡性的绝缘体。此外，导电体366优选包含具有氢阻挡性的导电体。尤其是，在具有氢阻挡性的绝缘体360所具有的开口部中形成具有氢阻挡性的导电体。通过采用该结构，可以使用阻挡层分离晶体管301等与存储元件MC，从而可以抑制氢从晶体管301等扩散到存储元件MC中。
绝缘体364及导电体366上设置有绝缘体722，并且绝缘体722的上方设置有存储阵列220。也可以在绝缘体364和绝缘体722之间设置使用与绝缘体324同样的材料的阻挡膜。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，说明将根据本发明的一个方式的半导体装置应用于信息处理装置的例子。
一般来说，计算机包括母板上的处理器、主存储器、存储器(storage)等作为构成要素，各构成要素例如通过总线电连接。由此，总线越长寄生电阻越大，从而发送信号所需的功耗也增加。
具体而言，计算机例如具有图47A所示的结构。计算机包括母板BD，母板BD上设置有运算处理装置(处理器、CPU等)10、主存储器(DRAM(动态随机存取存储器)等)30、存储器(三维NAND型存储装置、3D OS NAND型存储装置等)40、接口60等。此外，图47示出还被用作主存储器的SRAM(静态随机存取存储器)20，但是SRAM不一定需要设置在母板BD上。
图47示出运算处理装置10包括寄存器11的结构。
在图47A中，运算处理装置10与SRAM20、主存储器30、存储器40以及接口60电连接。此外，主存储器30与SRAM20及存储器40电连接。
此外，图47A的计算机的各构成要素通过总线BSH电连接。也就是说，计算机的构成要素越多或者母板BD越大作为引线的总线BSH越长，从而发送信号所需的功耗也增加。
图47A的计算机也可以将该计算机的各构成要素聚集在一个芯片上，以得到单片IC(集成电路)。此时，可以将在上述实施方式中说明的信息处理装置应用于主存储器30及存储器40。图47B示出这样将图47A的计算机形成为单片IC的情况。
图47B的单片IC包括含有Si的半导体衬底上的电路层LGC。此外，还包括电路层LGC上部的存储层STR及存储层STR上部的电路层OSC。
电路层LGC例如包括多个电路，该多个电路包括形成在含有Si的半导体衬底SBT中的Si晶体管。该多个电路的一部分例如可以为图47A中的运算处理装置10、SRAM20等。此外，在将信息处理装置应用于主存储器30及存储器40的情况下，该多个电路的一部分例如可以为后述的信息处理装置50所包括的控制器1197。
尤其是，SRAM20例如可以使用Si晶体管，以提高SRAM的驱动频率。
存储层STR被用作包括Si晶体管及/或OS晶体管的存储部。存储层STR例如可以为三维NAND型存储电路、3D OS NAND型存储电路等。因此，存储层STR包括信息处理装置中的存储部1196、图47A中的存储器40等。
此外，通过使用3D OS NAND型存储电路，可以降低图47B的单片IC的功耗。
电路层OSC例如具有包括OS晶体管的多个电路。该多个电路的一部分例如可以为与运算处理装置10、SRAM20等电路层LGC所包括的电路不同的电路。
在图47B的单片IC中没设置用来在母板上做引线的总线BSH，由此电连接各构成要素的布线变短。因此，可以降低发送信号所需的功耗。
此外，图47B的单片IC包括信息处理装置50。由此，信息处理装置50起到图47A中的存储器40及主存储器30的作用。因此，在图47B的单片IC中，存储层STR的存储部1196可以具有主存储器30的功能。
与图47A的计算机相比，图47B的单片IC因没有总线BSH且使用存储部1196代替主存储器30而可以减少电路面积。
接着，图48A及图48B分别示出图47A的计算机及图47B的单片IC的存储器层次的一个例子。
一般来说，在存储器层次中，越是上层的存储装置越被要求更快的工作速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。在图48A中，例如从最上层依次示出CPU(运算处理装置10)所包括的寄存器、SRAM、主存储器30所包括的DRAM以及存储器40所包括的三维NAND型存储电路。
因为运算处理装置10所包括的寄存器及SRAM用于运算结果的暂时储存等，所以运算处理装置10的访问频率高。因此，与存储容量相比更需求快的工作速度。此外，寄存器还具有保持运算处理装置的设定信息等的功能。
作为一个例子，主存储器30所包括的DRAM具有储存从存储器40读出的程序或数据的功能。DRAM的记录密度大约为0.1Gbit/mm2至0.3Gbit/mm2。
存储器40具有保持需要长期保存的数据和运算处理装置所使用的各种程序等的功能。因此，与快工作速度相比，存储器40被要求具有大存储容量及高记录密度。用于存储器40的存储装置的记录密度大约为0.6Gbit/mm2以上且6.0Gbit/mm2以下。因此，作为存储器40，可以使用三维NAND型存储电路、硬盘驱动器(HDD)等。
图47B的单片IC起到图47A的存储器40及主存储器30的作用，由此图47B的单片IC的存储器层次为图48B所示的。
也就是说，在图47B的单片IC中，信息处理装置50的存储部所包括的存储单元不仅可以被用作存储部的缓存，而且还可以被用作图47A的计算机中的主存储器30。因此，在图47B的单片IC中不需要设置DRAM等主存储器30，从而可以减少图47B的单片IC的电路面积。此外，可以降低使DRAM等主存储器30工作所需的功耗。
图47B所示的单片IC的结构只是一个例子，不局限于本发明的一个方式。图47B所示的单片IC也可以根据状况而改变结构。例如，在图47B的单片IC中，在作为SRAM被要求1GHz以上的高速存储器的情况下，SRAM也可以被混装在运算处理装置中。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
在本实施方式中，参照图49A和图49B说明安装有本发明的存储装置的半导体装置之一的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图49A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图49B所示那样与印刷线路板(PCB：Printed Circuit Board)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。优选将上述实施方式所示的半导体装置用于闪存1222。通过将上述实施方式所示的半导体装置用于闪存1222，可以增加闪存1222的存储容量。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有A/D(模拟/数字)转换电路和D/A(数字/模拟)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有被用作DRAM1221的控制器的电路及被用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用USB(Universal Serial Bus：通用串行总线)、HDMI(High-Definition MultimediaInterface：高清晰度多媒体接口)(注册商标)等。
网络电路1216包括用来与LAN(Local Area Network：局域网)等连接的网络电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式等所示的结构适当地组合而实施。
(实施方式6)
在本实施方式中，说明使用上述实施方式所示的存储装置的应用例子。可以将上述实施方式所示的存储装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图50A至图50E示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图50A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1105等。
图50B是SD卡的外观示意图，图50C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1114等。
图50D是SSD的外观示意图，图50E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的存储装置或半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
(实施方式7)
图51A至图51G示出具有安装有本发明的一个方式的存储装置或半导体装置的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的存储装置或半导体装置可以安装在各种各样的电子设备。作为电子设备的例子，例如有信息终端、计算机、智能手机、电子书阅读器、电视装置、数字标牌(Digital Signage)、弹珠机等大型游戏机、数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、录音再现装置、导航系统、声音再现装置等。在此，计算机包括平板电脑、笔记本电脑、台式电脑、如服务系统等大型计算机。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能等。
[信息终端]
通过使用根据本发明的一个方式的存储装置或半导体装置，可以形成微控制器的程序储存用存储装置。因此，根据本发明的一个方式可以实现微控制器的小型化。
图51A示出信息终端之一的移动电话机(智能手机)。信息终端5100包括外壳5101及显示部5102，作为输入接口在显示部5102中具有触控面板，并且在外壳5101上设置有按钮。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用手机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于移动电话机的存储器(storage)。由此，可以增加该存储器的每单位面积的存储容量。
图51B示出笔记本式信息终端5200。笔记本式信息终端5200包括信息终端主体5201、显示部5202及键盘5203。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用笔记本式信息终端内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于笔记本式信息终端的存储器。由此，可以增加该存储器的每单位面积的存储容量。
注意，在上述例子中，图51A及图51B分别示出智能手机及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机及笔记本式信息终端以外的信息终端。作为智能手机及笔记本式信息终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、台式信息终端、工作站等。
[游戏机]
图51C示出作为游戏机的一个例子的便携式游戏机5300。便携式游戏机5300包括外壳5301、外壳5302、外壳5303、显示部5304、连接部5305及操作键5306等。可以将外壳5302及外壳5303从外壳5301拆卸。通过将设在外壳5301中的连接部5305安装到其他外壳(未图示)，可以将输出到显示部5304的影像输出到其他视频显示设备(未图示)。此时，外壳5302及外壳5303分别可以被用作操作部。由此，多个游戏玩者可以同时玩游戏。可以将本发明的一个方式的存储装置或半导体装置等嵌入到设置在外壳5301、外壳5302及外壳5303的基板的芯片等。
此外，图51D示出游戏机之一的固定式游戏机5400。固定式游戏机5400以无线或有线连接有控制器5402。
通过将本发明的一个方式的被微型化了的微控制器用于便携式游戏机5300、固定式游戏机5400等游戏机，可以有效利用游戏机内的有限空间。此外，也可以将本发明的一个方式的存储装置或半导体装置用于便携式游戏机的存储器。由此，可以增加该存储器的每单位面积的存储容量。
虽然图51C及图51D示出便携式游戏机及固定式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的微控制器的游戏机不局限于此。作为应用本发明的一个方式的微控制器的游戏机，例如可以举出设置在娱乐设施(游戏中心、游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[大型计算机]
将本发明的一个方式的存储装置或半导体装置等可以应用于大型计算机。
图51E示出作为大型计算机的一个例子的超级计算机5500。图51F示出超级计算机5500所包括的机架(rack mount)式计算机5502。
超级计算机5500包括机架5501及多个机架式计算机5502。注意，多个计算机5502容纳在机架5501中。此外，计算机5502设有多个基板5504，在该基板上可以安装本发明的一个方式的微控制器。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用大型计算机内的有限空间。此外，也可以将本发明的一个方式的存储装置或半导体装置等用于大型计算机的存储器。由此，可以增加该存储器的每单位面积的存储容量。
在图51E及图51F中，作为大型计算机的一个例子示出超级计算机，然而应用本发明的一个方式的微控制器的大型计算机不局限于此。作为应用本发明的一个方式的微控制器的大型计算机，例如可以举出提供服务的计算机(服务器)、大型通用计算机(主机)等。
[电器产品]
图51G示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
可以将根据本发明的一个方式的存储装置或半导体装置等用于电冷藏冷冻箱5800。例如，通过将本发明的一个方式的被微型化了的微控制器应用于电冷藏冷冻箱5800，可以有效利用电冷藏冷冻箱内的有限空间。
作为电器产品的一个例子说明了电冷藏冷冻箱，作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调整器的冷暖空调机、洗衣机、干衣机、视听设备等。
在本实施方式中说明的电子设备、该电子设备的功能以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实
[符号说明]
100：存储装置、105：区域、110：存储单元阵列、120：存储器串、121：基体、122：导电体、123：绝缘体、124：绝缘体、125：半导体、126：绝缘体、127：半导体、128：导电体、129：绝缘体、130：导电体、131：绝缘体、132：绝缘体、133：绝缘体、135：绝缘体、136：导电体、137：绝缘体、138：绝缘体、139：绝缘体、140：掩模、141：开口、150：绝缘体、156：绝缘体、161：导电体、162：导电体、163：导电体、164：导电体、165：导电体、166：导电体、171：导电体、172：导电体、173：导电体、174：导电体、175：导电体、176：导电体、181：绝缘体、182：导电体、183：导电体。

Claims (21)

1.一种存储装置的制造方法，包括如下步骤：
在衬底上形成第一绝缘体；
在所述第一绝缘体上形成第二绝缘体；
在所述第二绝缘体上形成第三绝缘体；
形成贯穿所述第一绝缘体、所述第二绝缘体以及所述第三绝缘体的开口；
在所述开口中形成覆盖所述第一绝缘体的侧面、所述第二绝缘体的侧面以及所述第三绝缘体的侧面的第四绝缘体；
形成与所述第四绝缘体相邻的氧化物半导体；
去除所述第二绝缘体；以及
在所述第一绝缘体与所述第三绝缘体之间形成导电体，
其中，所述第四绝缘体通过多次的如下循环形成，
该循环包括：对配置有所述衬底的处理室供应包含硅的气体及氧化性气体的第一步骤；停止对所述处理室供应所述包含硅的气体的第二步骤；以及在所述处理室内生成包含所述氧化性气体的等离子体的第三步骤。
2.一种存储装置的制造方法，包括如下步骤：
在衬底上形成第一绝缘体；
在所述第一绝缘体上形成第一导电体；
在所述第一导电体上形成第二绝缘体；
在所述第二绝缘体上形成第三绝缘体；
在所述第三绝缘体上形成第四绝缘体；
形成贯穿所述第一绝缘体、所述第一导电体、所述第二绝缘体、所述第三绝缘体以及所述第四绝缘体的开口；
在所述开口中形成覆盖所述第一绝缘体的侧面、所述第一导电体的侧面、所述第二绝缘体的侧面、所述第三绝缘体的侧面以及所述第四绝缘体的侧面的第五绝缘体；
形成与所述第五绝缘体相邻的氧化物半导体；
去除所述第三绝缘体；以及
在所述第二绝缘体与所述第四绝缘体之间形成第二导电体，
其中，所述第五绝缘体通过多次的如下循环形成，
该循环包括：对配置有所述衬底的处理室供应包含硅的气体及氧化性气体的第一步骤；停止对所述处理室供应所述包含硅的气体的第二步骤；以及在所述处理室内生成包含所述氧化性气体的等离子体的第三步骤。
3.根据权利要求1或2所述的存储装置的制造方法，其中所述包含硅的气体为SiH4。
4.根据权利要求1至3中任一项所述的存储装置的制造方法，其中所述氧化性气体为N2O。
5.根据权利要求1至4中任一项所述的存储装置的制造方法，其中在所述第一步骤中，对所述处理室供应He。
6.根据权利要求1至5中任一项所述的存储装置的制造方法，其中所述氧化物半导体包含铟、元素M(元素M为选自铝、镓、钇、锡以及钛中的一种或多种)以及锌。
7.根据权利要求1所述的存储装置的制造方法，其中所述氧化物半导体具有结晶性。
8.根据权利要求1或7所述的存储装置的制造方法，其中在所述开口中包括所述氧化物半导体的c轴在所述导电体侧面的法线方向上取向的区域。
9.根据权利要求1、7及8中任一项所述的存储装置的制造方法，其中所述第四绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域。
10.根据权利要求1、7至9中任一项所述的存储装置的制造方法，其中所述第四绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
11.根据权利要求2所述的存储装置的制造方法，其中所述氧化物半导体具有结晶性。
12.根据权利要求2或11所述的存储装置的制造方法，其中在所述开口中包括所述氧化物半导体的c轴在所述第一导电体及所述第二导电体中的至少一个的侧面的法线方向上取向的区域。
13.根据权利要求2、11及12中任一项所述的存储装置的制造方法，其中所述第五绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域。
14.根据权利要求2、11至13中任一项所述的存储装置的制造方法，其中所述第五绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
15.一种存储装置，包括：
具有第一开口的第一绝缘体；
所述第一绝缘体上的具有第二开口的导电体；
所述导电体上的具有第三开口的第二绝缘体；
位于所述第一开口的侧面、所述第二开口的侧面以及所述第三开口的侧面的第三绝缘体；以及
隔着所述第三绝缘体设置在所述第一开口的侧面、所述第二开口的侧面以及所述第三开口的侧面的氧化物半导体，
其中，所述第三绝缘体具有氮浓度为3×1019atoms/cm3以上且1×1021atoms/cm3以下的区域，并且
并且，所述第三绝缘体具有碳浓度为1×1018atoms/cm3以上且5×1020atoms/cm3以下的区域。
16.根据权利要求15所述的存储装置，其中所述氧化物半导体包含铟、元素M(元素M为选自铝、镓、钇、锡以及钛中的一种或多种)以及锌。
17.根据权利要求15或16所述的存储装置，其中所述第三绝缘体具有铟浓度为1.0×1019atoms/cm3以下的区域。
18.根据权利要求15至17中任一项所述的存储装置，其中所述氧化物半导体具有结晶性。
19.根据权利要求15至18中任一项所述的存储装置，其中在所述第二开口中包括所述氧化物半导体的c轴在所述导电体的侧面的法线方向上取向的区域。
20.根据权利要求15至19中任一项所述的存储装置，其中所述第二开口的径大于所述第一开口的径及所述第三开口的径。
21.根据权利要求15至19中任一项所述的存储装置，其中所述第二开口的径小于所述第一开口的径及所述第三开口的径。
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JP2004336019A (ja) * 2003-04-18 2004-11-25 Advanced Lcd Technologies Development Center Co Ltd 成膜方法、半導体素子の形成方法、半導体素子、表示装置の形成方法及び表示装置
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KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
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