KR20190124031A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 하부 절연막 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 셀 어레이 영역 및 연결 영역을 포함하는 것; 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체 및 상기 수평 반도체층을 관통하며, 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 2 수직 구조체들의 바닥면들은 상기 수평 반도체층의 바닥면보다 낮은 레벨에 위치할 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 하부 절연막 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 셀 어레이 영역 및 연결 영역을 포함하는 것; 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체 및 상기 수평 반도체층을 관통하며, 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 2 수직 구조체들의 바닥면들은 상기 수평 반도체층의 바닥면보다 낮은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 하부 절연막 상의 수평 반도체층으로서, 상기 수평 반도체층은 셀 어레이 영역 및 연결 영역을 포함하는 것; 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체들을 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 및 제 2 수직 구조체들 각각은, 하부 반도체 패턴 및 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하고, 상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 바닥면보다 낮은 레벨에 위치하고, 상기 하부 반도체 패턴들의 바닥면들은 상기 수평 반도체층의 바닥면보다 낮은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 하부 절연막 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 셀 어레이 영역 및 연결 영역을 포함하는 것; 상기 수평 반도체층의 상기 연결 영역 내에 배치된 더미 절연 패턴; 상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 더미 절연 패턴 상에서 계단식 구조를 갖는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 상기 제 1 수직 구조체들과 상기 전극 구조체 사이에 배치되는 제 1 수직 절연 패턴들; 상기 연결 영역에서 상기 전극 구조체, 상기 더미 절연 패턴, 및 상기 수평 반도체층을 관통하는 복수 개의 제 2 수직 구조체들; 및 상기 제 2 수직 구조체들과 상기 전극 구조체 사이 및 상기 제 2 수직 구조체들과 상기 더미 절연 패턴 사이에 배치되는 제 2 수직 절연 패턴들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역의 수직 구조체들에서, 에피택시얼 패턴의 상면이 최하층 전극 아래에 위치하므로, 수직 구조체의 상부 반도체 패턴과 전극 구조체 사이에 균일한 거리를 확보할 수 있다. 연결 영역에 제공되는 접지 선택 트랜지스터들의 항복 전압(breakdown voltage) 특성을 개선할 수 있다.
나아가, 셀 어레이 영역 및 연결 영역에서 에피택시얼 패턴들을 포함하는 수직 구조체들을 형성할 때, 하부 절연막과 더미 절연 패턴 사이에 배치된 수평 반도체층의 일부분이 씨드 역할을 하므로, 연결 영역에 형성된 수직 홀들에 노출된 몰드 구조체의 측벽에서 에피택시얼 패턴들이 성장되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a의 A-A'선, B-B'선, 및 C-C'선을 따라 각각 자른 단면들이다.
도 5a는 도 4a의 P1 부분을 확대한 도면이다.
도 5b 및 도 5c는 도 4a의 P2 부분을 확대한 도면들이다.
도 6 내지 도 8, 도 10, 도 12, 및 도 14는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면들이다.
도 9는 도 8의 P3 부분을 확대한 도면이다.
도 11은 도 10의 P4 부분을 확대한 도면이다.
도 13은 도 12의 P5 부분을 확대한 도면이다.
도 14는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a의 B-B'선을 따라 자른 단면이다.
도 15는 도 14의 P6 부분을 확대한 도면이다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 16a의 A-A'선 및 B-B'선을 따라 각각 자른 단면들이다.
도 18은 도 17a의 P7 부분을 확대한 도면이다.
도 19는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 16a의 A-A'선을 따라 자른 단면이다.
도 20a 내지 도 26a 및 도 20b 내지 도 26b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 도 20a 내지 도 26a는 도 3a의 A-A'선을 따라 자른 단면들을 나타내며 도 20b 내지 도 26b는 도 3b의 B-B'선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 3차원 반도체 메모리 장치의 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함한다. 3차원 구조를 갖는 메모리 셀 어레이에 대해서는 이하 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0~BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0~BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0~BL2)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터(DMC)를 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들 트랜지스터(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0~GSL2)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a의 A-A'선, B-B'선, 및 C-C'선을 따라 각각 자른 단면들이다. 도 5a는 도 4a의 P1 부분을 확대한 도면이다. 도 5b 및 도 5c는 도 4a의 P2 부분을 확대한 도면이다.
도 3a, 도 4a, 도 4b, 및 도 4c를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판(10) 상의 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)의 일 부분을 관통하며 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 연결 구조체(ICS)를 포함할 수 있다.
상세히 설명하면, 주변 로직 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 절연막(50)을 포함할 수 있다.
반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 반도체 기판(10)은 소자 분리막(11)에 의해 정의된 활성 영역들(ACT)을 포함할 수 있다.
주변 로직 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 반도체 기판(10) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다. 보다 상세하게, 주변 로직 회로들(PTR)은 반도체 기판(10) 상의 주변 게이트 절연막(21), 주변 게이트 절연막(21) 상의 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 소오스/드레인 영역들(25)을 포함할 수 있다.
주변 회로 배선들(33)은 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 절연막(50)은 반도체 기판(10) 상에서 주변 로직 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)가 하부 절연막(50) 상에 배치될 수 있으며, 수평 반도체층(100), 전극 구조체들(ST), 및 셀 및 더미 수직 구조체들(VS, DVS)을 포함할 수 있다.
수평 반도체층(100)은 하부 절연막(50)의 상면 상에 배치될 수 있다. 수평 반도체층(100)은 메모리 셀들이 제공되는 셀 어레이 영역(CAR) 및 메모리 셀들과 연결된 연결 구조체(ICS)가 제공되는 연결 영역(CNR)을 포함할 수 있다. 이에 더하여, 수평 반도체층(100)은 셀 어레이 영역과(CAR)과 연결 영역(CNR) 사이의 더미 셀 영역(DMY)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
실시예들에 따르면, 수평 반도체층(100) 상에 도 2에 도시된 셀 스트링들(도 2의 CSTR)이 집적될 수 있다. 전극 구조체들(ST) 및 제 1 수직 구조체들(VS1)은 도 2에 도시된 셀 스트링들(도 2의 CSTR)을 구성할 수 있다.
나아가, 수평 반도체층(100)의 연결 영역(CNR) 내에 더미 절연 패턴들(105)이 배치될 수 있다. 일 예로, 더미 절연 패턴들(105)의 바닥면들은 수평 반도체층(100)의 바닥면과 이격될 수 있다. 더미 절연 패턴들(105)의 바닥면들은 하부 절연막(50)의 상면과 이격될 수 있다. 다시 말해, 더미 절연 패턴들(105)의 바닥면들은 수평 반도체층(100)의 상면과 바닥면 사이에 위치할 수 있다. 더미 절연 패턴들(105)은 실리콘 산화막과 같은 절연 물질로 이루어질 수 있다. 더미 절연 패턴들(105)은 도 3a 및 도 3b에 도시된 것처럼, 제 1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
수평 반도체층(100)의 상면에 버퍼 절연막(111)이 배치될 수 있으며, 버퍼 절연막(111) 상에 전극 구조체들(ST)이 배치될 수 있다. 전극 구조체들(ST)은, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 전극 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다.
상세하게, 전극 구조체들(ST)은 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 전극들(EL)은 수평 반도체층(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 전극들(EL)의 일측벽들은, 평면적 관점에서, 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다. 전극들(EL) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 전극들(EL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 또한, 전극들(EL)은 전극들(EL)의 패드부들이 계단 구조를 형성하도록 적층될 수 있다.
전극 구조체(ST)의 전극들(EL)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들로 사용될 수 있다. 예를 들어, 전극들(EL)은 도 2를 참조하여 설명된 접지 선택 라인(GSL0-GSL2), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
실시예들에 따르면, 전극 구조체들(ST)은 더미 절연 패턴들(105) 상으로 연장될 수 있다. 즉, 더미 절연 패턴들(105)은 전극 구조체들(ST)의 계단 구조 아래에 위치할 수 있다. 더미 절연 패턴들(105)은, 평면적 관점에서, 전극 구조체들(ST)과 중첩될 수 있다. 제 2 방향(D2)으로, 더미 절연 패턴들(105)의 폭은 각 전극 구조체(ST)의 제 2 방향(D2)의 폭보다 작을 수 있다. 이와 달리, 더미 절연 패턴들(105)의 제 2 방향(D2)으로 폭은 각 전극 구조체(ST)의 제 2 방향(D2)의 폭보다 클 수도 있다. 더미 절연 패턴들(105)은, 도 3a에 도시된 바와 같이, 전극 구조체들(ST) 아래에 각각 배치될 수 있다. 다른 예로, 도 3b에 도시된 바와 같이, 각각의 전극 구조체들(ST) 아래에서 한 쌍의 더미 절연 패턴들(105)이 제 1 방향(D1)으로 연장될 수도 있다.
평탄 절연막(150)이 수평 반도체층(100) 전체에서 전극 구조체들(ST)을 덮을 수 있다. 평탄 절연막(150)은 연결 영역(CNR)에서 전극 구조체들(ST)의 계단 구조를 덮을 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(150)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(150)은, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR) 및 더미 셀 영역(DMY)에서 전극 구조체들(ST) 각각을 관통하여 수평 반도체층(100)에 연결될 수 있다. 제 1 수직 구조체들(VS1)은 평면적 관점에서, 제 1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 제 1 수직 구조체들(VS1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 제 1 수직 구조체들(VS1)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 제 1 수직 구조체들(VS1)은 도 2를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
실시예들에서, 제 1 수직 구조체들(VS1) 각각은 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함할 수 있다. 상세하게, 도 4a, 도 4c, 및 도 5a를 참조하면, 제 1 하부 반도체 패턴(LSP1)은 수평 반도체층(100)과 직접 접촉할 수 있으며, 수평 반도체층(100)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다.
제 1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제 1 하부 반도체 패턴(LSP1)은 불순물이 언도프트된 패턴이거나, 수평 반도체층(100)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
제 1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제 1 높이를 가질 수 있으며, 제 1 높이는 최하층 전극(EL)의 두께보다 클 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 상면보다 높은 레벨에 위치할 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL) 상에 배치된 최하층 절연막(ILD)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 하부 반도체 패턴(LSP1)의 바닥면은 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 더미 절연 패턴들(105)의 바닥면들보다 높은 레벨에 위치할 수 있다.
제 1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL)과 제 1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제 1 매립 절연 패턴(VI1)으로 채워질 수 있다.
제 1 상부 반도체 패턴(USP1)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 상부 반도체 패턴(USP1)은 언도프트 상태이거나, 수평 반도체층(100)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다. 제 1 수직 구조체들(VS1)의 상단, 즉, 제 1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 비트라인 도전 패드(PAD1)가 위치할 수 있다.
제 1 수직 절연 패턴(VP1)이 전극 구조체(ST)와 제 1 상부 반도체 패턴(USP1) 사이에 배치될 수 있다. 제 1 수직 절연 패턴(VP1)은 제 3 방향(D3)으로 연장되며 제 1 상부 반도체 패턴(USP1)의 측벽을 둘러쌀 수 있다. 즉, 제 1 수직 절연 패턴(VP1)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
상세하게, 도 4a, 도 4c, 및 도 5a를 참조하면, 제 1 수직 절연 패턴(VP1)은 제 1 하부 반도체 패턴(LSP1)의 상면 일부와 접촉할 수 있다. 제 1 수직 절연 패턴(VP1)의 바닥면은 제 1 상부 반도체 패턴(USP1)의 바닥면보다 높은 레벨에 위치할 수 있다.
제 1 수직 절연 패턴(VP1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 1 수직 절연 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 제 1 수직 절연 패턴(VP1)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
복수 개의 제 2 수직 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(150), 전극 구조체들(ST), 및 더미 절연 패턴들(105)을 관통할 수 있다. 제 2 수직 구조체들(VS2)의 바닥면들은 제 1 수직 구조체들(VS1)의 바닥면들보다 낮은 레벨에 위치할 수 있으며, 수평 반도체층(100)의 바닥면보다 낮은 레벨에 위치할 수 있다. 즉, 제 2 수직 구조체들(VS1)의 바닥면들은 하부 절연막(50) 내에 배치될 수 있다. 제 2 수직 구조체들(VS2)은 제 1 수직 구조체들(VS1)과 동일한 반도체 물질을 포함할 수 있다.
보다 상세하게, 제 2 수직 구조체들(VS2)은 전극 구조체(ST)의 계단 구조를 관통할 수 있으며, 제 2 수직 구조체들(VS2)이 셀 어레이 영역(CAR)으로부터 거리가 멀어질수록, 제 2 수직 구조체들(VS2)이 관통하는 전극들(EL)의 개수가 감소할 수 있다. 제 2 수직 구조체들(VS2)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 연결 영역(CNR)에서 전극들(EL)의 측벽들 또는 패드부들을 관통할 수 있다. 제 2 수직 구조체들(VS2)은 더미 절연 패턴들(105)을 관통하여 수평 반도체층(100)에 연결될 수 있다. 더미 절연 패턴들(105)이, 도 3a 및 도 3b에 도시된 바와 같이, 라인 형태를 갖는 경우, 제 1 방향(D1)을 따라 배열된 복수 개의 제 2 수직 구조체들(VS2)이 하나의 더미 절연 패턴(105)을 관통하여 수평 반도체층(100)과 연결될 수 있다. 도 3a 및 도 4b를 참조하면, 제 2 방향(D2)으로, 제 2 수직 구조체들(VS2) 간의 간격이 더미 절연 패턴(105)의 폭보다 작을 수 있다.
제 2 수직 구조체들(VS2) 각각은 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 3 방향(D3)으로 제 1 하부 반도체 패턴(LSP1)의 제 1 높이보다 작은 제 2 높이를 가질 수 있다. 상세하게, 도 4a, 도 4b, 도 4c, 및 도 5b를 참조하면, 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)과 동일한 에피택시얼층을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)의 바닥면은 수평 반도체층(100)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 주변 회로 배선들(33)과 이격될 수 있다. 제 2 하부 반도체 패턴(LSP2)은 비평탄한 바닥면을 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 측벽 일부는 더미 절연 패턴(105)과 하부 절연막(50) 사이에서 수평 반도체층(100)의 일부분과 접촉할 수 있다. 도 5b를 참조하면, 제 2 하부 반도체 패턴(LSP2)의 바닥면과 하부 절연막(50) 사이에 에어 갭(AG)이 정의될 수 있다. 이와 달리, 도 5c를 참조하면, 제 2 하부 반도체 패턴(LSP2)의 바닥면이 하부 절연막(50)과 직접 접촉할 수도 있다.
제 2 상부 반도체 패턴(USP2)은 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 2 상부 반도체 패턴(USP2)의 내부는 절연 물질을 포함하는 제 2 매립 절연 패턴(VI2)으로 채워질 수 있다. 제 2 상부 반도체 패턴(USP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다. 제 2 상부 반도체 패턴(USP2)은 제 1 상부 반도체 패턴(USP1)과 동일한 반도체 물질을 포함할 수 있다. 제 2 수직 구조체들(VS2)의 상단에, 비트라인 도전 패드(PAD1)와 동일한 더미 도전 패드(PAD2)가 위치할 수 있다.
도 5b를 참조하면, 제 2 상부 반도체 패턴(USP2)의 바닥면은 더미 절연 패턴(105)의 바닥면보다 낮은 레벨에 위치할 수 있다. 도 5c를 참조하면, 제 2 상부 반도체 패턴(USP2)의 바닥면은 더미 절연 패턴(105)의 바닥면보다 높은 레벨에 위치할 수도 있다.
제 2 수직 절연 패턴(VP2)이 전극 구조체(ST)와 제 2 상부 반도체 패턴(USP2) 사이에 배치될 수 있다. 제 2 수직 절연 패턴(VP2)은 제 3 방향(D3)을 따라 더미 절연 패턴(105)과 제 2 상부 반도체 패턴(USP2) 사이로 연장될 수 있다. 즉, 제 2 수직 절연 패턴(VP2)의 측벽 일부는 더미 절연 패턴(105)과 접촉할 수 있다. 제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
상세하게, 도 4a, 도 4b, 도 4c, 및 도 5b를 참조하면, 제 2 수직 절연 패턴(VP2)은 제 2 하부 반도체 패턴(LSP2)의 상면 일부와 접촉할 수 있다. 제 2 수직 절연 패턴(VP2)의 바닥면은 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 더미 절연 패턴(105)의 상면보다 낮은 레벨에 위치할 수 있다.
제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 2 수직 절연 패턴(VP2)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
이에 더하여, 도 5a 및 도 5b를 참조하면, 수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 제 1 수직 절연 패턴(VP1) 사이 그리고, 전극들(EL)의 일측벽들과 제 2 수직 절연 패턴(VP2) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)의 일부분은 제 1 하부 반도체 패턴(LSP1) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 최하층 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서, 최하층 전극(EL)과 제 1 하부 반도체 패턴(LSP1) 사이에 게이트 절연막(15) 및 수평 절연 패턴(HP)의 일부분이 배치될 수 있다. 연결 영역(CNR)에서, 최하층 전극(EL)과 제 2 상부 반도체 패턴(USP2) 사이에 제 2 수직 절연 패턴(VP2)의 일부분과 수평 절연 패턴(HP)의 일부분이 배치될 수 있다. 즉, 연결 영역(CNR)에서 최하층 전극(EL)의 일측벽과 제 2 상부 반도체 패턴(USP2) 간의 거리는, 셀 어레이 영역(CAR)에서 최하층 전극(EL)의 일측벽과 제 1 하부 반도체 패턴(LSP1) 간의 거리와 다를 수 있다. 실시예들에서, 최하층 전극(EL)과 제 2 상부 반도체 패턴(USP2) 사이에 균일한 두께의 제 2 수직 절연 패턴(VP2)의 일부가 배치되므로, 제 2 상부 반도체 패턴과 최하층 전극(EL) 사이의 절연성이 확보될 수 있다.
계속해서, 도 3a, 도 4a, 도 4b, 및 도 4c를 참조하면, 공통 소오스 영역들(CSR)이 서로 인접하는 전극 구조체들(ST) 사이에서 수평 반도체층(100) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
제 1 층간 절연막(160)이 평탄 절연막(150) 상에 배치될 수 있으며, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
제 2 층간 절연막(170)이 제 1 층간 절연막(160) 상에 배치될 수 있으며, 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다. 셀 어레이 영역(CAR)의 제 2 층간 절연막(170) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 제 1 수직 구조체들(VS1)과 전기적으로 연결될 수 있다.
셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 제 1 및 제 2 층간 절연막들(160, 170) 및 평탄 절연막(150)을 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
관통 플러그들(TPLG)이 제 1 및 제 2 층간 절연막들(160, 170) 평탄 절연막(150), 및 하부 절연막(50)을 관통하여 주변 회로 배선들(33)에 연결될 수 있다.
연결 영역(CNR)의 제 2 층간 절연막(170) 상에 연결 라인들(CL)이 배치될 수 있으며, 연결 라인들(CL)은 셀 콘택 플러그들(CPLG)과 관통 플러그들(TPLG)을 연결할 수 있다.
도 6 내지 도 8, 도 10, 도 12, 및 도 14는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3a 및 도 3b의 A-A'선을 따라 자른 단면들이다. 도 9는 도 8의 P3 부분을 확대한 도면이다. 도 11은 도 10의 P4 부분을 확대한 도면이다. 도 13은 도 12의 P5 부분을 확대한 도면이다. 도 14는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3a의 B-B'선을 따라 자른 단면이다. 도 15는 도 14의 P6 부분을 확대한 도면이다.
설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6을 참조하면, 더미 절연 패턴(105)이 연결 영역(CNR)에서 더미 셀 영역(DMY)으로 연장될 수 있다. 이 실시예에 따르면, 제 3 상부 반도체 패턴들(USP3)이 더미 셀 영역(DMY)에 전극 구조체(ST)를 관통할 수 있으며, 제 3 상부 반도체 패턴들(USP3)의 바닥면들이 더미 절연 패턴(105) 내에 위치할 수 있다. 즉, 제 3 상부 반도체 패턴들(USP3)은 수평 반도체층(100)과 이격될 수 있다. 제 3 상부 반도체 패턴들(USP3)은 제 1 수직 구조체들(VS1)의 바닥면들보다 낮은 레벨에 위치할 수 있으며, 제 2 수직 구조체들(VS2)의 바닥면들보다 높은 레벨에 위치할 수 있다. 제 3 상부 반도체 패턴들(USP3)은 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)과 동일한 반도체 물질을 포함할 수 있다.
제 3 수직 절연 패턴들(VP3)이 제 3 상부 반도체 패턴들(USP3)과 전극 구조체(ST) 사이에 배치될 수 있으며, 제 3 수직 절연 패턴들(VP3)은 더미 절연 패턴(105)과 제 3 상부 반도체 패턴(USP3)의 바닥면 사이로 연장될 수 있다. 제 3 수직 절연 패턴들(VP3)은, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)과 동일한 물질을 포함할 수 있다.
도 7을 참조하면, 더미 절연 패턴(105)의 제 1 방향(D1)으로 길이가 도 4a를 참조하여 설명된 더미 절연 패턴(105)보다 짧을 수 있다. 또한, 제 2 수직 구조체들(VS2) 중 적어도 어느 하나는 더미 절연 패턴(105)의 측벽을 관통할 수 있다. 제 2 하부 반도체 패턴들(LSP2) 중 적어도 어느 하나는 경사진 상면을 가질 수 있다. 2 하부 반도체 패턴들(LSP2) 중 적어도 어느 하나의 일 측벽은 수평 반도체층(100)과 접촉할 수 있으며, 다른 측벽은 더미 절연 패턴(105)과 인접할 수 있다.
도 8 및 도 9를 참조하면, 제 3 방향(D3)으로, 더미 절연 패턴(105)의 두께가 수평 반도체층(100)의 두께와 실질적으로 동일할 수 있다. 즉, 더미 절연 패턴(105)이 수평 반도체층(100)을 관통하여 하부 절연막(50)과 접촉할 수 있다.
이 실시예에 따르면, 앞서 설명된 실시예들의 제 2 수직 구조체들(VS2)에서 제 2 하부 반도체 패턴들(LSP2)이 생략될 수 있다. 제 2 상부 반도체 패턴들(USP2) 및 제 2 수직 절연 패턴들(VP2)의 바닥면들이 수평 반도체층(100)의 바닥면보다 낮은 레벨에 위치할 수 있다. 또한, 제 2 상부 반도체 패턴들(USP2)이 하부 절연막(50)과 접촉할 수 있다. 이와 달리, 제 2 상부 반도체 패턴들(USP2)의 바닥면들과 하부 절연막(50) 사이로 제 2 수직 절연 패턴(VP2)이 연장될 수도 있다.
도 10 및 도 11을 참조하면, 제 2 수직 구조체들(VS2)의 제 2 하부 반도체 패턴들(LSP2)의 높이가 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다. 제 2 하부 반도체 패턴들(LSP2) 중 어느 하나는 도 11에 도시된 바와 같이, 제 2 상부 반도체 패턴(USP2)의 측벽과 접촉할 수도 있다. 이러한 경우, 제 2 상부 반도체 패턴(USP2)의 바닥면과 하부 절연막(50) 사이에 에어 갭(AG)이 정의될 수도 있다. 제 2 수직 구조체들(VS2) 중 어느 하나는 제 2 하부 반도체 패턴이 생략될 수도 있으며, 제 2 상부 반도체 패턴(USP2)의 바닥면이 더미 절연 패턴(105)의 바닥면보다 낮은 레벨에 위치할 수도 있다.
도 12 및 도 13을 참조하면, 제 2 수직 구조체들(VS2)에서 제 2 하부 반도체 패턴들(LSP2)과 주변 회로 배선(33) 사이에 에어 갭(AG)이 정의될 수 있으며, 에어 갭(AG)에 주변 회로 배선(33)이 노출될 수도 있다.
도 14 및 도 15를 참조하면, 제 2 방향(D2)으로, 제 2 수직 구조체들(VS2) 간의 간격이 더미 절연 패턴(105)의 폭보다 클 수 있다. 이러한 경우, 제 2 수직 구조체들(VS2)이 더미 절연 패턴(105)의 측벽들을 관통할 수 있다. 이에 따라, 제 2 하부 반도체 패턴들(LSP2)이 경사진 상면을 가질 수 있다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 17a 및 도 17b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 16a의 A-A'선 및 B-B'선을 따라 각각 자른 단면들이다. 도 18은 도 17a의 P7 부분을 확대한 도면이다. 도 19는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 16a의 A-A'선을 따라 자른 단면이다.
설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 16a, 도 17a, 및 도 17b를 참조하면, 더미 절연 패턴들(105)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 다시 말해, 하나의 전극 구조체(ST)는, 평면적 관점에서, 복수 개의 더미 절연 패턴들(105)과 중첩될 수 있다. 도 16a를 참조하면, 제 2 방향(D2)으로 인접한 한 쌍의 제 2 수직 구조체들(VS2)이 하나의 더미 절연 패턴(105)을 관통할 수 있다. 다른 예로, 도 16b를 참조하면, 제 2 수직 구조체들(VS2)이 더미 절연 패턴들(105)을 각각 관통할 수 있다.
도 17a, 도 17b, 및 도 18을 참조하면, 더미 절연 패턴들(105)의 제 1 방향(D1) 또는 제 2 방향(D2)으로 폭은, 전극 구조체(ST)의 제 2 방향(D2)의 폭보다 작을 수 있다. 제 2 수직 구조체들(VS2)의 하부 폭은 더미 절연 패턴들(105)의 하부 폭보다 작을 수 있다. 각 더미 절연 패턴(105)과 각 제 2 상부 반도체 패턴(USP2) 사이에 제 2 수직 절연 패턴(VP2)이 배치될 수 있다. 제 2 하부 반도체 패턴들(LSP2)은 더미 절연 패턴들(105)과 하부 절연막(50) 사이에 위치하는 수평 반도체층(100)의 일부분과 연결될 수 있다.
도 19를 참조하면, 수평 반도체층(100)의 연결 영역(CNR) 내에 복수 개의 더미 절연 패턴들(105)이 배치될 수 있으며, 제 2 수직 구조체들(VS2)이 더미 절연 패턴들(105)의 일부들을 각각 관통할 수 있다. 제 2 수직 구조체들(VS2)이 더미 절연 패턴들(105)의 측벽들을 관통할 수 있다. 이에 따라, 제 2 하부 반도체 패턴들(LSP2)에서, 수평 반도체층(100)과 접하는 부분의 높이와 더미 절연 패턴(105)과 접하는 부분의 높이가 다를 수 있다.
도 20a 내지 도 26a 및 도 20b 내지 도 26b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 도 20a 내지 도 26a는 도 3a의 A-A'선을 따라 자른 단면들을 나타내며 도 20b 내지 도 26b는 도 3b의 B-B'선을 따라 자른 단면들을 나타낸다.
도 3a, 도 20a, 및 도 20b를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS)가 형성될 수 있다. 반도체 기판(10)은 예를 들어, 제 1 도전형(예를 들면, P형)의 실리콘 기판일 수 있다. 반도체 기판(10) 내에 활성 영역들(ACT)을 정의하는 소자 분리막(11)이 형성될 수 있다.
주변 로직 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 로직 회로들(PTR)을 형성하는 것, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 로직 회로들(PTR)은 반도체 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다. 일 예로, 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들(ACT)을 정의하는 소자 분리막(11)을 반도체 기판(10) 내에 형성하는 것, 반도체 기판(10) 상에 차례로 주변 게이트 절연막(21) 및 주변 게이트 전극(23)을 형성하고, 주변 게이트 전극(23)의 양측의 반도체 기판(10)에 불순물을 주입하여 소오스/드레인 영역들(25)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다.
하부 절연막(50)은 주변 로직 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
주변 배선 구조체들(31, 33)을 형성하는 것은 하부 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다.
하부 절연막(50) 상에 반도체 물질을 증착하여 수평 반도체층(100)이 형성될 수 있다. 수평 반도체층(100)은 단결정 또는 다결정 구조를 가질 수 있다. 일 예로, 수평 반도체층(100)은 하부 절연막(50)의 전면을 덮도록 폴리실리콘막을 증착하여 형성될 수 있다. 폴리실리콘막을 증착하는 동안 제 1 도전형의 불순물이 도핑될 수 있다. 수평 반도체층(100)은 하부 절연막(50)의 일부를 노출하도록 패터닝될 수 있다. 수평 반도체층(100)은 앞서 설명한 것처럼, 셀 어레이 영역(CAR), 더미 셀 영역(DMY), 및 연결 영역(CNR)을 포함할 수 있다.
연결 영역(CNR)의 수평 반도체층(100) 내에 복수 개의 더미 절연 패턴들(105)이 형성될 수 있다. 더미 절연 패턴들(105)을 형성하는 것은, 연결 영역(CNR)의 수평 반도체층(100)에 트렌치들을 형성하고, 트렌치들 내에 절연 물질을 매립하여 형성될 수 있다. 더미 절연 패턴들(105)의 형태는 앞서 도 3a, 도 3b, 도 19a 및 도 16b를 참조하여 설명한 것처럼, 라인 형태, 바 형태 또는 아일랜드 형태를 가질 수 있다. 제 3 방향(D3)으로, 더미 절연 패턴들(105)의 두께는 수평 반도체층(100)의 두께보다 작을 수 있다. 이에 따라, 더미 절연 패턴들(105)의 바닥면들이 수평 반도체층(100)의 바닥면과 이격될 수 있다. 이와 달리, 앞서 도 8을 참조하여 설명한 것처럼, 제 3 방향(D3)으로, 더미 절연 패턴들(105)의 두께는 수평 반도체층(100)의 두께와 실질적으로 동일할 수 있다. 또 다른 예로, 더미 절연 패턴들(105)은 연결 영역(CNR) 및 더미 셀 영역(DMY)의 수평 반도체층(100) 내에 형성될 수도 있다.
도 3a, 도 21a, 및 도 21b를 참조하면, 수평 반도체층(100)의 표면을 열 산화하여 버퍼 절연막(111)이 형성될 수 있다. 버퍼 절연막(111) 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다. 일 예로, 절연막들(ILD) 중 최하층 절연막(ILD)은 다른 절연막들(ILD)에 비해 두꺼울 수 있으며, 최하층 희생막(SL) 및 수평 반도체층(100) 일부를 덮을 수 있다.
보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 수평 반도체층(100) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR), 더미 셀 영역(DMY), 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 연결 영역(CNR)에서 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다. 트리밍 공정을 수행한 후, 몰드 구조체(110)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
몰드 구조체(110)를 형성한 후, 수평 반도체층(100) 전면 상에 평탄 절연막(150)이 형성될 수 있다. 평탄 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
도 3a, 도 22a, 및 도 22b를 참조하면, 셀 어레이 영역(CAR) 및 더미 셀 영역(DMY)에서 몰드 구조체(110)를 관통하는 제 1 수직 홀들(VH)과, 연결 영역(CNR)에서 평탄 절연막(150), 몰드 구조체(110), 및 더미 절연 패턴들(105)을 관통하는 제 2 수직 홀들(DH)이 형성될 수 있다.
제 1 및 제 2 수직 홀들(VH, DH)을 형성하는 것은, 몰드 구조체(110) 및 평탄 절연막(150) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(110) 및 평탄 절연막(150)를 이방성 식각함으로써 형성될 수 있다.
제 1 수직 홀들(VH)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 2 수직 홀들(DH)은 평면적 관점에서 일 방향을 따라 배열될 수 있으며, 연결 영역(CNR)에서 희생막들의 단부들을 관통할 수 있다. 제 2 수직 홀들(DH)은 연결 영역(CNR)에 형성됨에 따라, 셀 어레이 영역(CAR)에서 멀어질수록 제 2 수직 홀들(DH)이 관통하는 희생막들(SL)의 개수가 감소할 수 있다. 나아가, 제 1 및 제 2 수직 홀들(VH, DH)의 하부 폭은 제 1 및 제 2 수직 홀들(VH, DH)의 상부 폭보다 작을 수 있다.
제 1 수직 홀들(VH)을 형성하는 이방성 식각 공정에서 수평 반도체층(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 제 1 수직 홀들(VH)에 노출된 수평 반도체층(100)의 상면은 소정의 깊이로 리세스될 수 있다.
실시예들에 따르면, 제 1 및 제 2 수직 홀들(VH, DH)을 형성하는 이방성 식각 공정시 수평 반도체층(100)을 식각하는 속도와 더미 절연 패턴들(105)을 식각하는 속도가 다르므로, 제 2 수직 홀들(DH)의 바닥면들은 제 1 수직 홀들(VH)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 다시 말해, 실리콘막으로 이루어진 수평 반도체층(100)을 식각하는 동안 더미 절연 패턴들(105)이 더 빠르게 식각될 수 있다. 나아가, 제 1 수직 홀들(VH)에서 수평 반도체층(100)의 상면이 과도 식각되는 동안, 제 2 수직 홀들(DH)은 더미 절연 패턴들(105) 및 더미 절연 패턴들(105) 아래의 수평 반도체층(100) 일부를 관통할 수 있다. 다시 말해, 제 1 수직 홀들(VH)의 바닥면에서 수평 반도체층(100)이 노출될 때, 제 2 수직 홀들(DH)은 더미 절연 패턴들(105)을 관통하여 더미 절연 패턴들(105) 아래의 수평 반도체층(100) 및 하부 절연막(50)을 노출시킬 수 있다. 이에 따라, 제 2 수직 홀들(DH)의 바닥면들은 수평 반도체층(100)의 바닥면보다 낮은 레벨에 위치할 수 있다. 다른 예로, 제 1 및 제 2 수직 홀들(VH, DH)을 형성하는 이방성 식각 공정시 제 2 수직 홀들(DH)은, 도 12를 참조하여 설명한 것처럼, 하부 절연막(50)을 관통하여 최상층 주변 회로 배선(33)의 일부분들을 노출시킬 수도 있다.
일부 실시예들에 따르면, 도 6을 참조하여 설명한 것처럼, 더미 절연 패턴들(105)이 연결 영역(CNR)에서 더미 셀 영역(DMY)으로 연장될 수도 있으며, 이러한 경우, 더미 셀 영역(DMY)에 위치하는 제 1 수직 홀들(VH)은 셀 어레이 영역(CAR)에 위치하는 제 1 수직 홀들(VH)의 바닥면들보다 낮은 레벨에서 바닥면들을 가질 수 있다. 즉, 더미 셀 영역(DMY)에 위치하는 제 1 수직 홀들(VH)은 더미 절연 패턴들(105)을 노출시킬 수도 있다.
도 3a, 도 23a, 및 도 23b를 참조하면, 제 1 및 제 2 수직 홀들(VH, DH)의 하부 부분들 내에 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 형성하는 것은 제 1 및 제 2 수직 홀들(VH, DH)에 노출된 수평 반도체층(100)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하는 것을 포함할 수 있다.
선택적 에피택시얼 성장 공정에 의해 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 한편, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들일 수도 있다. 이에 더하여, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 수평 반도체층(100)과 동일한 도전형을 가질 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다.
실시예들에 따르면, 제 1 하부 반도체 패턴들(LSP1)은 제 1 수직 홀들(VH) 바닥면들로부터 반도체 물질이 성장되어 제 1 수직 홀들(VH)의 하부 부분들을 채우는 기둥(pillar) 형태를 가질 수 있다.
에피택시얼 성장 공정 시 하부 절연막(50)과 더미 절연 패턴(105) 사이에 배치된 수평 반도체층(100)의 일부분이 씨드 역할을 하므로, 제 2 하부 반도체 패턴들(LSP2)은 더미 절연 패턴들(105) 아래에서 제 2 수직 홀들(DH)의 측벽들로부터 반도체 물질이 옆으로(laterally) 성장될 수 있다. 이에 따라 제 2 하부 반도체 패턴들(LSP2)은 비평탄한 상면 및 바닥면을 가질 수 있으며, 제 2 수직 홀들(DH)의 하부 부분에 에어 갭(AG)을 정의할 수 있다.
나아가, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 형성하는 선택적 에피택시얼 성장(SEG) 공정을 수행하는 동안, 평탄 절연막(150)으로부터 불순물 가스들(예를 들어, 수소, 탄소, 또는 질소)이 발생할 수 있으며, 제 2 수직 홀들(DH)을 통해 배출(outgas)될 수 있다. 이러한 불순물 가스들은 제 2 수직 홀들(DH) 아래에서 제 2 하부 반도체 패턴들(LSP2)의 성장을 억제할 수 있다. 이에 따라, 제 2 하부 반도체 패턴들(LSP2)의 높이는 제 1 하부 반도체 패턴들(LSP1)의 높이보다 작을 수 있다. 제 1 하부 반도체 패턴들(LSP1)의 상면들은 최하층 희생막(SL)의 상면보다 높은 레벨에 위치할 수 있으며, 제 2 하부 반도체 패턴들(LSP2)의 상면들은 최하층 희생막(SL)의 바닥면, 즉, 수평 반도체층(100)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분은 최하층 희생막(SL)과 직접 접촉할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽은 더미 절연 패턴(105) 일부분과 직접 접촉할 수 있다.
이에 더하여, 평탄 절연막(150)의 두께는 셀 어레이 영역(CAR)에서 멀어질수록 증가하므로, 선택적 에피텍셜 성장(SEG) 공정시 제 2 수직 홀들(DH)이 셀 어레이 영역(CAR)에서 멀어질수록 제 2 수직 홀들(DH)을 통해 배출되는 불순물 가스들의 양이 증가할 수 있다. 이에 따라, 도 10을 참조하여 설명한 것처럼, 제 2 수직 홀들(DH)이 셀 어레이 영역(CAR)에서 멀어질수록 제 2 하부 반도체 패턴(LSP2)의 높이가 감소할 수도 있다.
도 3a, 도 24a, 및 도 24b를 참조하면, 제 1 및 제 2 수직 홀들(VH, DH) 내에 도 5a 및 도 5b를 참조하여 설명한 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)이 형성될 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP1, VP2)을 형성하는 것은, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성된 제 1 및 제 2 수직 홀들(VH, DH)의 내벽들 상에 수직 절연막 및 제 1 반도체층을 균일한 두께로 증착하는 것, 및 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 일부가 노출되도록 수직 절연층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 데이터 저장막의 일부일 수 있다. 예를 들어, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 실리콘 산화막, 실리콘 질화막, 및 고유전막을 포함할 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP2)을 형성한 후, 제 1 및 제 2 수직 홀들(VH, DH) 내에 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)이 형성될 수 있다.
제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)과 각각 연결될 수 있다. 이에 따라, 제 1 수직 홀들 내에 제 1 하부 반도체 패턴(LSP1) 및 제 1 상부 반도체 패턴(USP1)을 포함하는 제 1 수직 구조체들(VS1)이 형성될 수 있으며, 제 2 수직 홀들(DH)에 제 2 하부 반도체 패턴(LSP2) 및 제 2 상부 반도체 패턴(USP2)을 포함하는 제 2 수직 구조체들(VS2)이 형성될 수 있다.
제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)이 형성된 제 1 및 제 2 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 제 1 및 제 2 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연막(또는 에어(air))으로 채워질 수 있다.
나아가, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)의 상단에 비트라인 도전 패드(PAD1) 및 더미 도전 패드(PAD2)가 형성될 수 있다. 비트라인 및 더미 도전 패드들(PAD1, PAD2)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 3a, 도 25a, 및 도 25b를 참조하면, 제 1 층간 절연막(160)이 평탄 절연막(150) 상에 형성될 수 있으며, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
제 1 층간 절연막(160)을 형성한 후, 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정이 수행될 수 있다. 상세하게, 전극들(EL)로 대체하는 공정은, 제 1 층간 절연막(160), 평탄 절연막(150), 및 몰드 구조체(110)를 관통하여 수평 반도체층(100)을 노출시키는 트렌치들(T)을 형성하는 것, 트렌치들(T)에 노출된 희생막들(SL)을 제어하여, 절연막들(ILD) 사이에 게이트 영역들(GR)을 형성하는 것, 및 게이트 영역들(GR) 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다. 여기서, 트렌치들(T)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 제 1 및 제 2 수직 구조체들(VS1, VS2)과 이격되며, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
게이트 영역들(GR)을 형성하는 것은, 평탄 절연막(150), 절연막들(ILD), 제 1 및 제 2 수직 구조체들(VS1, VS2, 및 수평 반도체층(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다.
실시예들에 따르면, 최하층 게이트 영역(GR)은 셀 어레이 영역(CAR)에서 제 1 하부 반도체 패턴들(LSP1)의 측벽 일부분들을 노출시킬 수 있으며, 연결 영역(CNR)에서 제 2 수직 절연 패턴들(VP2)의 측벽 일부분들을 노출시킬 수 있다. 다시 말해, 몰드 구조체(110)의 희생막들(SL)을 제거하는 공정에서 제 2 하부 반도체 패턴들(LSP2)은 게이트 영역들(GR)에 노출되지 않을 수 있다.
도 3a, 도 26a, 및 도 26b를 참조하면, 최하층 게이트 영역(GR)에 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
계속해서, 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막 및 금속막을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들(GR) 내에 각각 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연막은 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 4a, 도, 4b, 및 도 4c를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
이에 더하여, 트렌치들에 노출된 수평 반도체층(100) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100)과 다른 타입의 불순물을 수평 반도체층(100) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
이어서, 전극 구조체(ST)의 측벽들을 덮는 덮는 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)를 형성하는 것은, 전극 구조체들(ST)이 형성된 수평 반도체층(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 각 트렌치 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 일 예에 따르면, 공통 소오스 플러그(CSP)는 수평적으로 인접하는 전극들(EL) 사이에 배치될 수 있으며, 전극들(EL)과 공통 소오스 플러그(CSP) 사이에 절연 스페이서(SP)가 개재될 수 있다. 즉, 절연 스페이서(SP)는 공통 소오스 플러그(CSP)의 측벽들을 덮을 수 있다. 또한 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 연장될 수 있으며, 공통 소오스 플러그(CSP)의 상면은 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들보다 높은 레벨에 위치할 수 있다.
이어서, 도 4a, 도 4b, 및 도 4c를 참조하면, 제 1 층간 절연막(160) 상에 공통 소오스 플러그(CSP)의 상면을 덮는 제 2 층간 절연막(170)이 형성될 수 있다. 제 1 및 제 2 층간 절연막들(160, 170)을 관통하여 제 1 수직 구조체들(VS1) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 나아가, 연결 영역(CNR)에서 전극들(EL)에 각각 접속되는 셀 콘택 플러그들(CPLG)이 형성될 수 있으며, 제 1 및 제 2 층간 절연막들(160, 170), 평탄 절연막(150), 및 수평 반도체층(100)을 관통하여 주변 회로 배선들(33)에 접속되는 관통 플러그들(TPLG)이 형성될 수 있다. 이후, 제 2 층간 절연막(170) 상에 앞서 설명된 비트 라인들(BL) 및 연결 라인들(CL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 절연막 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 셀 어레이 영역 및 연결 영역을 포함하는 것;
    상기 수평 반도체층 상에 수직적으로 적층된 전극들을 포함하며, 상기 연결 영역에서 계단식 구조를 갖는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및
    상기 연결 영역에서 상기 전극 구조체 및 상기 수평 반도체층을 관통하는 복수 개의 제 2 수직 구조체들을 포함하되,
    상기 제 2 수직 구조체들의 바닥면들은 상기 수평 반도체층의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수직 구조체들의 바닥면들은 상기 전극들 중 최하층 전극의 바닥면보다 낮고 상기 수평 반도체층의 바닥면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 연결 영역에서 상기 수평 반도체층 내에 제공된 더미 절연 패턴을 더 포함하되,
    상기 제 2 수직 구조체들은 상기 더미 절연 패턴을 관통하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 더미 절연 패턴의 바닥면은 상기 제 1 수직 구조체들의 바닥면들 보다 낮고 상기 수평 반도체층의 바닥면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 수직 구조체들 각각은 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하되,
    상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 측벽들은 상기 더미 절연 패턴과 상기 하부 절연막 사이에 배치된 상기 수평 반도체층의 일 부분과 접촉하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 수직 구조체들 각각은 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하되,
    상기 제 1 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 전극들 중 최하층 전극의 상면보다 높은 레벨에 위치하고,
    상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들의 상면들은 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 수직 구조체들에서, 상기 하부 반도체 패턴들은 비평탄한 바닥면을 갖는 3차원 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 수직 구조체들 각각은 상기 하부 반도체 패턴과 상기 하부 절연막 사이에 에어 갭을 포함하는 3차원 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제 1 수직 구조체들의 상기 상부 반도체 패턴들과 상기 전극 구조체 사이에 배치되며, 상기 최하층 전극의 상면보다 높은 레벨에 위치하는 바닥면을 갖는 제 1 수직 절연 패턴들; 및
    상기 제 2 수직 구조체들의 상기 상부 반도체 패턴들과 상기 전극 구조체 사이에 배치되며, 상기 최하층 전극의 바닥면보다 낮은 레벨에 위치하는 바닥면을 갖는 제 2 수직 절연 패턴들을 더 포함하는 3차원 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 제 1 수직 구조체들의 상기 하부 반도체 패턴들과 상기 최하층 전극 사이에 개재된 게이트 절연막을 더 포함하는 3차원 반도체 메모리 장치.
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