CN109830482A - 一种非易失性3d nand存储器的双面栅电极及其制备方法 - Google Patents
一种非易失性3d nand存储器的双面栅电极及其制备方法 Download PDFInfo
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Abstract
本发明公开了一种非易失性3D NAND存储器的双面栅电极及其制备方法，包括制备背面和双面栅电极孔，通过控制通电时间和氧化铝模板制备好n个依次成阶梯状排列的双面栅电极单元，每个栅电极单元为柱状结构，正面栅电极的上表面用于连接衬底正面栅层，下表面用于连接正面字线，背面栅电极的上表面用于连接衬底背面栅层，下表面用于连接背面字线。本发明利用硅衬底的上下两面制备字线和与其连接的栅电极，有效的减小了堆叠层数不断增加后，所需外围连接的字线的面积，从而增加了存储密度。同时双面栅电极在空间上存在一定交错，降低面内的电极布线密度，提高散热性能，并降低面内布线间的干扰。
Description
技术领域
本发明属于微电子器件技术领域，更具体地，涉及一种非易失性3D NAND存储器的双面栅电极及其制备方法。
背景技术
为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要。对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的。尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应，散热等问题，亟需解决。
作为克服这种二维极限的替代，3D NAND存储器被提出。3D NAND存储器，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。在三维NAND(not and，与非)型存储器中，BiCS(Bit Cost Scalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且在2007年的VLSI技术摘要年会中发表。在非易失性半导体存储器中采用BiCS技术后，不仅使得此存储器具有三维结构，并且使得数据存储位的减少与层架的堆叠层数成正比。但是由于此特殊的器件结构，现在此结构中仍有许多问题需要解决。
其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计。因此在此三维NAND存储器中，需连通至字线的栅层通过设计刻蚀成阶梯状台阶，再制备连接栅层和字线的栅电极结构。而随着堆叠层数的大幅度提高，栅电极的数量迅速增大，字线在存储器中所占的面积比增可能会成为存储密度提高的新问题。庞大的字线数量和相应的高密度布线不仅会引起严重的散热问题，在高频应用中也会引发强烈的线路干扰。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种非易失性3D NAND存储器的栅电极及其制备方法，在保证存储密度的基础上，解决堆叠层数不断增加后字线密度过大出现的发热，干扰和尺寸限制等问题。
本发明提供了一种非易失性3D NAND存储器的栅电极的制备方法，包括下述步骤：
(1)制备对准标记
(1.1)在衬底外围进行一次光刻和刻蚀，形成用作正面布线与背面栅电极的对准标记；
(2)制备背面栅电极
(2.1)在制备好对准标记的衬底背面进行一次光刻和刻蚀，形成背面栅电极孔；
(2.2)在背面栅孔内沉积导电材料，去除光刻胶后通过CMP平整衬底表面，制备出与衬底表面平行的背面栅电极对应的字线，依次为第二字线、第四字线、……第n字线；n为字线的数目，n为正整数；
(3)制备正面栅电极
(3.1)在衬底正面重复背面栅电极的制备步骤，在制备好对准标记的衬底正面面进行一次光刻和刻蚀，形成正面栅电极孔并沉积导电材料，去除光刻胶后通过CMP平整衬底表面，依次制备出与衬底表面平行的正面栅电极对应的字线，依次为第一字线、第三字线、……第n字线；
(3.2)在衬底正面且与背面栅电极对应的字线的位置，通过刻蚀衬底直至裸露出背面栅电极对应的字线，形成背面栅电极连通孔，依次为第二通孔、第四通孔、……第n通孔；
(4)制备栅电极阵列
(4.1)在已经制备好字线和位线的衬底上放置多孔氧化铝模板，并置于相应的电化学反应溶液中，多孔氧化铝模板的孔直径为5nm～100nm，多孔氧化铝模板的孔与字线对准；
(4.2)在多孔氧化铝模板内通过电化学沉积形成n个栅电极柱，依次为第一栅电极柱、第二栅电极柱、……第n个栅电极柱，第一栅电极柱、第二栅电极柱……第i栅电极柱……以及第n栅电极柱依次成阶梯状，高度由低到高；同一字线上形成m个栅电极柱，构成m*n的栅电极阵列；其中i＝3、4、……n，n为字线的数目，n、m为正整数；其中电化学反应溶液内置石墨电极，且将每个字线连接处外接不同激励源，通过调控激励源大小来调控与不同字线接触的氧化铝模板孔内栅电极柱的沉积速率及高度；
(4.3)通过氢氧化钠溶液腐蚀去除所述氧化铝模板；
(5)制备与第一栅电极柱连接的第一控制栅层
(5.1)在栅电极阵列上沉积绝缘层至覆盖住第n栅电极柱，通过CMP平整绝缘层的上表面；
(5.2)与第一字线对准进行一次光刻和刻蚀，直至裸露出第一栅电极柱；
(5.3)在裸露的第一栅电极柱的表面沉积与栅电极柱相同的导电材料，形成与衬底表面平行且与第一栅电极柱相连的第一控制栅层；
(6)制备非易失性3D NAND存储器的栅电极
重复上述步骤，在第i层控制栅层制备完成后沉积绝缘材料至完全覆盖第n栅电极柱，与第i字线对准进行光刻和绝缘层刻蚀，并在裸露第i栅电极柱的上表面沉积导电材料形成与之连接的第i控制栅层；形成了所述非易失性3D NAND存储器的栅电极。
进一步地，在第n控制栅层的制备中可以不用采用光刻，直接进行选择性刻蚀，裸露出第n栅电极柱，并沉积与第n栅电极柱相同的导电材料形成第n控制栅层。
优选地，对准标记的个数为一个及以上。
其中，绝缘材料为二氧化硅、氮化硅或氮氧化硅；导电材料包括一种或多种导体或半导体材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。
作为本发明的另一方面，本发明还提供了一种采用上述的制备方法形成的非易失性3D NAND存储器的栅电极，包括m*n个栅电极阵列，同一字线上形成m个高度相同的栅电极柱，沿字线方向的n个栅电极柱依次成阶梯状排列，每个栅电极柱为柱状结构，栅电极分为正面栅电极和背面栅电极两组，正面栅电极的上表面用于连接衬底正面栅层，下表面用于连接正面字线，背面栅电极的上表面用于连接衬底背面栅层，下表面用于连接背面字线。此双面栅电极结构作为衬底的预处理工艺内容，在保证存储密度的基础上，解决堆叠层数不断增加后字线密度过大出现的发热，干扰和尺寸限制等问题。
本发明利用硅衬底的上下两面制备字线和与其连接的栅电极，有效的减小了堆叠层数不断增加后，所需外围连接的字线的面积，从而增加了存储密度。同时双面栅电极在空间上存在一定交错，解决了字线密集排列后引入的散射、干扰等问题。
附图说明
图1是本发明实施例提供的非易失性3D NAND存储器的结构示意图；
图2(a)是本发明实施例提供的非易失性3D NAND存储器的结构俯视图；
图2(b)是本发明实施例提供的非易失性3D NAND存储器的结构剖面图；
图3是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤一中对准标记结构示意图；
图4是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤二中背面栅电极孔结构示意图；
图5是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤二中背面栅电极对应的字线结构示意图；
图6是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤二中抛光后背面栅电极对应的字线结构示意图；
图7是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤三中正面栅电极对应的字线结构示意图；
图8是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤三中背面栅电极通孔结构示意图；
图9是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤四中多孔氧化铝与衬底结合的示意图；
图10是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤四中栅电极阵列结构示意图；
图11是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤四中氧化铝模板去除步骤示意图；
图12是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤五中第一绝缘材料沉积步骤示意图；
图13是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤五中第一栅电极柱结构示意图；
图14是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤五中第一控制栅层结构示意图；
图15是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤六中第二绝缘材料沉积步骤示意图；
图16是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤六中第四绝缘材料沉积步骤示意图；
图17是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤六中第四栅电极柱结构示意图；
图18是本发明实施例提供的非易失性3D NAND存储器的制备方法步骤六中第四控制栅层结构示意图；
图中，201、200、202、203依次为第一至第四字线；000为对准标记；100为衬底；300为多空氧化铝模板；110a、111a、112a、113a依次为第一至第四控制栅层；110b、111b、112b、113b依次为第一至第四栅电极柱。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供的制备方法具体步骤如下：
如图1，图2(a)，图2(b)所示，此栅电极为圆柱状(或者方形柱状)的阶梯结构，从低到高沿x方向排列，内藏于多层堆叠的栅层和绝缘层中。包括两组栅电极，每一个栅电极具有上下表面，其中栅电极的上表面与相对应栅层连接，下表面与对应的字线连接。
在此实施方式中栅电极的结构可以通过详细的工艺制备流程来进行描述；现结合图3至图18详述其制备方法的步骤如下：
第一步：如图3所示，在衬底100外围进行一次光刻和刻蚀，形成用作正面布线与背面栅电极的对准标记000a和000b。
第二步：如图4所示，在制备好对准标记000a和000b的衬底100背面进行一次光刻和刻蚀，形成背面栅电极孔，然后如图5和图6所示在背面栅孔内沉积导电材料，去除光刻胶后通过CMP平整衬底表面，制备出与衬底100表面平行的背面栅电极对应的字线201、203。
第三步：如图7所示，依照上述背面栅电极的制备方式完成正面栅电极200、202的制备；在衬底100正面且与背面栅电极对应的字线201、203的位置，通过刻蚀衬底直至裸露出背面栅电极对应的字线201、203，形成背面栅电极连通孔211、213，如图8所示。
第四步：如图9所示，在已经制备好字线和位线的衬底100上放置孔直径为5nm～100nm的多孔氧化铝模板300，多孔氧化铝模板300的孔与字线对准，并置于相应的电化学反应溶液中，电化学反应溶液内置石墨电极，且将每个字线连接处外接不同激励源，通过调控激励源大小来调控与不同字线接触的氧化铝模板300孔内栅电极柱的沉积速率及高度，如图10所示，最终形成与字线数目相同的栅电极柱110b、111b、112b、113b。随后如图11所示，去除氧化铝模板300。
第五步：如图12所示，沉积第一层绝缘材料400至覆盖第四栅电极柱113b，通过CMP平整填充材料的表面。与第一字线200对准进行光刻和刻蚀，直至裸露出第一栅电极柱110b，如图13所示。在裸露的第一栅电极柱110b的表面沉积与栅电极柱相同的导电材料，形成与衬底100表面平行且与第一栅电极柱110b相连的第一控制栅层110a，如图14所示。
第六步：依照上述第一控制栅层的制备方式依次完成剩余控制栅层的制备，具体的制备过程如图15至18所示。最终形成阶梯状垂直衬底的双面栅电极。其中栅电极有两端，栅电极的第一端与字线接触对齐，栅电极的第二端与相应的栅层接触。从而通过栅极电极来实现存储单元和外围选通电路的连通。
在上述的步骤五中，沉积的方法可以采用溅射、CVD、MBE等。沉积形成第一层栅电极柱的材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。
此栅电极的制备不同于现有结构中的阶梯栅层的制备，需要完成器件的制备后再进行与外围电路的连接制备。采用上述的方法可以在预先制备好的外围电路衬底上来进行后续的器件制备工艺，从而减少后程外围电路制备对于3D NAND存储器件形成产生污染等不良因素的引入。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种非易失性3D NAND存储器的双面栅电极的制备方法，其特征在于，包括下述步骤：
(1)制备对准标记
(1.1)在衬底(100)外围进行一次光刻和刻蚀，形成用作正面布线与背面栅电极的对准标记(000)；
(2)制备背面栅电极孔
(2.1)在制备好对准标记(000)的衬底(100)背面进行一次光刻和刻蚀，形成背面栅电极孔；
(2.2)在所述背面栅孔内沉积导电材料，去除光刻胶后通过CMP平整衬底表面，制备出与衬底(100)表面平行的背面栅电极对应的字线，依次为第二字线(201)、第四字线(203)、……第n字线(20(n-1))；
其中n为字线的数目，n为正整数；
(3)制备正面栅电极孔
(3.1)在所述衬底(100)正面重复背面栅电极的制备步骤，在制备好对准标记(000)的衬底(100)正面面进行一次光刻和刻蚀，形成正面栅电极孔并沉积导电材料，去除光刻胶后通过CMP平整衬底表面，制备出与衬底(100)表面平行的正面栅电极对应的字线，依次为第一字线(200)、第三字线(202)、……第n字线(20(n-1))；
(3.2)在所述衬底(100)正面且与所述背面栅电极对应的字线(201，203，……)对准的位置，通过刻蚀衬底直至裸露出背面栅电极对应的字线(201，203，……)，形成背面栅电极连通孔，依次为第二通孔(211)、第四通孔(213)、……第n通孔(21(n-1))；
(4)制备栅电极阵列
(4.1)在已经制备好字线和位线的衬底(100)上放置多孔氧化铝模板(300)，所述多孔氧化铝模板(300)的孔与所述字线对准；
(4.2)在所述多孔氧化铝模板(300)内通过电化学沉积形成n个栅电极柱，依次为第一栅电极柱(110b)、第二栅电极柱(111b)、……第n个栅电极柱(11(n-1)b)，所述第一栅电极柱(110b)、第二栅电极柱(111b)、……第i栅电极柱(11(i-1)b)……以及第n栅电极柱(11(n-1)b)依次成阶梯状，高度由低到高；同一字线上形成m个栅电极柱，构成m*n的栅电极阵列；
其中i＝3、4、……n，m为同一字线上栅电极柱的数目，m为正整数；
(4.3)通过氢氧化钠溶液腐蚀去除氧化铝模板(300)；
(5)制备与第一栅电极柱(110b)连接的第一控制栅层(110a)
(5.1)在所述栅电极阵列上沉积绝缘层(400)至覆盖住第n栅电极柱(11(n-1)b)，通过CMP平整所述绝缘层(400)的上表面；
(5.2)与第一字线(200)对准进行一次光刻和刻蚀，直至裸露出第一栅电极柱(110b)；
(5.3)在所述裸露的第一栅电极柱(110b)的表面沉积与所述栅电极柱相同的导电材料，形成与衬底(100)表面平行且与第一栅电极柱(110b)相连的第一控制栅层(110a)；
(6)制备非易失性3D NAND存储器的栅电极
重复上述步骤，在第i层控制栅层制备完成后沉积绝缘材料至完全覆盖第n栅电极柱(11(n-1)b)，与第i字线(20(i-1))对准进行光刻和绝缘层刻蚀，并在裸露第i栅电极柱(11(i-1)b)的上表面沉积导电材料形成与之连接的第i控制栅层(11(i-1)a)，形成了所述非易失性3D NAND存储器的栅电极。
2.如权利要求1所述的制备方法，其特征在于，所述对准标记(000)的个数为一个及以上。
3.如权利要求1所述的制备方法，其特征在于，所述第n控制栅层的制备中不用采用光刻，直接进行选择性刻蚀，裸露出第n栅电极柱，并沉积与第n栅电极柱相同的导电材料形成第n控制栅层。
4.如权利要求1所述的制备方法，其特征在于，所述多孔氧化铝模板的的孔径为5nm～100nm，孔间距为10nm～500nm，孔深大于100nm。
5.如权利要求1所述的制备方法，其特征在于，所述绝缘材料为二氧化硅、氮化硅或氮氧化硅。
6.如权利要求1所述的制备方法，其特征在于，所述导电材料包括一种或多种导体或半导体材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。
7.一种采用权利要求1至5中任一项所述的制备方法形成的非易失性3D NAND存储器的双面栅电极，其特征在于，包括m*n个栅电极阵列，同一字线上形成m个高度相同的栅电极柱，沿字线方向的n个栅电极柱依次成阶梯状排列，每个栅电极柱为柱状结构，栅电极分为正面栅电极和背面栅电极两组，正面栅电极的上表面用于连接衬底正面栅层，下表面用于连接正面字线，背面栅电极的上表面用于连接衬底背面栅层，下表面用于连接背面字线。
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