CN204130533U - 一种非易失性三维半导体存储器及其栅电极 - Google Patents

Abstract

本实用新型公开了一种非易失性三维半导体存储器及其栅电极；栅电极包括n个依次成阶梯状排列的栅电极单元，每个栅电极单元为柱状结构，由连通电极和包围在连通电极周围的绝缘侧壁构成；所述连通电极的上表面用于连接栅层，下表面用于连接字线。本实用新型适用于在字线等前道工艺完成后制备连接栅层的电极结构。此电极结构呈阶梯状连接不同堆叠层且相对应的栅层，对叠层中非相对应的栅层与栅电极之间通过绝缘层隔离。

Description

一种非易失性三维半导体存储器及其栅电极

技术领域

本实用新型属于微电子器件技术领域，更具体地，涉及一种非易失性三维半导体存储器的栅电极。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要。对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的。尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应，散热等问题，亟需解决。

作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。在三维NAND(not and，非并)型存储器中，BiCS(Bit CostScalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且在2007年的VLSI技术摘要年会中发表。在非易失性半导体存储器中采用BiCS技术后，不仅使得此存储器具有三维结构，并且使得数据存储位的减少与层架的堆叠层数成正比。但是由于此特殊的器件结构，现在此结构中仍有许多问题需要解决。

其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计。因此在此三维NAND存储器中，需连通至字线的栅层通过设计刻蚀成阶梯状台阶，再制备连接栅层和字线的栅电极结构。而此结构中，字线以及外围电路必须最后完成且占用面积较大，形成的结构在同位线和其他外围电路连接上存在一定问题。

为了解决上述问题，一系列专利针对此三维NAND结构进行改进，其中包括垂直栅结构的提出(VG-NAND)，在此专利中，不同于在BiCS中是沉积垂直平面方向的沟道材料，栅极材料为垂直平面方向，从而此栅电极可以直接从二维平面引出，与外围电路进行互联，且避免了需要制备连通的问题。但是此结构中在进行读写过程中存储单元的串扰问题相对严重。

实用新型内容

针对现有技术的缺陷，本实用新型的目的在于提供一种非易失性三维半导体存储器的栅电极，旨在解决现有技术中的存储单元的存在串扰的问题。

本实用新型提供了一种非易失性三维半导体存储器的栅电极，包括n个依次成阶梯状排列的第一栅电极单元、第二栅电极单元……第n栅电极单元，每个栅电极单元为柱状结构，由连通电极和包围在连通电极周围的绝缘侧壁构成；所述连通电极的上表面用于连接栅层，所述连通电极的下表面用于连接字线。

更进一步地，所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层；所述第二栅电极单元包括：形成于所述第一层栅层上的第二层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层；所述第n栅电极单元包括：形成于所述第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。

更进一步地，所述第一层绝缘层、第二层绝缘层……和第n层绝缘层的材料相同，为二氧化硅、氮化硅或氮氧化硅。

本实用新型还提供了一种非易失性三维半导体存储器，包括：位线电极、字线电极、选通晶体管以及多个阵列分布的NAND存储串；每个NAND存储串至少包含两个存储单元；每层存储单元共用同一栅层，并且通过栅电极与字线选通；所述栅电极包括依次成阶梯状排列的第一栅电极单元、第二栅电极单元以及第n栅电极单元；所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层；所述第二栅电极单元包括：形成于所述第一层栅层上的第二层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层；所述第n栅电极单元包括：形成于所述第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。

本实用新型采用此连通的栅电极结构；主体上与BiCS结构的三维存储结构对应，因此可以较好的避免NAND存储串扰问题。其次由于栅电极阶梯排布方向可以有效的减少三维NAND的整体面积，从而提高存储密度。同时，此新型的栅电极结构可以在衬底上预先制备好二维的外围电路结构，从而可以有效避免后期的外围电路制备对存储单元的影响，大大减少了工艺流程中引入的损害，提高了存储器的成品率。

附图说明

图1是本实用新型提供的非易失性三维半导体存储器的结构示意图；

图2(a)是本实用新型提供的非易失性三维半导体存储器的结构剖面图；

图2(b)是本实用新型提供的非易失性三维半导体存储器的结构俯视图；

图3是本实用新型提供的非易失性三维半导体存储器的第一种制备方法步骤一的示意图；

图4(a)是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤二中通孔结构示意图；

图4(b)是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤二中第一栅层结构示意图；

图5(a)是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤二中第二栅层结构示意图；

图5(b)是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤二中通孔结构示意图；

图5(c)是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤二中侧壁绝缘结构示意图；

图6是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤四中多层栅结构完成步骤示意图；

图7是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤四中多层栅结构完成步骤示意图；

图8是本实用新型提供的非易失性三维半导体存储器的第一种制备方法的步骤四中多层栅结构完成步骤示意图；

图9是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的工艺结构示意图；

图10是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤一中的字线结构示意图；

图11(a)是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤二中绝缘层通孔结构示意图；

图11(b)是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤二中绝缘层通孔填充结构示意图；

图12(a)是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤三中第二栅层结构示意图；

图12(b)是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤三中通孔结构示意图；

图12(c)是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的步骤三中通孔填充结构示意图；

图13是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的第三层通孔电极结构的示意图；

图14是本实用新型提供的非易失性三维半导体存储器的第二种制备方法的第四层通孔电极结构的示意图；

图15是本实用新型提供的非易失性三维半导体存储器的第三种制备方法的结构示意图；

图16是本实用新型提供的非易失性三维半导体存储器的第三种制备方法的步骤一的字线结构示意图；

图17是本实用新型提供的非易失性三维半导体存储器的第三种制备方法的步骤三种的结构示意图；

图18是本实用新型提供的非易失性三维半导体存储器的第三种制备方法的步骤四的过程结构示意图；

图19是本实用新型提供的非易失性三维半导体存储器的第三种制备方法的步骤四完成结构示意图；

图中，WL0、WL1、WL2、WL3、WL4为字线；

其中，100为衬底；125a、124a、123a、122a、121a依次为提供第一种中制备方法中第一至第五层栅层；125b、124b、123b、122b、121b依次为第一种制备方法中第一至第五层绝缘层；4a为和4b分别为第一种制备方法中的栅电极柱和绝缘侧壁结构；135a、134a、133a、132a、131a依次为提供第二种中制备方法中第一至第五层栅层；135b、134b、133b、132b、131b依次为第二种制备方法中第一至第五层绝缘层；10、11(b，c)、12(b，c)、13(b，c)、14(b，c)依次为提供的第二种制备方法中的栅电极结构；145a、144a、143a、142a、141a依次为提供第三种中制备方法中第一至第五层栅层；145b、144b、143b、142b、141b依次为第三种制备方法中第一至第五层绝缘层；20、21、22、23、24依次为提供的第三种制备方法中栅电极；其中24b为第五个栅电极中包含的连接电极柱，24a为第五个栅电极包含的绝缘侧壁结构。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型提出了一种可用于三维存储器中的新型栅电极结构，可以较好的实现栅层和外围选通电路的互连和兼容，同时避免外围电路制备对于存储单元污染以及存储单元的串扰。

本实用新型提供了一种应用于三维NADN存储器中新型的字线连接选通结构设计和工艺制备。此连结选通结构可以将三维NAND存储器中的三维存储串同二维的外围的控制电路相连接。在此连接过程中可以预先制备二维的外围控制电路，防止外围电路的制备对于存储单元制备的工艺污染，同时可以简化互联结构设计。三维NAND存储器包括主体的NAND存储串、外围控制电路(字线、位线等)以及各类连接选通结构。其中一种选通为字线选通，此选通是通过水平方向的栅层来选通三维存储结构中每一存储串中的确定存储单元。而上文提到的一种新型结构和制备方法的字线连通结构可以描述为一种栅电极结构，可以将控制选通的栅层与二维的字线相连接。从而可以方便三维的存储单元与二维的外围电路互联。此栅电极为圆柱状(或者方形柱状)的阶梯结构，从低至高沿y方向排列(如图1中y方向)，内藏于多层堆叠的栅层和绝缘层中。每一个栅电极具有上、下表面。其中栅电极的上表面与相对应栅层连接，下表面与对应的字线连接。栅电极由可导通的连接电极和包裹连接电极的绝缘侧壁结构组成。此绝缘侧壁从而可以使得栅电极与非对应的栅层绝缘。根据本实用新型的一个实施例，阶梯状栅电极可以为圆柱形或者方形柱状结构。

此新型栅电极的制备方法主要分为三种：(1)第一种为逐步向下刻蚀填充法。此方法主要为在每一次沉积完绝缘层后即向下刻蚀，直至裸露出上次沉积好的栅电极表面。并且每次向下刻蚀和填充孔洞的数目一次减少，且第一次向下刻蚀和填充孔洞数目与字线数目(或者栅层数)对应为N。即第一次为N个，第二次为N-1个，依次类推直至最后连接最后一层栅电极时刻蚀并填充一个孔洞，即可完成阶梯状的栅电极结构。且在每次填充过程中需要先在侧壁填充绝材料再填充可以导通的栅电极材料。此方法适用于栅层为金属材料，与绝缘层刻蚀各向异性差别较大的实施例中。(2)第二种为深孔刻蚀填充法。此方法主要适用于栅层与绝缘层的刻蚀各项异性差别不大的实施例中，例如栅层为多晶硅材料。此方法可以描述为每次在沉积完绝缘层后只需刻蚀和填充一个孔洞。每次刻蚀和填充的深度不同。即第一个孔洞只需刻蚀一层绝缘层后填充导电的栅电极材料。而最后一个(第N个，N为字线或者栅层数目)孔洞刻蚀需要刻蚀2N-1层的厚度。并且在每次深孔刻蚀完后需要先在孔洞的侧壁填充绝缘层，再填充沉积导通的栅电极材料。(3)第三种方法为牺牲层制备法。此方法适用于在主体结构中利用牺牲层来进行的制备。此方法可以描述为，在主体结构中，栅层首先被牺牲层替代来进行与绝缘层的交替沉积。由于牺牲层与绝缘层之间刻蚀特性类似，可以较为方便的进行深孔刻蚀。依据第二种方法，可以在牺牲层与绝缘层的交替结构中制备出阶梯状的栅电极结构。并且在此结构中不需要进行绝缘层的沉积，即栅电极侧表面无绝缘层。去掉牺牲层，将栅电极的侧表面进行热处理氧化形成绝缘层。最后注入栅层材料。

采用此连通的栅电极结构设计。主体上与BiCS结构的三维存储结构对应，因此可以较好的避免NAND存储串扰问题。其次由于栅电极阶梯排布方向可以有效的减少三维NAND的整体面积，从而提高存储密度。同时，此新型的栅电极结构可以在衬底上预先制备好二维的外围电路结构，从而可以有效避免后期的外围电路制备对存储单元的影响，大大减少了工艺流程中引入的损害，提高了存储器的成品率。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。本实用新型提供了一种可应用于三维NAND的栅极电极结构和工艺制备流程。此栅电极结构能够预先进行位线和字线的制备，方便存储单元和外围电路的互连，并且可以有效减少存储单元外围面积和存储单元的串扰。

本实用新型提供的第一种制备方法具体步骤如下所示：

如图1，图2(a)，图2(b)所示，此栅电极为圆柱状(或者方形柱状)的阶梯结构，从低至高沿y方向排列，内藏于多层堆叠的栅层和绝缘层中。每一个栅电极具有上下表面。其中栅电极的上表面与相对应栅层连接，下表面与对应的字线连接。栅电极侧面沉积覆盖有绝缘层为绝缘侧壁结构，从而可以与非对应的栅层绝缘。其主要的工艺步骤为逐步向下刻蚀填充法。此方法主要为在每一次沉积完绝缘层后即向下刻蚀，直至裸露出上次沉积好的栅电极表面。并且每次向下刻蚀和填充孔洞的数目依次减少，且第一次向下刻蚀和填充孔洞数目与字线数目(或者栅层数)对应为N。即第一次向下刻蚀的孔洞为N个，第二次为N-1个，依次类推直至最后连接最后一层栅电极时刻蚀一个孔洞，即可完成阶梯状的栅电极结构。且在每次刻蚀完成后需要先在侧壁填充绝材料1a-4a再填充可以导通的栅电极材料0b-4b。

在此实施方式中栅电极的结构可以通过详细的工艺制备流程来进行描述；现结合图3-图8详述其制备方法的步骤如下：

第一步：如图3所示，在衬底100上形成位线BL和字线WL0、WL1、WL2、WL3、WL4。字线图案可以通过RIE刻蚀形成平行于衬底的凹槽，沉积填充凹槽。通过CMP抛光表面。最后形成条状的字线WL0、WL1、WL2、WL3、WL4。其中字线宽度为30nm-110nm。

第二步：在已经制备好字线WL和位线BL的衬底上沉积形成第一层绝缘层125b。与衬底100内所有字线的其中一端对准，采用湿法刻蚀或者干法刻蚀的方法向下刻蚀绝缘层直至裸露出字线的上表面，如图4(a)所示，最终形成与字线数目相同的通孔结构200a、201a、202a、203a、204a。沉积材料形成第一层栅电极柱结构200b、201b、202b、203b、204b。填充并在绝缘层上覆盖一定厚度，通过CMP平整填充材料的表面，形成第一层栅层125a，如图4(b)所示。通孔结构200a、201a、202a、203a、204a的截面可以为方形或者圆柱形，若为方形，其边长为20nm-100nm，若为圆柱形，其直径为20nm-100nm

第三步：如图5(a)中所示，采用同样的方法第二次沉积与第一层绝缘层厚度相同的第二层绝缘层124b。完成绝缘层沉积后，除第一个栅极电极上方不再刻蚀外，其余字线上方需对准后从上往下进行刻蚀，直至裸露出第一层栅极电极的上表面，形成4个通孔结构210a、211a、212a、213a，如图5(b)所示。在孔洞侧墙处沉积少量绝缘材料形成绝缘侧壁210c、211c、212c、213c，。此绝缘侧壁在隔离电极与非对应的栅极控制层接触的同时保证不会将第一层电极上表面完全覆盖，如图5(c)所示。沉积完侧壁的绝缘材料后，继续在通孔中沉积填充被绝缘材料四周包裹的电极材料。填充满孔洞后继续沉积一段时间直至覆盖住绝缘层124b，通过CMP手段平整覆盖的填充材料，形成第二层栅层124a，且与第一层栅层125a的厚度一样。其中通孔结构210a、211a、212a、213a与通孔结构200a、201a、202a、203a、204a保持一致。其中通孔中侧壁绝缘层的厚度为5nm-10nm。

第四步：依照上述的第二层栅电极的制备方式依次完成剩余的栅电极的制备，具体的制备过程如图6、图7、图8所示。最终形成阶梯状垂直衬底的栅极电极0,1(b,c),2(b,c),3(b,c),4(b,c)。其中栅电极有两端，栅电极的第一端与字线WL接触对齐，栅电极的第二端与相应的栅层接触。从而通过栅极电极来实现存储单元和外围选通电路的连通。

在上述的步骤一中，沉积的方法可以采用任何适合的沉积手段，譬如溅射、CVD、MBE等。其沉积材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在上述的步骤二中，沉积的方法可以采用溅射、CVD、MBE等。沉积形成第一层栅电极柱的材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在上述的步骤三中，沉积的方法可以采用溅射、CVD、MBE等。栅电极侧壁的绝缘材料0a-4a为二氧化硅、氮化硅、氮氧化硅，或者其它。在上述的各步骤中，堆叠沉积的绝缘层120b和栅层120a的厚度一致为6纳米至100纳米。

其中，绝缘层厚度与栅层厚度一般保持一致，这样在进行刻蚀工艺以及填充工艺时条件一致工艺方便。其中通孔的直径需要随着绝缘层厚度的增大而增大，这样在进行通孔填充时工艺更容易实现。其中字线的宽度需要比通孔的直径多出10nm左右，这样可以保证字线与通孔内的电极连接。

此栅电极的制备不同于现有结构中的阶梯栅层的制备，需要完成器件的制备后再进行与外围电路的连接制备。采用上述的方法可以在预先制备好的外围电路衬底上来进行后续的器件制备工艺，从而减少后程外围电路制备对于三维半导体存储器件形成产生污染等不良因素的引入。此实施例中描述的方法1适用于栅层材料采用金属材料或多晶硅的三维半导体存储器，降低栅层与绝缘层同时刻蚀的难度。

本实用新型提供的第二种制备方法具体步骤如下所示：本实用新型的另外一个实施例基本与第一个实施例的最后结构基本相同。但在制备流程中有部分改变。可以概括为深孔刻蚀栅电极制备法。此制备方式更适用于栅层材料与绝缘材料具有类似的刻蚀各向异性，更容易形成深孔的结构中。假设在实施例1中有N条字线，对应总共N层控制栅层，记已经完成制备的栅层为n。不同于实施例1中每次只需要向下刻蚀一层绝缘层和控制栅层，每次需要刻蚀的孔洞数目为N-n，且完成一层孔洞刻蚀与填充都需要与上一次制备完成的栅电极对齐。而在本实施例中，每沉积一层绝缘层，只需要完成一个栅电极10(b，c)-14(b，c)的制备，每次只需要刻蚀和填充一个孔洞。且随着绝缘层和控制栅层数的增加，刻蚀厚度随之增加。如图9所示，假设总共有个5电极柱，第一个电极柱10在沉积完第一层绝缘层135b后刻蚀填充完成。第二个电极柱11在沉积完第二层绝缘层134b后向下刻蚀穿两层绝缘层(135b和124b)以及一层控制栅层(135a)，直至裸露出对应的第二条字线WL1。随后在侧墙沉积厚度较薄的绝缘层，保证第二条栅电极11不与第一层控制栅层135a接触。其余栅电极制备依次类推，最终形成如图8中所示与字线对准的阶梯状电极结构。在此实施例中，由于有的孔洞刻蚀较深，因此需要注意绝缘层130b和控制栅层130a的刻蚀匹配问题，如果两种材料的刻蚀参数差距较大，则会造成刻蚀上下孔径不一，容易造成失效。因此最好采用与绝缘层材料更为匹配的多晶硅材料作为控制栅层的制备。或者其他参数匹配较好的组合。实施例2中的栅电极制备可以通过详细的工艺步骤来进行描述：

第一步：如图10所示，在衬底100上形成位线BL和字线WL0、WL1、WL2、WL3、WL4。字线图案可以通过RIE刻蚀形成平行于衬底的凹槽，沉积相应材料填充满凹槽，通过CMP抛光表面。最后形成条状的字线WL0、WL1、WL2、WL3、WL4。其中，字线宽度为30nm-110nm。

第二步：通过任何适合的沉积方法在已经制备好字线WL和位线BL的衬底上形成第一层绝缘层135b。如图11(a)所示,首先与衬底内字线WL0的一端对齐，采用湿法刻蚀或者干法刻蚀的方法向下刻蚀绝缘层直至裸露出字线WL0上表面，形成孔状结构300a。如图11(b)所示，进行孔洞301a的材料填充。完成孔洞填充后利用CMP技术平整整表面。

第三步：在平整后沉积形成第一栅层135a。接下来，如图12A中所示，采用同样的方法第二次沉积与第一层绝缘层厚度相同的第二层绝缘层134b，完成绝缘层沉积后，与第二条字线WL1的一端对准进行通孔刻蚀，直至裸露出第二条字线WL1，形成第二个孔洞结构301a。如图12B所示，在孔洞侧墙处沉积少量绝缘材料，形成301c。此绝缘层在隔离电极与非对应的栅极控制层接触的同时保证不会将第一层电极柱表面完全覆盖。如图12C所示，进行完侧壁沉积绝缘材料后，继续在孔洞中沉积填充被绝缘材料四周包裹的电极材料，形成第二栅电极的连接电极11b，填充满孔洞后继通过CMP手段平整覆盖的填充材料。其中通孔结构301a、301c截面可为圆形或者方形，若为方形则其边长为20-100nm，若为圆形则其直径为20nm-100nm。界面其中侧墙沉积的绝缘层厚度为4nm-10nm。

第四步：利用任何合适的薄膜制备手段沉积第二层栅层134a，且与第一层栅层135a的厚度一样。依照上述的第二层栅电极的制备方式依次完成剩余的栅电极制备，具体的制备过程如图9-13所示。最终形成阶梯状垂直衬底的栅极电极结构10-14。其中栅电极柱有两端，栅电极的第一端与字线WL接触对齐，栅电极的第二段与相应的栅层接触。从而通过栅极电极来实现存储单元和外围选通电路的连通。

在步骤一种，其沉积凹槽的手段可以采用溅射、CVD，MBE等方法。沉积凹槽的材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在上述的步骤二中，沉积的手段可以采用溅射、CVD，MBE等方法。沉积的栅层材料主要为多晶硅，或者与绝缘层的刻蚀特性类似的导电材料。沉积第一个刻蚀孔洞的材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在上述的步骤三中，沉积的方法可以采用溅射、CVD、MBE等。沉积的栅层材料主要为多晶硅，或者与绝缘层的刻蚀特性类似的导电材料。沉积栅电极柱绝缘侧壁0a-4a的绝缘材料为二氧化硅、氮化硅、氮氧化硅，或者其它。沉积在栅电极中间被绝缘层包裹住的连通电极为导电和导热性能较强的材料如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在上述的各步骤中，堆叠沉积的绝缘层120b和栅层120a的厚度一致为6纳米至100纳米。

其中，绝缘层厚度与栅层厚度一般保持一致，这样在进行刻蚀工艺以及填充工艺时条件一致工艺方便。其中通孔的直径需要随着绝缘层厚度的增大而增大，这样在进行通孔填充时工艺更容易实现。其中字线的宽度需要比通孔的直径多出10nm左右，这样可以保证字线与通孔内的电极连接。

此栅电极的制备不同于现有结构中的阶梯栅层的制备，需要完成器件的制备后再进行与外围电路的连接制备。采用上述的方法可以在预先制备好的外围电路衬底上来进行后续的器件制备工艺，从而减少后程外围电路制备对于三维半导体存储器件形成产生污染等不良因素的引入。此实施例中描述的方法2适用于栅层材料与绝缘层的刻蚀参数相近的器件制备中，降低了工艺复杂度，每次只需完成一个深孔的刻蚀，节约了每层光刻刻蚀带来的成本。

本实用新型提供的第三种制备方法具体步骤如下所示：

本实用新型的第三个实施例与上述两个实施例在电极结构和制备方法上差别较大。主要体现在栅电极和非对应的栅层的绝缘结构设计上。如图15所示，不同于在实施例1和2中，栅电极孔洞的侧墙都沉积有绝缘层，在实施例3中，只有在非对应连接的栅层和栅电极的侧壁之间才沉积有绝缘侧壁24b。其中在制备过程中，不同于在实施例1和2中直接沉积栅层结构，而是利用氧化物/氮化物牺牲层交替沉积形成主体结构，刻蚀孔洞沉积栅电极中的连通电极，再置换栅层来完成整体结构。具体的结构可以通过详细的工艺流程来进行描述：

第一步：如图16所示，在衬底100上形成位线BL和字线WL0、WL1、WL2、WL3、WL4。字线图案可以通过RIE刻蚀形成平行于衬底的凹槽，沉积相应材料填充满凹槽，通过CMP抛光表面。最后形成条状的字线WL0、WL1、WL2、WL3、WL4。其中，字线宽度为30nm-110nm。

第二步：沉积绝缘层145b。完成绝缘层沉积后，与第二条字线WL1的一端对准进行孔洞刻蚀至裸露出对齐的第二条字线WL1，形成第二个孔洞结构31，如图18B所示。通过适合的沉积手段孔洞填充各类导热和导电性能良好的材料，形成栅电极中连通电极部分。填充满孔洞后继通过CMP手段平整覆盖的填充材料。其中通孔结构31截面可为圆形或者方形，若为方形则其边长为20-100nm，若为圆形则其直径为20nm-100nm。

第三步再利用任何合适的薄膜制备手段沉积第一层牺牲层145c和第二层绝缘层144b。与第二条字线WL2的一端对齐，向下刻蚀孔洞直至裸露出字线WL2的上表面。沉积导电性能良好的材料直至填孔洞填满。通过CMP平整填充材料。依照实施例上述的第二个栅电极制备方式依次完成剩余的栅电极制备。最后在交替沉积的绝缘层和牺牲层中形成阶梯状的栅电极结构，具体如图17所示。

第四步：如图18所示，去除掉牺牲层145-141c，形成镂空结构145d-141d，部分栅电极的连通电极400b-404b裸露。通过加热氧化处理，将栅电极中的连通电极金属裸露在外部分进行氧化，形成绝缘包裹层22a-24a，如图19所示。其中绝缘包裹层22a-24a的厚度为4nm-10nm。

第五步：通过沉积栅层材料来填充镂空部分，替换原有的牺牲层145-141c，如图14所示。完成制备流程，形成相应的栅层145-141a，和阶梯状栅电极20-24。且每条垂直电极引出相应的控制栅层，而堆叠结构中非对应的栅层和垂直栅电极之间有绝缘侧壁隔离。

在上述各步骤中的沉积手段主要为溅射、CVD、MBE等方法。

在步骤一中凹槽内字线的沉积材料为导电和导热性能良好的材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

在步骤二、三中，交替沉积的牺牲层材料为氮化物，绝缘层沉积的材料为二氧化硅、氮化硅、氮氧化硅。沉积的栅电极中的连通电极材料为导电性和导热性能良好的材料譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的能合金。交替沉积的牺牲层和绝缘层厚度为6纳米至100纳米。

在步骤四中，栅电极绝缘侧壁层形成可以在富氧环境进行热处理，使得栅电极中的连通电极的金属表面发生氧化。

在步骤五中，填充的栅层材料可以为导电性能良好的材料譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的能合金。

其中，绝缘层厚度与栅层厚度一般保持一致，这样在进行刻蚀工艺以及填充工艺时条件一致工艺方便。其中通孔的直径需要随着绝缘层厚度的增大而增大，这样在进行通孔填充时工艺更容易实现。其中字线的宽度需要比通孔的直径多出10nm左右，这样可以保证字线与通孔内的连通电极连接。其中绝缘包裹层不能太小，太小会丧失绝缘特性影响器件工作，其应该随着通孔尺寸的增大相应增大。

此栅电极的制备不同于现有结构中的阶梯栅层的制备，需要完成器件的制备后再进行与外围电路的连接制备。采用上述的方法可以在预先制备好的外围电路衬底上来进行后续的器件制备工艺，从而减少后程外围电路制备对于三维半导体存储器件形成产生污染等不良因素的引入。此实施例中描述的方法三适用于采用牺牲层来进行器件整体制备的工艺中。牺牲层的引入降低了深孔刻蚀的复杂性，同时也节约了成本呢。同时由于采用热处理的方式绝缘，不需要额外再对准光刻和刻蚀，就可以把裸露在外的金属电极部分才被氧化，大大简化了工艺步骤，同时也提高器件的散热性能。

在本实用新型中，栅电极可以在预先制备好的外围电路衬底上完成，从而减少后程外围电路制备对于三维半导体存储器件形成产生污染等不良因素的引入。第一种制备方法适用于栅层材料采用金属材料或多晶硅的三维半导体存储器，栅层与绝缘层同时刻蚀的难度较低。第二种制备方法适用于栅层材料为多晶硅等与间隔堆叠的绝缘材料刻蚀参数差别较小的三维存储器中。第三种制备方法使用与采用牺牲层来制备的三维存储器件。散热能力明显增强。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种非易失性三维半导体存储器的栅电极，其特征在于，包括n个依次成阶梯状排列的第一栅电极单元、第二栅电极单元……第n栅电极单元，每个栅电极单元为柱状结构，由连通电极和包围在连通电极周围的绝缘侧壁构成；所述连通电极的上表面用于连接栅层，所述连通电极的下表面用于连接字线。 

2.如权利要求1所述的栅电极，其特征在于，所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层； 

所述第二栅电极单元包括：形成于所述第一层栅层上的第二层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层； 

所述第n栅电极单元包括：形成于第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。 

3.如权利要求2所述的栅电极，其特征在于，所述第一层绝缘层、第二层绝缘层……和第n层绝缘层的材料相同，为二氧化硅、氮化硅或氮氧化硅。 

4.一种非易失性三维半导体存储器，其特征在于，包括：位线电极、字线电极、选通晶体管以及多个阵列分布的NAND存储串；每个NAND存储串至少包含两个存储单元；每层存储单元共用同一栅层，并且通过栅电极与字线选通； 

所述栅电极包括依次成阶梯状排列的第一栅电极单元、第二栅电极单元以及第n栅电极单元；所述第一栅电极单元包括衬底，形成于所述衬底上的第一层绝缘层，n个通孔以及在具有n个通孔的第一层绝缘层上形成的第一层栅层；所述第二栅电极单元包括：形成于所述第一层栅层上的第二 层绝缘层，(n-1)个通孔，以及在具有(n-1)个通孔的第二层绝缘层上形成的第二层栅层；所述第n栅电极单元包括：形成于所述第(n-1)层栅层上的第n层绝缘层，一个通孔，以及在具有一个通孔的第n层绝缘层上形成的第n层栅层。