CN110858562A - 半导体元件制造方法及其制得的半导体元件 - Google Patents

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Abstract

本发明公开一种半导体元件制造方法及其制得的半导体元件，制造方法包括：提供一种结构，包括一第一停止层形成于一基板上方、一第一介电层形成于第一停止层上方、一第二停止层形成于第一介电层上方、及导线形成于第一介电层中且相互分隔开来；形成一第一暂置层于第二停止层上；图案化前述第一暂置层以形成一第一图案化暂置层；形成一第二暂置层于第一图案化暂置层上而形成一第一沟槽；回蚀第二暂置层和第一图案化暂置层，以形成一第二沟槽，其中第二沟槽自对准于第一沟槽，第二沟槽向下延伸至第一介电层，且在第二停止层处形成一开口。

Description

半导体元件制造方法及其制得的半导体元件
技术领域
本发明涉及一种半导体元件制造方法及其制得的半导体元件，且特别是涉及一种包括气隙的半导体元件的制造方法及其制得元件。
背景技术
对半导体技术来说，持续缩小半导体元件尺寸、改善速率、增进效能、提高密度及降低每单位集成电路的成本，为半导体技术重要的发展目标。但是即使是半导体元件尺寸缩减，其电子特性仍然必须维持甚至是更加改善，以符合市场上对应用电子产品的要求。然而，当半导体元件尺寸缩减，对结构进行图案化的制作工艺也会更加困难。例如，根据在两相邻部件之间例如是相邻导线或导电接触点(conductive contacts)之间形成沟槽的传统制法，要形成精确和精细的图案是有困难的，特别是当相邻部件之间的间距缩小时，更加提高了制作工艺困难度。
发明内容
本发明有关于一种半导体元件制造方法及其制得的半导体元件，可于相邻导线之间形成气隙，有效降低寄生电容。
根据一实施例，提出一种半导体元件的制造方法，包括：提供一种结构，包括一第一停止层(first stop layer)形成于一基板上方、一第一介电层形成于第一停止层上方、一第二停止层(second stop layer)形成于第一介电层上方、及导线(conductive lines)形成于第一介电层中且相互分隔开来；形成一第一暂置层(first dummy layer)于第二停止层上；图案化第一暂置层以形成一第一图案化暂置层(first patterned dummy layer)；形成一第二暂置层(second dummy layer)于第一图案化暂置层上而形成一第一沟槽(first trench)；回蚀第二暂置层和第一图案化暂置层，以形成一第二沟槽(secondtrench)，其中第二沟槽自对准于第一沟槽，第二沟槽向下延伸至第一介电层，且在第二停止层处形成一开口(opening)。
根据一实施例，提出一种半导体元件，包括：一第一停止层(first stoplayer)，形成于一基板上方；一第一介电层(first dielectric layer)，形成于第一停止层上方；导线(例如金属线)，形成于第一介电层中且相互分隔开来；一第二停止层(second stoplayer)，形成于第一介电层上方且具有一开口(opening)；和一气隙(air-gap)，形成于第一介电层内且位于导线中相邻两导线之间；其中第一停止层具有另一开口(anotheropening)，且另一开口与气隙连通。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下：
附图说明
图1A-图1F为本发明第一实施例的一种半导体元件的制造方法的示意图；
图2为本发明第一实施例所制得的另一种半导体元件的示意图；
图3为本发明第一实施例所制得的又一种半导体元件的示意图；
图4A-图4C为本发明第二实施例的一种半导体元件的制造方法的示意图；
图5为本发明第二实施例所制得的另一种半导体元件的示意图；
图6A、图6B为本发明第三实施例的制造方法所制得的一种半导体元件，在沉积一覆盖介电层之前和之后的示意图。
符号说明
10：基板
10W：硅晶片
101：绝缘衬底
102：薄层硅基板
11、11’：下介电层
12：栅极电极
14：导电接触
210：第一停止层
210a：第一停止层的上表面
212、212’：第一介电层
214、214’：导线
214s：导线的侧壁
214B：阻障衬层
214M：金属部
220：第二停止层
23：第一暂置层
23’、23”：第一图案化暂置层
230：孔洞
25：第二暂置层
251：第一沟槽
252：第二沟槽
220-O、210-O：开口
261、261’、262：气隙
27：覆盖介电层
271：空隙部
50：内连线层
D1：第一方向
D2：第二方向
dC：距离
CH：孔洞的临界尺寸
CDt1：第一沟槽的临界尺寸
t1：第一厚度
t2：第二厚度
T2：第一厚度和第二厚度的厚度总和
T1：第一介电层212的厚度
ts2：第二停止层220的厚度
CD1：第一临界尺寸
CD2：第二临界尺寸
CD3：第三临界尺寸
CD4：第四临界尺寸
T：晶体管
具体实施方式
在本发明的实施例中，提出一种半导体元件制造方法，以及依制法可制得的半导体元件。根据实施例的制造方法，可于相邻导线之间形成气隙(air gaps)，以有效降低寄生电容，特别是可有效降低后段制作工艺结构(back end of line，BEOL)中的寄生电容。在实施例的制法中，利用两层暂置层(dummy layers；例如暂置介电层)而形成气隙，其中先于一第一暂置层形成具有大的临界尺寸(critical dimension，CD)的一孔洞，之后再沉积一第二暂置层以缩小孔洞的临界尺寸，而形成具有较小临界尺寸的第一沟槽(first trench)，并将例如包括第一沟槽的图案转移至包围导线的介电层中(例如进行回蚀步骤以转移图案形成第二沟槽)，再经由第二沟槽移除相邻导线之间的介电材料，形成气隙。因此，根据实施例的制造方法，无需使用比定义导线(例如铜导线)更高阶的光掩模，也能在相邻导线之间形成气隙，不会增加生产成本。再者，实施例的制造方法是利用一自对准制作工艺(self-aligned process)而可在某一停止层(例如一蚀刻停止层)处形成具有小临界尺寸的开口。实施例的制造方法可以在相邻导线之间制得具有大的临界尺寸的气隙，大幅降低寄生电容，而且也不会使相关元件受到制作工艺影响而有所损伤。因此，应用实施例的制造方法利用简易且不增加生产成本的步骤，有效地提升半导体元件的产品特性。
以下提出相关实施例，配合图示以详细说明本发明所提出的制造方法及相关结构。本发明可应用于一绝缘层覆硅(silicon-on-insulator，SOI)的结构中，例如硅晶体管形成于绝缘层之上，但本发明并不仅限于此半导体型态的应用。再者，本发明可应用于半导体元件制造的后段制作工艺(BEOL)，但其应用也不仅限于此。只要是于相邻导线之间形成气隙的半导体型态或应用所需，皆有可能实施本发明的内容。因此，需注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施态样也可能可以应用。相关领域者可在不脱离本发明的精神和范围内对实施例的制作工艺和结构加以变化与修饰，以符合实际应用所需。再者，提出的附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
再者，说明书与请求项中所使用的序数例如“第一”、“第二”、“第三”等的用词，是为了修饰请求项的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。再者，说明书与请求项中可能使用的空间相关的用词，例如“之下”(beneath)、“下方”(below)、“较低的”(lower)、“上方”(above，on)、“较高的”(upper)或类似词语，是用来便于叙述和参照如图示所绘制的其中一元素或特征与另一元素或特征之间的空间关系。因此具通常知识者可知，该些空间相关的用词除了包括如图所示的元件方位，还包括了元件于使用或操作时不同于图示的方位。因此，说明书与请求项中所使用的该些用词仅用以叙述实施例的用，而非用以限制本发明保护范围之用。另外，多个实施例的图示中相同或类似的元件沿用相同或类似的标号，以利清楚说明。
<第一实施例>
在第一实施例中，以形成于一基板上方的导线(如金属线)为一示例，说明气隙形成于相邻导线之间的其中一种制造方法。图1A-图1F绘示根据本发明第一实施例的一种半导体元件的制造方法。
如图1A所示，首先提供一种结构，包括一第一停止层(first stop layer)210形成于一基板10上方、一第一介电层212形成于第一停止层210上方、一第二停止层(secondstop layer)220形成于第一介电层212上方、及多条导线(conductive lines)214形成于第一介电层212中且相互分隔开来。根据一实施例，形成一第一暂置层(first dummy layer)23于第二停止层220上。在一示例中，基板10与第一停止层210之间例如具有其他绝缘层，如一下介电层11(alower dielectric layer)。如图1A所示，相邻两导线214在第一方向D1(例如x方向)上相隔开一距离dC。在一实施例中，第一停止层210和第二停止层220可以是相同材料，例如氮化硅。下介电层11、第一介电层212、第一暂置层23可以是相同材料，例如氧化硅或介电常数小于4的材料层。一般而言，氮化硅作为蚀刻停止层通常具有较慢的蚀刻速率，例如相对于氧化硅材料，氮化硅材料的蚀刻速率约为1/4至1/10。
如图1B所示，对第一暂置层23进行图案化，以形成一第一图案化暂置层(firstpatterned dummy layer)23’，且第一图案化暂置层23’具有一孔洞230。在一示例中，孔洞230的大小例如是沿着第一方向D1(例如x方向)具有一临界尺寸CH，此临界尺寸CH可接近、或等于、甚至大于相邻两导线214之间相隔开的距离dC。在一示例中，可使用(但不限于)定义导线(例如铜导线)214的光掩模来进行第一暂置层23的图案化，因此图1B的孔洞230的临界尺寸CH近似相邻两导线214之间的距离dC。
之后，如图1C所示，形成一第二暂置层(second dummy layer)25于前述第一图案化暂置层23’上而形成一第一沟槽(first trench)251。
因此，根据实施例的制造方法，无需使用比定义导线(例如铜导线)214更高阶的光掩模来图案化第一暂置层23(形成孔洞230)，而是以沉积第二暂置层25来缩小孔洞230的临界尺寸CH，而形成比孔洞230的临界尺寸更小的第一沟槽251。
之后，如图1D所示，回蚀第二暂置层25和第一图案化暂置层23’，以形成一第二沟槽(second trench)252，其中第二沟槽252自对准于第一沟槽251，第二沟槽252自对应第一沟槽251处向下延伸至第一介电层212，且在第二停止层220处形成一开口(opening)220-O。在一实施例中，第一暂置层23和第二暂置层25例如是包括具有不同蚀刻率的不同材料。在另一实施例中，第一暂置层23和第二暂置层25可以是相同材料，例如氧化硅。
再者，一实施例中，见图1C，第一暂置层23具有第一厚度t1，第二暂置层25具有第二厚度t2，第一厚度和第二厚度的厚度总和T2等于或大于第一介电层212的厚度T1(亦即,T1≤T2,T2＝t1+t2)。另外，在一示例中，第一厚度t1和第二厚度t2的厚度总和T2例如(但不限制)是大于第二停止层220的厚度ts2的2倍。另外，在一示例中，第二暂置层25的厚度(亦即第二厚度t2)例如(但不限制)是小于第一沟槽251的临界尺寸CDt1(沿着第一方向D1)的1/2。在另一示例中，第二暂置层25的厚度t2例如(但不限制)为第一沟槽251的临界尺寸CDt1的1/4至1/3的范围之间。前述数值比例和/或范围为举例而非限制本发明之用。
之后，通过位于第二停止层220处的开口220-O而移除一部分的第一介电层212’，因此形成一气隙(air-gap)261于第一介电层212’内，且此气隙261位于相邻的两导线214之间，如图1E所示。在一实施例中，可利用湿式蚀刻方式，使蚀刻液自开口220-O和第二沟槽252进入第一介电层212’，以移除导线之间的至少一部分的第一介电层。
在一示例中，位于第一介电层212’内的气隙261暴露出相邻两导线214的侧壁(sidewalls)214s的至少一部分。如图1E所示，相邻两导线214之间的第一介电层部分未被完全移除，而气隙261暴露出导线214的一部分侧壁；因此形成气隙261后，在导线214的侧壁上可能仍留有第一介电层的材料，例如图1E中导线214的侧壁处接近上方第二停止层220和下方第一停止层210的角落处仍留有第一介电层的材料。但本发明并不以此示例为限制。在其他示例中，也可更通过调整蚀刻条件而使相邻两导线214之间的第一介电层完全地被移除，此时气隙261暴露出相邻导线214的侧壁的所有部分。再者，在一示例中，此气隙261例如(但不限制)是暴露出第一停止层210的上表面210a的一部分。
然后，如图1F所示，例如以沉积方式形成一覆盖介电层(capping dielectriclayer)27于第二停止层220的上方。
根据上述实施例，如图1F所示，第二停止层220处的开口220-O沿着第一方向D1(例如x方向)具有第一临界尺寸(first critical dimension)CD1，第一介电层212’内的气隙261沿着第一方向D1具有第二临界尺寸(second critical dimension)CD2，其中第一临界尺寸CD1小于第二临界尺寸CD2。在一示例中，第一临界尺寸CD1等于或小于至少1/3的第二临界尺寸CD2。
根据实施例的制法，由于第二停止层220处的开口220-O尺寸小(例如第二临界尺寸CD2)，沉积覆盖介电层27时较不容易使介电材料掉入气隙261中。再者，根据开口220-O的大小和制作工艺条件的调整，可使开口220-O处甚至开口220-O上方都维持空隙状态，可进一步降低元件的寄生电容。如图1F所示，在一实施例中，一空隙部(an air portion)271形成于覆盖介电层27中并对应于第二停止层220处的开口220-O的位置，其中空隙部271和气隙261经由开口220-O而相互连通。在制法上，例如使第二停止层220处的开口220-O尽可能的小，和/或沉积介电层27时由初始较快的沉积速率到减缓沉积速率，都可形成空隙部271。
在一应用例中，若在覆盖介电层27上方还需有其他层的导线(例如金属线)形成，则覆盖介电层27可以是一具有低介电常数(low-k)的内金属介电层(IMD)，例如介电常数小于3的材料层。在另一应用例中，若覆盖介电层27作为一最终保护层或是后续没有其他导线(例如金属)层形成于其上方，则覆盖介电层27可以是一具有介电常数大于4的材料层，例如未掺杂的硅玻璃(Undoped Silicate Glass、USG)材料层、四乙氧基硅烷(Tetraethoxysilane，TEOS)(介电常数k约为4.2)等材料层。
本发明并不仅限于上述实施的态样，可应用的半导体结构中，可包括例如晶体管或是其他元件；且上述实施例也省略某些元件的层的细节，以利清楚说明。因此本发明也包括其他实施态样。
图2绘示依照本发明第一实施例所制得的另一种半导体元件的示意图。其中图2与图1F中相同或类似的元件沿用相同或类似的标号，以利清楚说明。如图2所示，半导体元件更包括一晶体管T形成于基板10的上方，晶体管T例如位于下介电层11中，而第一停止层210形成于晶体管T之上，其中上述导线214电连接于晶体管T，例如通过下介电层11中的导电接触(conductive contacts)14与晶体管T电连接。另外，如图2所示，导线214例如是包括一阻障衬层(barrier liner)214B和一金属部(metal potion)214M；阻障衬层214B例如是包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)或其他材料，金属部214M例如是包括铜或其他金属。根据上述示例的制造方法，气隙261’暴露出相邻导线214的阻障衬层214B的侧壁的一部分或所有部分。
再者，在实际应用中，半导体元件可包括多层的内连线层(interconnectinglayers)。图3绘示依照本发明第一实施例所制得的又一种半导体元件的示意图。其中图3与图1F、图2中相同或类似的元件沿用相同或类似的标号，以利清楚说明。如图3所示，又一实施态样的半导体元件可还包括一内连线层(interconnecting layers)50于基板10之上，例如位于晶体管T和第一停止层210之间。其余如开口220-O和气隙261等部件，同上述说明，在此不赘述。
<第二实施例>
第二实施例与第一实施例的制法类似。但与第一实施例不同的是，第二实施例的第二沟槽贯穿两相邻的停止层，而于两相邻的介电层中分别形成气隙。
图4A-图4C图简绘根据本发明第二实施例的一种半导体元件的制造方法。其中图4A-图4C与图1A-图1F中相同或类似的元件沿用相同或类似的标号，以利清楚说明。再者，图4A之前的制作工艺内容(包括形成第一停止层210、第一介电层212/212’、第二停止层220、第二沟槽253和开口220-O等部件)请参照上述如第1A-1D图的说明，在此不赘述。
在第二实施例中，如图4A所示，所形成的第二沟槽253除了向下延伸至第一介电层212而形成开口220-O，更延伸至第一停止层210以于第一停止层210处形成另一开口(another opening)210-O。
接着，如图4B所示，通过位于第二停止层220处的开口220-O而移除部分的第一介电层212’，以及通过位于第一停止层210处的另一开口210-O而移除另一部分的下介电层11，据此而形成气隙261于第一介电层212’中，且气隙261位于相邻两导线214之间，以及同时形成另一气隙262于下介电层11’中。根据此示例，通过如图4B所示的第一停止层210处的开口210-O，于第一介电层212’中的气隙261与下介电层11’中的另一气隙262相互连通。
之后，如图4C所示，形成一覆盖介电层(capping dielectric layer)27于第二停止层220上方。再者，根据开口220-O的大小和制作工艺条件的调整，可使开口220-O处甚至开口220-O上方都维持空隙状态，例如于覆盖介电层27中形成一空隙部271，可进一步降低元件的寄生电容。
根据上述实施例，如图4C所示，第二停止层220处的开口220-O沿着第一方向D1(例如x方向)具有第一临界尺寸CD1，第一介电层212’内的气隙261沿着第一方向D1具有第二临界尺寸CD2，第一停止层210处的另一开口210-O沿着第一方向D1具有第三临界尺寸(thirdcritical dimension)CD3，以及下介电层11’内的另一气隙262于沿着第一方向D1具有第四临界尺寸(fourth critical dimension)CD4。在一示例中，第一临界尺寸CD1小于第二临界尺寸CD2。再者，在一示例中，第三临界尺寸CD3例如是小于第二临界尺寸CD2，第四临界尺寸CD4例如是小于第二临界尺寸CD2。在一示例中，第一临界尺寸CD1例如是等于或小于至少1/3的第二临界尺寸CD2。
当然，本发明并不仅限于上述实施的态样。图5绘示依照本发明第二实施例所制得的另一种半导体元件的示意图。其中图5与图4C中相同或类似的元件沿用相同或类似的标号，且相同元件也请参照前述内容，在此不赘述。如图5所示，实施例也可应用于导线214’为双镶嵌结构(damascene structure)的半导体元件，而利用如第二实施例的制法而于相邻的两停止层(210、220)中分别形成开口220-O、210-O，以及于两相邻的介电层(11’、212’)中分别形成气隙261、262。当然，也可利用如第一实施例的制法(亦即第二沟槽252停止于第一介电层)而在双镶嵌导线结构中形成如图1F所示的开口220-O和气隙261。
再者，如图5所示例的半导体元件例如还包括一晶体管T，下介电层11’覆盖晶体管T，且第一停止层210形成于下介电层11’的上方；在一示例中，位于下介电层11’中的气隙262例如是形成于晶体管T上方，且与晶体管T的一栅极电极12相隔开一距离，例如栅极电极12上方覆盖有一接触蚀刻停止层(CESL layer，未绘示于图中)，气隙262与栅极电极12之间至少以接触蚀刻停止层而相互隔绝。再者，如图5所示例的半导体元件例如更包括一内连线层50位于基板10之上和一底停止层(bottom stop layer)501位于内连线层50上方，且双镶嵌导线结构(如导线214’)则位于底停止层501和第二停止层220之间。
<第三实施例>
第三实施例的结构与第一实施例的结构在制法上类似，但于第三实施例中，以一包括绝缘层覆硅(SOI)的半导体元件做一种应用示例的说明。
图6A、图6B为依据本发明第三实施例的制造方法所制得的一种半导体元件，在沉积一覆盖介电层之前和之后的示意图。其中图6A、图6B与图1A-图1F中相同或类似的元件沿用相同或类似的标号，以利清楚说明。再者，图6A之前的制作工艺内容(包括形成第一停止层210、第一介电层212/212’、第二停止层220、第二沟槽253和开口220-O等部件)请参照上述如图1A-图1E的说明，在此不赘述。与第一实施例不同的是，第三实施例的制造方法应用于一绝缘层覆硅(SOI)的结构中，其结构例如包括于硅晶片10W和一薄层硅基板102之间形成有一绝缘衬底101，而晶体管T则形成于此薄层硅基板102上以提高晶体管效能。图6A、图6B中的部件细节(包括气隙261和开口220-O)请参照如第一、第二实施例所述的相关内容，在此不赘述。
根据上述，本发明提出的半导体元件制造方法，在无需使用更高阶光掩模的情况下，通过沉积方式形成两层暂置层以形成较小尺寸的孔洞(亦即第一沟槽)，并以例如回蚀方式将图案转移至欲形成沟槽的层，例如形成第二沟槽于相邻两导线之间，再经由第二沟槽移除相邻导线之间的介电材料，形成气隙。因此，根据实施例的制造方法，仅需利用过一般的沉积蚀刻制作工艺和一个与制得导线所使用的相同光掩模甚至更低阶的光掩模，无需使用比定义导线(例如铜导线)更高阶的光掩模，也能在相邻导线之间形成气隙，不会增加生产成本。再者，实施例的制造方法是利用一自对准制作工艺(self-aligned process；第二沟槽与第一沟槽对准)而可在至少一层或多层停止层(例如第一实施例所述的第一停止层、或是如第二实施例所述的第一和第二停止层)处形成具有小临界尺寸的开口，不但可于后续制作工艺中在停止层上方形成覆盖介电层时能避免介电材料填入气隙中，通过停止层处临界尺寸小的开口和沟槽(亦即第二沟槽)，可以在相邻导线之间制得具有大的临界尺寸的气隙，大幅降低寄生电容，而且也不会使相关元件受到制作工艺影响而有所损伤。实施例的制造方法特别适合应用于尺寸缩减的半导体元件的制作工艺。因此，应用实施例的制造方法利用简易且不增加生产成本的步骤，有效地提升应用的半导体元件的电子特性以及产品良率，十分适合量产。而上述如实施例中所提出的相关元件/组成/层，例如一般基板、SOI基板、介电层、停止层、晶体管和导线结构等等，其构型、安排设置和尺寸供示例说明。因此，领域技术者可运用本发明的保护范围内文中所述的内容所包括的原理，以变化和修饰而得多种相关元件/组成/层的构型、安排设置和尺寸，包括即使该些构型、安排设置和尺寸未清楚描述于此的可能示例。
如上述图示的步骤和结构，是用以叙述本发明的部分实施例或应用例，本发明并不限制于上述步骤和结构的范围与应用态样。其他不同步骤和结构态样的实施例，例如不同内部组件的已知构件都可应用，其示例的步骤和结构可根据实际应用的需求而调整。因此图示的步骤和结构仅为举例说明之用，而非限制之用。通常知识者当知，应用本发明的相关步骤和结构过程，例如半导体结构中的相关元件和层的排列方式，或制造步骤细节等，都可能以依实际应用样态所需而可能有相应的调整和变化。
综上所述，虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体元件的制造方法，包括：
提供一种结构，包括一第一停止层形成于一基板上方、一第一介电层形成于前述第一停止层上方、一第二停止层形成于前述第一介电层上方、及导线形成于前述第一介电层中且相互分隔开来；
形成一第一暂置层于前述第二停止层上；
图案化前述第一暂置层以形成一第一图案化暂置层；
形成一第二暂置层于前述第一图案化暂置层上而形成一第一沟槽；
回蚀前述第二暂置层和前述第一图案化暂置层，以形成一第二沟槽，其中前述第二沟槽自对准于前述第一沟槽；
其中前述第二沟槽向下延伸至前述第一介电层，且在前述第二停止层处形成一开口。
2.如权利要求1所述的制造方法，还包括：
通过位于前述第二停止层处的前述开口而移除一部分的前述第一介电层，因此形成一气隙于前述第一介电层内，且前述气隙位于前述导线中相邻两导线之间。
3.如权利要求2所述的制造方法，还包括：
形成一覆盖介电层于前述第二停止层上方。
4.如权利要求2所述的制造方法，其中位于前述第一介电层内的前述气隙暴露出至少部分的前述相邻两导线的侧壁。
5.如权利要求1所述的制造方法，其中前述第二沟槽更向下延伸至前述第一停止层，且更于前述第一停止层处形成另一开口。
6.如权利要求5所述的制造方法，其中一下介电层形成于前述第一停止层的下方，且前述制造方法还包括：
通过位于前述第二停止层处的前述开口而移除一部分的前述第一介电层，以及通过位于前述第一停止层处的前述另一开口而移除另一部分的前述下介电层，
因而形成一气隙于前述第一介电层中，且前述气隙位于前述导线中相邻两导线之间，以及同时形成另一气隙于前述下介电层中。
7.如权利要求6所述的制造方法，其中通过前述第一停止层处的前述另一开口，在前述第一介电层中的该气隙与前述下介电层中的前述另一气隙相互连通。
8.如权利要求6所述的制造方法，其中前述第二停止层处的前述开口沿着第一方向具有第一临界尺寸，前述第一介电层内的前述气隙沿着前述第一方向具有第二临界尺寸，其中前述第一临界尺寸等于或小于至少1/3的前述第二临界尺寸。
9.如权利要求6所述的制造方法，其中前述第二停止层处的前述开口沿着第一方向具有第一临界尺寸，前述第一介电层内的前述气隙沿着前述第一方向具有第二临界尺寸，前述第一停止层处的前述另一开口沿着前述第一方向具有第三临界尺寸，以及前述下介电层内的前述另一气隙于沿着前述第一方向具有第四临界尺寸，其中前述第三临界尺寸小于前述第二临界尺寸，前述第四临界尺寸小于前述第二临界尺寸。
10.如权利要求6所述的制造方法，还包括：形成一覆盖介电层于前述第二停止层上方。
11.如权利要求1所述的制造方法，其中前述第二暂置层的厚度小于前述第一沟槽的临界尺寸的1/2倍。
12.如权利要求1所述的制造方法，其中前述第二暂置层的厚度为前述第一沟槽的临界尺寸的1/4至1/3的范围之间。
13.一种半导体元件，其特征在于，包括：
第一停止层，形成于一基板上方；
第一介电层，形成于前述第一停止层上方；
导线，形成于前述第一介电层中且相互分隔开来；
第二停止层，形成于前述第一介电层上方且具有一开口；和
气隙，形成于前述第一介电层内且位于前述导线中相邻两导线之间；
其中前述第一停止层具有另一开口，且所述另一开口与前述气隙连通。
14.如权利要求13所述的半导体元件，其中前述第二停止层处的前述开口沿着第一方向具有第一临界尺寸，前述第一介电层内的前述气隙沿着前述第一方向具有第二临界尺寸，前述第一停止层处的前述另一开口沿着前述第一方向具有第三临界尺寸，其中前述第二临界尺寸大于前述第一临界尺寸，前述第三临界尺寸小于前述第二临界尺寸。
15.如权利要求13所述的半导体元件，还包括：
下介电层，形成于前述第一停止层的下方；以及
另一气隙，形成于前述下介电层中，
其中通过前述第一停止层处的前述另一开口，在前述第一介电层中的该气隙与前述下介电层中的前述另一气隙相互连通。
16.如权利要求15所述的半导体元件，其中前述第二停止层处的前述开口沿着第一方向具有第一临界尺寸，前述第一介电层内的前述气隙沿着前述第一方向具有第二临界尺寸，前述第一停止层处的前述另一开口沿着前述第一方向具有第三临界尺寸，前述下介电层内的前述另一气隙于沿着前述第一方向具有第四临界尺寸，其中前述第三临界尺寸小于前述第二临界尺寸，前述第四临界尺寸小于前述第二临界尺寸。
17.如权利要求13所述的半导体元件，还包括：
覆盖介电层，形成于前述第二停止层上方，其中一空隙部形成于前述覆盖介电层中并对应于前述第二停止层处的前述开口的位置。
18.如权利要求13所述的半导体元件，其中位于前述第一介电层内的前述气隙暴露出至少部分的前述相邻两导线的侧壁。
19.如权利要求13所述的半导体元件，还包括一晶体管形成于前述基板上方，其中前述第一停止层形成于前述晶体管之上，前述导线则电连接于前述晶体管。
20.如权利要求19所述的半导体元件，还包括：
下介电层，覆盖前述晶体管，且前述第一停止层形成于前述下介电层的上方；和
另一气隙，形成于前述下介电层中，
其中通过前述第一停止层处的前述另一开口，位于前述第一介电层中的该气隙与前述下介电层中的前述另一气隙相互连通，以及前述另一气隙形成于前述晶体管上方，且与前述晶体管的一栅极电极相隔开一距离。
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