CN101140922A - 半导体结构制造方法和其制造的半导体结构 - Google Patents

半导体结构制造方法和其制造的半导体结构 Download PDF

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Abstract

一种半导体结构和用于形成该结构的方法。所述结构包括(a)衬底；(b)第一器件和第二器件，均在所述衬底上；(c)器件帽介质层，在所述第一和第二器件以及所述衬底上，其中所述器件帽介质层包括器件帽介质材料；(d)第一介质层，在所述器件帽介质层的顶上，其中所述第一介质层包括第一介质材料；(e)第二介质层，在所述第一介质层的顶上；以及(f)第一导电线路和第二导电线路，均位于所述第一和第二介质层中。所述第一介质层将所述第一和第二导电线路与所述器件帽介质层物理隔离。所述第一介质材料的介电常数小于所述器件帽介质材料的介电常数。

Description

半导体结构制造方法和其制造的半导体结构
技术领域
本发明涉及隔离金属线路的介质层，具体而言，涉及隔离M1线路(即在第一金属层中的金属线路)的介质层。
背景技术
在常规半导体芯片中，M1线路被非常紧密地设置。结果，M1线路之间的线间耦合电容很大。因此，需要一种其中与现有技术相比减小了M1线路之间的线间耦合电容的结构(和形成该结构的方法)。
发明内容
本发明提供了一种半导体结构，包括(a)衬底；(b)第一器件和第二器件，均在所述衬底上；(c)器件帽介质层，在所述第一和第二器件的顶上和在所述衬底的顶上，其中所述器件帽介质层包括器件帽介质材料；(d)第一介质层，在所述器件帽介质层的顶上，其中所述第一介质层包括第一介质材料；(e)第二介质层，在所述第一介质层的顶上，其中所述第二介质层包括第二介质材料；以及(f)第一导电线路和第二导电线路，均位于所述第一和第二介质层中，其中所述第一介质层将所述第一和第二导电线路与所述器件帽介质层物理隔离，和其中所述第一介质材料的介电常数小于所述器件帽介质材料的介电常数。
本发明提供了一种半导体结构制造方法，包括提供这样的半导体结构，所述半导体结构包括(a)衬底，(b)第一器件和第二器件，均在所述衬底上，(c)器件帽介质层，在所述第一和第二器件的顶上和在所述衬底的顶上，其中所述器件帽介质层包括器件帽介质材料；(d)第一介质层，在所述器件帽介质层的顶上，其中所述第一介质层包括第一介质材料；(e)第二介质层，在所述第一介质层的顶上，其中所述第二介质层包括第二介质材料；以及形成均位于所述第一和第二介质层中的第一导电线路和第二导电线路，其中所述第一介质层将所述第一和第二导电线路与所述器件帽介质层物理隔离，和其中所述第一介质材料的介电常数小于所述器件帽介质材料的介电常数。
本发明提供了一种结构(和一种用于形成该结构的方法)，其中与现有技术相比减小了所述M1线路之间的所述线间耦合电容。
附图说明
图1A-1I示例(截面图)了根据本发明的实施例的一种用于形成第一半导体结构的制造方法。
图2示出了根据本发明的实施例的第二半导体结构的截面图。
具体实施方式
图1A-1I示例(截面图)了根据本发明的实施例的一种用于形成半导体结构100的制造方法。具体而言，参考图1A，在一个实施例中，从半导体衬底110开始制造半导体结构100。示例地，半导体衬底110包括半导体材料例如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、以及基本上由一种或多种化合物半导体如砷华镓(GaAs)、氮化镓(GaN)和磷化铟(InP)等构成那些材料。
接下来，在一个实施例中，利用常规方法在半导体衬底110上形成晶体管111a和111b。为简单起见，在图1A中仅分别示出了晶体管111a和111b的栅电极区域112a和112b。在一个实施例中，栅电极区域112a和112b包括导电材料例如多晶硅。
接下来，参考图1B，在一个实施例中，在图1A的整个结构100的顶上形成器件帽介质层120。在一个实施例中，可以通过介质材料的CVD(化学气相淀积)在图1A的整个结构100的顶上形成器件帽介质层120，然后可以示例地通过CMP(化学机械抛光)步骤平坦化器件帽介质层120的顶表面120，。在一个实施例中，用于形成器件帽介质层120的介质材料可以是BPSG(硅酸硼磷玻璃)。
接下来，参考图1C，在一个实施例中，在器件帽介质层120的顶上形成第一低k介质层130，其中k是介电常数和“低k”表示k小于4.0。在一个实施例中，可以通过第一低k介质材料的CVD在器件帽介质层的顶上形成第一低k介质层130。在一个实施例中，用于形成第一低k介质层130的第一低k介质材料可以是FSG(掺杂氟的硅酸盐玻璃)，其k为3.6；体SiCOH(掺杂碳的氧化硅)，其k为3.0；和/或多孔SiCOH，其k为2.3；等。在一个实施例中，用于形成第一低k介质层130的第一低k介质材料的介电常数比用于形成器件帽介质层120的介质材料的介电常数小。
接下来，参考图1D，在一个实施例中，在第一低k介质层130和器件帽介质层120中形成孔131a和131b。在一个实施例中，使用常规光刻和蚀刻工艺形成孔131a和131b。在一个实施例中，形成孔131a和131b的蚀刻工艺基本上停止在栅电极区域112a和112b处并且分别通过孔131a和131b将栅电极区域112a和112b的顶表面112a'和112b，分别暴露到周围环境。
接下来，在一个实施例中，用第一导电材料填充孔131a和131b以分别地形成接触区域132a和132b，产生图1E的结构100。在一个实施例中，参考图1D和1E，通过在图1D的整个结构100(包括孔131a和131b中)的顶上淀积第一导电材料形成接触区域132a和132b，然后通过CMP步骤抛光以去除孔131a和131b外部的过量的材料。结果，接触区域132a和132b被分别地电耦合至栅电极区域112a和112b。在一个实施例中，用于形成接触区域132a和132b的第一导电材料可以是钨。
接下来，参考图1F，在一个实施例中，在图1E的整个结构100的顶上形成第二低k介质层140，其中k小于4.0。在一个实施例中，可以通过第二低k介质材料的CVD在图1E的整个结构100的顶上形成第二低k介质层140。在一个实施例中，用于形成第二低k介质层140的第二低k介质材料可以是FSG，其k为3.6；体SiCOH，其k为3.0；和/或多孔SiCOH，其k为2.3；等。在一个实施例中，第二低k介质材料的介电常数与第一低k介质材料的介电常数可以相同。在可选的实施例中，第二低k介质材料的介电常数可以大于或小于用于形成第一低k介质层130的第一低k介质材料的介电常数。
接下来，参考图1G，在一个实施例中，在第一低k介质层130和第二低k介质层140中形成沟槽141a和141b。在一个实施例中，使用常规的光刻和蚀刻工艺形成沟槽141a和141b。在一个实施例中，形成沟槽141a和141b的蚀刻工艺(i)对于接触区域132a和132b基本上是选择性的，和(ii)分别通过沟槽141a和141b将接触区域132a和132b的部分暴露到周围环境。在一个实施例中，形成沟槽141a和141b的蚀刻工艺蚀刻贯穿第二低k介质层140，并在器件帽介质层120通过沟槽141a和141b暴露到周围环境之前停止在第一低k介质层130中的任何地方。
接下来，在一个实施例中，用第二导电材料填充沟槽141a和141b以分别形成金属线路142a和142b，产生图1H的结构100。在一个实施例中，参考图1G和1H，通过在图1G的整个结构100(包括沟槽141a和141b中)的顶上淀积第二导电材料形成金属线路142a和142b，然后通过CMP步骤抛光去除沟槽141a和141b外部的过量的材料。结果，金属线路142a和142b被分别地电耦合到接触区域132a和132b。在一个实施例中，用于形成金属线路142a和142b的第二导电材料包括铜。
接下来，参考图1I，在一个实施例中，在图1H的整个结构100的顶上形成第一帽层150。在一个实施例中，可以通过介质材料的CVD在图1H的整个结构100的顶上形成第一帽层150。在一个实施例中，第一帽层150包括碳化硅(SiC)、氮化硅、(SiN)、和/或硅碳氮化物(SiCN)等。
接下来，在一个实施例中，在图1I的结构100上进行附加的制造步骤以形成最终的产品(未示出)。
在上述实施例中，为简单起见，参考图1A-1I，结构100仅包括两个金属线路142a和142b。通常，在第一低k介质层130和第二低k介质层140中，结构100可以包括(与图1A-1I中描述的金属线路142a和142b相似的)多个金属线路。
参考图1I，应该注意，在第一低k介质层130和第二低k介质层140中的多个金属线路的密度越高，在多个金属线路间的线间耦合电容越大，导致半导体芯片的速度越低。还应该注意，在不存在第一低k介质层130的情况下，两个金属线路142a和142b将与器件帽介质层120直接物理接触。结果，在两个金属线路142a和142b之间经由器件帽介质层120的线间耦合电容大(因为BPSG是高k介质材料)。在存在第一低k介质层130的情况下，第一低k介质层130将两个金属线路142a和142b与器件帽介质层120物理隔离。结果，减小了在两个金属线路142a和142b之间经由器件帽介质层120的线间耦合电容。应该注意，因为用于形成第一低k介质层130的第一低k介质材料具有低的介电常数，因此在两个金属线路142a和142b之间经由器件第一低k介质层130的线间耦合电容小。
图2示出了根据本发明的实施例的第二半导体结构200的截面图。在一个实施例中，图2的结构200与图1I的结构100相似，除了在第一帽层250之下，存在夹在第一低k层230与第二低k层240之间的第二帽层235外。应该注意，除了与附图标号相同的第一位数外，图2的结构200和图1I的结构100的相似的区域和层具有相同的参考标号。例如，BPSG层220(图2)与器件帽介质层120(图1I)相似。在一个实施例中，第二帽层235包括碳化硅(SiC)、氮化硅、(SiN)、和/或硅碳氮化物(SiCN)等。
应该注意，在存在图2中第一低k介质层230的情况下，第一低k介质层230将两个金属线路242a和242b与BPSG层220物理隔离。结果，与略去第一低k介质层230的情况相比，减小了在两个金属线路242a与242b之间经由BPSG层220的线间耦合电容。应该注意，因为用于形成第一低k介质层230的第一低k介质材料具有低的介电常数，因此在两个金属线路242a与242b之间经由第一低k介质层230的线间耦合电容小。
虽然为了示例的目的已经在这里描述了本发明的特定的实施例，但很多修改和改变对于本领域的技术人员将变得显而易见。因此，所附权利要求旨在涵盖落入本发明的真正精神和范围的所有这样的修改和改变。

Claims (20)

1.一种半导体结构，包括：
(a)衬底；
(b)第一器件和第二器件，均在所述衬底上；
(c)器件帽介质层，在所述第一和第二器件的顶上和在所述衬底的顶上，其中所述器件帽介质层包括器件帽介质材料；
(d)第一介质层，在所述器件帽介质层的顶上，其中所述第一介质层包括第一介质材料；
(e)第二介质层，在所述第一介质层的顶上，其中所述第二介质层包括第二介质材料；以及
(f)第一导电线路和第二导电线路，均位于所述第一和第二介质层中，
其中所述第一介质层将所述第一和第二导电线路与所述器件帽介质层物理隔离，和
其中所述第一介质材料的介电常数小于所述器件帽介质材料的介电常数。
2.根据权利要求1的结构，其中所述第二介质材料的介电常数与所述第一介质材料的介电常数不同。
3.根据权利要求1的结构，其中所述第二介质材料的介电常数与所述第一介质材料的介电常数相同。
4.根据权利要求1的结构，其中所述第一介质材料包括选自FSG(掺杂氟的硅酸盐玻璃)、体SiCOH(掺杂碳的氧化硅)、和多孔SiCOH的材料。
5.根据权利要求1的结构，其中所述第一和第二导电线路包括铜。
6.根据权利要求1的结构，其中所述器件帽介质层包括BPSG(硅酸硼磷玻璃)。
7.根据权利要求1的结构，还包括均位于所述器件帽介质材料中的第一接触区域和第二接触区域，
其中所述第一接触区域将所述第一导电线路电耦合至所述第一器件，和
其中所述第二接触区域将所述第二导电线路电耦合至所述第二器件。
8.根据权利要求7的结构，其中所述第一和第二接触区域包括钨。
9.根据权利要求1的结构，还包括第一帽层，其中所述第一帽层在(i)所述第一和第二导电线路和(ii)所述第二介质层的顶上，并与(i)所述第一和第二导电线路和(ii)所述第二介质层直接物理接触。
10.根据权利要求9的结构，其中所述第一帽层包括选自碳化硅(SiC)、氮化硅(SiN)、和硅碳氮化物(SiCN)的材料。
11.根据权利要求9的结构，还包括第二帽层，其中所述第二帽层夹在所述第一和第二介质层之间。
12.根据权利要求11的结构，其中所述第二帽层包括选自碳化硅(SiC)、氮化硅(SiN)、和硅碳氮化物(SiCN)的材料。
13.根据权利要求1的结构，其中所述第一介质层与所述第二介质层直接物理接触。
14.一种半导体结构制造方法，包括以下步骤：
提供一种半导体结构，其包括：
(a)衬底，
(b)第一器件和第二器件，均在所述衬底上，
(c)器件帽介质层，在所述第一和第二器件的顶上和在所述衬底的顶上，其中所述器件帽介质层包括器件帽介质材料，
(d)第一介质层，在所述器件帽介质层的顶上，其中所述第一介质层包括第一介质材料，以及
(e)第二介质层，在所述第一介质层的顶上，其中所述第二介质层包括第二介质材料；以及
形成均位于所述第一和第二介质层中的第一导电线路和第二导电线路，
其中所述第一介质层将所述第一和第二导电线路与所述器件帽介质层物理隔离，和
其中所述第一介质材料的介电常数小于所述器件帽介质材料的介电常数。
15.根据权利要求14的方法，其中所述第二介质材料的介电常数与所述第一介质材料的介电常数不同。
16.根据权利要求14的方法，其中所述第二介质材料的介电常数与所述第一介质材料的介电常数相同。
17.根据权利要求14的方法，其中所述第一介质材料包括选自FSG(掺杂氟的硅酸盐玻璃)、体SiCOH(掺杂碳的氧化硅)、和多孔SiCOH的材料。
18.根据权利要求14的方法，其中所述半导体结构还包括均位于所述器件帽介质材料中的第一接触区域和第二接触区域，
其中所述第一接触区域将所述第一导电线路电耦合至所述第一器件，和
其中所述第二接触区域将所述第二导电线路电耦合至所述第二器件。
19.根据权利要求14的方法，还包括，在所述形成所述第一和第二导电线路之后，形成第一帽层，其中所述第一帽层在(i)所述第一和第二导电线路和(ii)所述第二介质层的顶上，并与(i)所述第一和第二导电线路和(ii)所述第二介质层直接物理接触。
20.根据权利要求19的方法，其中所述半导体结构还包括第二帽层，其中所述第二帽层夹在所述第一和第二介质层之间。
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