KR101372307B1 - 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법 - Google Patents

실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법 Download PDF

Info

Publication number
KR101372307B1
KR101372307B1 KR1020130020825A KR20130020825A KR101372307B1 KR 101372307 B1 KR101372307 B1 KR 101372307B1 KR 1020130020825 A KR1020130020825 A KR 1020130020825A KR 20130020825 A KR20130020825 A KR 20130020825A KR 101372307 B1 KR101372307 B1 KR 101372307B1
Authority
KR
South Korea
Prior art keywords
layer
storage
channel
gate
channel pillar
Prior art date
Application number
KR1020130020825A
Other languages
English (en)
Inventor
허천신
Original Assignee
(주)피델릭스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)피델릭스 filed Critical (주)피델릭스
Priority to KR1020130020825A priority Critical patent/KR101372307B1/ko
Application granted granted Critical
Publication of KR101372307B1 publication Critical patent/KR101372307B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

멀티 레벨 스토리지 디램 셀 및 그의 제조방법이 게시된다. 본 발명의 멀티 레벨 스토리지 디램 셀은 반도체 기판; 상기 반도체 기판 위에 형성되는 접합 배선; 상기 접합 배선 위에 형성되는 게이트 배선; 상기 게이트 배선을 관통하여 형성되며, 내면이 채널 필라층으로 매립되며, 내측면의 상기 채널 필라층에 채널 영역이 형성될 수 있는 채널 필라; 및 상하의 멀티 레벨로 배치되는 제1 스토리지 전극층 및 제2 스토리지 전극층, 기준 전극의 인가가 가능하며 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층 사이에 배치되는 스토리지 기준층과, 정전기장 속에서 전기 편극이 발생하며 상기 제1 스토리지 전극층과 상기 스토리지 기준층의 경계 및 상기 제2 스토리지 전극층과 상기 스토리지 기준층의 경계에 형성되는 제1 유전막 및 제2 유전막을 구비하는 멀티 레벨 스토리지를 구비한다. 본 발명의 멀티 레벨 스토리지 디램 셀에 의하면, 스토리지 용량의 충분한 확보가 가능하면서도, 레이아웃 면적을 저감할 수 있다. 그리고, 멀티 레벨 스토리지 디램 셀에서는, 게이트 배선을 관통하여 형성되는 채널 필라의 내면에 매립되는 채널 필라층에 채널 영역이 형성되도록 셀 트랜지스터가 구현됨으로써, 채널의 누설 전류량의 현저히 감소된다.

Description

실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법{Sylinder type Multiple Level Storage DRAM Cell AND Fabrication method therefor}
본 발명은 디램셀 및 그의 제조방법에 관한 것으로, 특히, 집적도와 스토리지 용량을 향상시킬 수 있는 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법에 관한 것이다.
일반적으로 디램(DRAM:Dynamic Random Access Memory)은 매트릭스 구조로 배열되는 디램셀(DRAM Cell)들을 포함한다. 이때, 디램셀은 하나의 셀 트랜지스터 및 하나의 스토리지로 이루어진다.
디렘셀에서, 입력되는 데이터는 셀 트랜지스터를 통하여 상기 스토리지에 전송되어 기입되며, 또한, 상기 셀 스토리지에 저장된 데이터는 상기 셀 트랜지스터를 통하여 독출된다. 이때, 디램의 오동작을 피하기 위해서는, 상기 스토리지의 용량을 충분히 확보하는 것이 필요하다.
한편, 반도체 소자의 고집적화에 따라, 디자인 룰(design rule)이 더욱 미세화됨으로써, 반도체 소자의 제조 공정에서 패턴 형성에 따른 많은 어려움이 발생되고 있다. 특히, 디램(DRAM)의 경우, 패턴이 작아짐에도 불구하고 스토리지의 용량에 대한 스케일링 (scaling)은 가급적 허용되고 있지 않다.
이에 따라, 스토리지의 용량의 충분한 확보가 가능하면서도, 레이아웃 면적을 저감할 수 있는 디램셀을 개발하기 위한 노력이 다각도로 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 스토리지 용량의 충분한 확보가 가능하면서도, 레이아웃 면적을 저감할 수 있는 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법에 관한 것이다. 본 발명의 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법은 반도체 기판 위에 접합 배선을 형성하는 접합 배선 단계; 상기 접합 배선 위에 게이트 폴리층을 형성하는 게이트 폴리층 형성 단계; 상기 게이트 폴리층을 관통하는 채널 필라를 형성하고, 상기 게이트 폴리층의 게이트 분리 영역을 식각하여 게이트 배선을 형성하는 게이트 배선 단계로서, 상기 채널 필라는 채널 필라층으로 매립되며, 내측면의 상기 채널 필라층에 채널 영역이 형성될 수 있으며, 상기 게이트 배선은 상기 게이트 폴리층의 게이트 분리 영역을 식각하여 형성되며, 상기 게이트 분리 영역은 상기 채널 필라가 형성되는 영역을 배제하는 상기 게이트 배선 단계; 및 상하의 멀티 레벨로 배치되는 제1 스토리지 전극층 및 제2 스토리지 전극층, 기준 전극의 인가가 가능하며 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층 사이에 배치되는 스토리지 기준층과, 정전기장 속에서 전기 편극이 발생하며 상기 제1 스토리지 전극층과 상기 스토리지 기준층의 경계 및 상기 제2 스토리지 전극층과 상기 스토리지 기준층의 경계에 형성되는 제1 유전막 및 제2 유전막을 구비하는 멀티 레벨 스토리지를 형성하는 멀티 레벨 스토리지 형성단계로서, 상기 제1 스토리지 전극층은 상기 채널 필라 위에 상기 채널 필라의 채널 영역과 전기적으로 접속되며, 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층은 상기 스토리지 기준층과 상기 제1 유전막 및 상기 제2 유전막을 관통하여 전기적으로 연결되는 상기 멀티 레벨 스토리지 형성단계를 구비한다. 상기 채널 필라의 채널 영역은 상기 게이트 배선에 인가되는 전압에 따라 상기 접합 배선과 상기 멀티 레벨 스토리지의 상기 제1 스토리지 전극층을 전기적으로 연결하는 채널이 형성될 수 있는 영역이다.
상기의 다른 목적을 달성하기 위한 본 발명의 일면은 멀티 레벨 스토리지 디램 셀에 관한 것이다. 본 발명의 멀티 레벨 스토리지 디램 셀은 반도체 기판; 상기 반도체 기판 위에 형성되는 접합 배선; 상기 접합 배선 위에 형성되는 게이트 배선; 상기 게이트 배선을 관통하여 형성되며, 내면이 채널 필라층으로 매립되며, 내측면의 상기 채널 필라층에 채널 영역이 형성될 수 있는 채널 필라; 및 상하의 멀티 레벨로 배치되는 제1 스토리지 전극층 및 제2 스토리지 전극층, 기준 전극의 인가가 가능하며 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층 사이에 배치되는 스토리지 기준층과, 정전기장 속에서 전기 편극이 발생하며 상기 제1 스토리지 전극층과 상기 스토리지 기준층의 경계 및 상기 제2 스토리지 전극층과 상기 스토리지 기준층의 경계에 형성되는 제1 유전막 및 제2 유전막을 구비하는 멀티 레벨 스토리지로서, 상기 제1 스토리지 전극층은 상기 채널 필라 위에 상기 채널 필라의 채널 영역과 전기적으로 접속되며, 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층은 상기 스토리지 기준층과 상기 제1 유전막 및 상기 제2 유전막을 관통하여 전기적으로 연결되는 상기 멀티 레벨 스토리지를 구비한다. 상기 채널 필라의 상기 채널 영역은 상기 게이트 배선에 인가되는 전압에 따라 상기 접합 배선과 상기 멀티 레벨 스토리지의 상기 제1 스토리지 전극층을 전기적으로 연결하는 채널이 형성될 수 있는 영역이다.
본 발명의 실린더형 멀티 레벨 스토리지 디램 셀에서는, 셀 트랜지스터가 필라형으로 반도체 기판에 대하여 수직으로 형성되며, 상기 셀 트랜지스터 위에 멀티 레벨 스토리지가 형성된다. 이에 따라, 본 발명의 실린더형 멀티 레벨 스토리지 디램 셀에 의하면, 스토리지 용량의 충분한 확보가 가능하면서도, 레이아웃 면적을 저감할 수 있다. 그리고, 실린더형 멀티 레벨 스토리지 디램 셀에서는, 게이트 배선을 관통하여 형성되는 채널 필라의 내면에 매립되는 채널 필라층에 채널 영역이 형성되도록 셀 트랜지스터가 구현됨으로써, 채널의 누설 전류량의 현저히 감소된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 실린더형 멀티 레벨 스토리지 디램 셀을 나타내는 도면이다.
도 2는 도 1의 멀티 레벨 스토리지 디램 셀를 보다 자세히 나타내는 도면이다.
도 3은 도 1의 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법을 설명하기 위한 플로우챠트이다.
도 4a 내지 도 8a는 도 1의 실린더형 멀티 레벨 스토리지 디램 셀의 A-A'의 단면(xz 면)을 나타내는 단면도들이고, 도 4b 내지 도 8b는 도 1의 실린더형 멀티 레벨 스토리지 디램 셀의 B-B'의 단면(yz 면)을 나타내는 단면도들이다.
도 6c는 도 1의 실린더형 멀티 레벨 스토리지 디램 셀의 평면(xy면)을 나타내는 도면으로서, 도 3의 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법에 따른 게이트 배선 단계에서의 평면을 나타내는 도면이다.
도 9a 내지 도 9d는 도 8a의 멀티 레벨 스토리지 디램 셀의 형성방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실린더형 멀티 레벨 스토리지 디램 셀의 등가회로를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 관점에서 설명하였고, 층, 막, 영역 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라, 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다.
도 1은 본 발명의 일실시예에 따른 실린더형 멀티 레벨 스토리지 디램 셀을 설명하기 위한 도면으로서, 본 발명의 멀티 레벨 스토리지 디램 셀이 매트릭스 형태로 배열되어 이루어지는 어레이의 일부를 나타내는 도면이다. 도 1에서는, 설명의 간략화를 위하여, 당업자가 용이하게 이해할 수 있는 구성요소들의 도시 및 이에 대한 설명은 생략될 수 있음에 유의한다.
도 1을 참조하면, 본 실시예에 따른 멀티 레벨 스토리지 디램 셀은 반도체 기판(SUB), 접합 배선(ESOC), 게이트 배선(EGT), 채널 필라(PLCH) 및 멀티 레벨 스토리지(MLST)를 구비한다.
상기 접합 배선(ESOC)은 상기 반도체 기판(SUB) 위에 형성되며, 상기 게이트 배선(EGT)은 상기 접합 배선(ESOC) 위에 형성된다.
상기 채널 필라(PLCH)는 상기 게이트 배선(EGT)을 관통하여 형성되며, 내면이 채널 필라층(LPL)으로 매립된다. 상기 채널 필라(PLCH)의 내측면의 상기 채널 필라층(LPL)에는, 채널 영역(ARCH)이 형성될 수 있다.
상기 멀티 레벨 스토리지(MLST)는 상기 채널 필라(PLCH) 위에 형성된다.
도 2는 도 1의 멀티 레벨 스토리지(MLST)를 보다 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 멀티 레벨 스토리지(MLST)는 복수개의 도전성의 스토리지 전극층(ELST1, ELST2), 적어도 하나의 스토리지 기준층(ELRF1, ELRF2) 및 복수개의 유전막(TST1, TST2, TST3)을 구비한다.
도 2에서는, 설명의 편의상, 제1 스토리지 전극층(ELST1) 및 제2 스토리지 전극층(ELST2)으로 불릴 수 있으며 상하의 멀티 레벨로 생성되는 2개의 스토리지 전극층들과, 제1 스토리지 기준층(ELRF1) 및 제2 스토리지 기준층(ELRF2)으로 불릴 수 있는 상하의 멀티 레벨로 생성되는 2개의 스토리지 기준층들이 도시된다. 바람직하기로는, 상기 2개의 스토리지 전극층들과 상기 2개의 스토리지 기준층들은 원판 모양으로 형성된다. 이때, 상기 스토리지 전극층들과 상기 스토리지 기준층들은 교대로 적층된다. 그리고, 상기 각 스토리지 전극층과 상기 각 스토리지 기준층 사이의 경계에는, 정전기장 속에서 전기 편극(偏極)이 발생하는 제1 내지 제3 유전막(TST1, TST2, TST3)이 생성된다.
상기 제1 스토리지 전극층(ELST1)은 상기 채널 필라(PLCH) 위에 상기 채널 필라(PLCH)의 채널 영역(ARCH)과 전기적으로 접속되도록 형성된다. 상기 제1 스토리지 전극층(ELST1)과 상기 제2 스토리지 전극층(ELST2)은 상기 제1 기준 전극층(ELRF1)과 상기 제1 유전막(TST1) 및 상기 제2 유전막(TST2)을 관통하여 전기적으로 연결된다.
그리고, 상기 제1 스토리지 기준층(ELRF1)과 상기 제2 스토리지 기준층(ELRF2)은 상기 제2 스토리지 전극층(ELST2)과 상기 제2 유전막(TST2) 및 상기 제3 유전막(TST3)을 관통하여 전기적으로 연결된다. 이때, 상기 제2 스토리지 기준층(ELRF2)에는, 소정의 기준 전압의 인가가 가능하다. 이때, 상기 기준 전압은 본 발명의 멀티 레벨 스토리지 디램 셀의 플레이트 전압이 될 수 있다.
상기와 같이 멀티 레벨 스토리지(MLST)에서는, 스토리지 전극층들과 스토리지 기준층들이 멀티 레벨로 형성되며, 그 경계면에 유전막들이 형성되므로, 스토리지 용량이 현저히 증가하게 된다.
그리고, 상기 채널 필라(PLCH)의 상기 채널 영역(ARCH)은 상기 게이트 배선(EGT)에 인가되는 전압에 따라 상기 채널 필라(PLCH)의 상기 접합 배선(ESOC)과 상기 멀티 레벨 스토리지(MLST)의 상기 제1 스토리지 전극층(ELST)을 전기적으로 연결하는 채널이 형성될 수 있다.
계속하여, 본 발명의 멀티 레벨 스토리지 디램 셀의 제조방법이 기술된다.
도 3은 도 1의 멀티 레벨 스토리지 디램 셀의 제조방법을 설명하기 위한 플로우챠트이다.
도 3을 참조하면, 멀티 레벨 스토리지 디램 셀의 제조방법은 접합 배선 단계(S110), 게이트 폴리층 형성단계(S120), 게이트 배선 단계(S130) 및 멀티 레벨 스토리지 형성단계(S140)를 구비한다.
상기 접합 배선 단계(S110)에서는, 도 4a 및 도 4b에 도시되는 바와 같이, 준비된 반도체 기판(SUB) 위에 접합 배선(ESOU)이 형성된다. 이때, 상기 접합 배선(ESOU)은 본 발명의 멀티 레벨 스토리지 디램 셀의 비트 라인으로 작용될 수 있다.
상기 접합 배선 단계(S110)는 구체적으로 기판 절연층 형성과정(S111), 접합 도체층 형성 과정(S113), 접합 분리 영역 식각 과정(S115)을 포함한다.
상기 기판 절연층 형성과정(S111)에서는, 상기 반도체 기판(SUB) 위에 기판 절연층(LSBC)이 형성된다. 바람직하기로는, 상기 기판 절연층(LSBC)은 산화막 또는 질화막으로 형성된다.
상기 접합 도체층 형성 과정(S113)에서는, 상기 기판 절연층(LSBC) 위에 접합 도체층(LSOU)이 형성된다. 바람직하기로는, 상기 접합 도체층(LSOU)은 구리와 같은 도전체로 형성된다.
그리고, 상기 접합 분리 영역 식각 과정(S115)에서는, 상기 접합 도체층(LSOC)의 접합 분리 영역(ARSC)이 식각되어, 상기 접합 배선(ESOC)이 형성된다. 이러한 상기 접합 도체층(LSOC)의 접합 분리 영역(ARSC)에 대한 식각 공정은 당업자라면 용이하게 실현할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
다시 도 3을 참조하면, 상기 게이트 폴리층 형성단계(S120)에서는, 도 5a 및 도 5b에 도시되는 바와 같이, 상기 접합 배선(ESOU) 위에 게이트 폴리층(LPG)이 형성된다.
상기 게이트 폴리층 형성단계(S120)는 구체적으로 접합 절연층 형성과정(S121), 접합 콘택 형성과정(S123), 게이트 폴리층 도포과정(S125)을 포함한다.
상기 접합 절연층 형성과정(S121)에서는, 상기 접합 배선(ESOU) 위에 접합 절연층(LSCC)이 형성된다. 바람직하기로는, 상기 접합 절연층(LSCC)은 산화막 또는 질화막으로 형성된다.
상기 접합 콘택 형성과정(S123)에서는, 상기 접합 절연층(LSCC)을 관통하여 상기 접합 배선(ESOU)에 접속되는 접합 콘택(HST)이 형성된다. 바람직하기로는, 상기 접합 콘택(HST)은 구리와 같은 도전체로 형성된다. 이에 따라, 상기 접합 콘택(HST)은 추후에 기술되는 채널 필라(PLCH)의 채널 영역(ARCH)과 상기 접합 배선(ESOC)을 전기적으로 연결하게 된다.
그리고, 이러한 상기 접합 콘택(HST)의 형성은 당업자라면 용이하게 실현할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
상기 게이트 폴리층 도포과정(S125)에서는, 상기 접합 콘택(HST)이 형성된 상기 접합 절연층(LSCC) 상에 상기 게이트 폴리층(LPG)이 도포되어 형성된다. 바람직하기로는, 상기 게이트 폴리층(LPG)은 폴리사이드로 형성된다.
이때, 상기 게이트 폴리층(LPG)의 높이는 본 발명의 멀티 레벨 스토리지 디램 셀에서 요구되는 셀 트랜지스터의 채널의 길이에 따라 결정될 수 있다. 즉, 본 발명의 멀티 레벨 스토리지 디램 셀에서는, 상기 게이트 폴리층(LPG)의 높이를 충분히 높게 하여, 충분한 채널 길이를 가지는 셀 트랜지스터를 구현할 수 있다.
그리고, 이러한 상기 게이트 폴리층(LPG)의 형성은 당업자라면 용이하게 실현할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
다시 도 3을 참조하면, 상기 게이트 배선 단계(S130)에서는, 도 6a 내지 도 6c에 도시되는 바와 같이, 상기 게이트 폴리층(LPG)을 관통하는 채널 필라(PLCH)가 형성되고, 상기 게이트 폴리층(LPG)의 게이트 분리 영역(ARGC)이 식각되어 게이트 배선(EGT)이 형성된다. 이때, 상기 게이트 배선(EGT)은 본 발명의 멀티 레벨 스토리지 디램 셀의 워드라인으로 작용될 수 있다.
이때, 상기 채널 필라(PLCH)는 채널 필라층(LPL)으로 매립되며, 상기 게이트 배선(EGT)의 전압 인가에 따라 상기 채널 필라(PLCH)의 내측면의 상기 채널 필라층(LPL)에 채널 영역(ARCH)이 형성될 수 있다. 그리고, 상기 게이트 배선(EGT)은 상기 게이트 폴리층(LPG)의 게이트 분리 영역(ARGT)을 식각하여 형성되며, 상기 게이트 분리 영역(ARGT)은 상기 채널 필라(PLCH)가 형성되는 영역을 배제한다.
상기 게이트 배선 단계(S130)는 구체적으로 채널 필라 식각 과정(S131), 게이트 산화막 형성과정(S133), 채널 필라층 매립 과정(S135) 및 게이트 분리 영역 식각 과정(S137)을 포함한다.
상기 채널 필라 식각 과정(S131)에서는, 상기 접합 콘택(HST)이 노출되도록 상기 게이트 폴리층(LPG)이 식각되어, 채널 필라 공간(SPPL)이 형성된다. 이러한 게이트 폴리층(LPG)의 식각 공정은 당업자라면 용이하게 실현할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
상기 게이트 산화막 형성과정(S133)에서는, 상기 채널 필라 공간(SPPL)에 노출되는 상기 게이트 폴리층(LPG)의 표면에 게이트 산화막(GOX)가 형성된다.
상기 채널 필라층 매립 과정(S135)에서는, 상기 게이트 산화막(GOX)이 형성된 상기 채널 필라 공간(SPPL)이 상기 채널 필라층(LPL)으로 매립된다. 그 결과, 상기 채널 필라(PLCH)가 형성된다. 바람직하기로는, 상기 채널 필라(PLCH)는 필라형으로 형성되며, 그 밖의 다른 모양의 통형(筒形)으로 구현될 수 있다. 또한 바람직하기로는, 상기 채널 필라층(LPL)은 상기 반도체 기판(SUB)와 동일한 물질, 예를 들면, 실리콘으로 형성된다.
한편, 상기 채널 필라층 매립 과정(S135)에서는, 상기 채널 필라층(LPL)은 접합 형성이 용이하도록 하부 및 상부에 상기 채널 필라층(LPL)과 다른 도전형을 가지는 접합 불순물이 주입되는 접합 불순물 영역(JND, JNU)을 포함할 수 있다. 또한, 상기 게이트 산화막(GOX)에 접하는 상기 채널 필라층(LPL)의 채널 영역(ARCH)에는 채널 형성이 용이하도록 채널 불순물이 주입될 수 있다.
이러한 접합 불순물 및 채널 불순물의 주입은 당업자라면 용이하게 수행할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
그리고, 상기 게이트 분리 영역 식각 과정(S135)에서는, 상기 게이트 폴리층(LPG)의 상기 게이트 분리 영역(ARGT)이 식각되어, 상기 게이트 배선(EGT)이 형성된다.
다시 도 3을 참조하면, 상기 멀티 레벨 스토리지 형성 단계(S140)에서는, 도 7a 내지 도 8b에 도시되는 바와 같이, 멀티 레벨 스토리지(MLST)가 형성된다.
이때, 상기 멀티 레벨 스토리지(MLST)는, 도 2와 관련하여 전술한 바와 같이, 복수개의 도전성의 스토리지 전극층(ELST1, ELST2), 적어도 하나의 스토리지 기준층(ELRF1, ELRF2) 및 복수개의 유전막(TST1, TST2, TST3)을 구비한다.
상기 제1 스토리지 전극층(ELST1)은 상기 채널 필라(PLCH) 위에 상기 채널 필라(PLCH)의 채널 영역(ARCH)과 전기적으로 접속되도록 형성된다. 상기 제1 스토리지 전극층(ELST1)과 상기 제2 스토리지 전극층(ELST2)은 상기 제1 기준 전극층(ELRF1)과 상기 제1 유전막(TST1) 및 상기 제2 유전막(TST2)을 관통하여 전기적으로 연결된다.
그리고, 상기 제1 스토리지 기준층(ELRF1)과 상기 제2 스토리지 기준층(ELRF2)은 상기 제2 스토리지 전극층(ELST2)과 상기 제2 유전막(TST2) 및 상기 제3 유전막(TST3)을 관통하여 전기적으로 연결된다. 이때, 상기 제2 스토리지 기준층(ELRF2)에는, 소정의 기준 전압의 인가가 가능하다.
상기 멀티 레벨 스토리지 형성 단계(S140)는 구체적으로 스토리지 콘택홀 형성과정(S141) 및 멀티 레벨 스토리지 형성 과정(S143)을 포함한다.
상기 스토리지 콘택홀 형성과정(S141)에서는, 도 7a 내지 도 7b에 도시되는 바와 같이, 스토리지 콘택홀(HCS)이 형성된다.
상기 스토리지 콘택홀 형성과정(S141)은 더욱 구체적으로 스토리지 절연층 형성 스텝(S141a), 스토리지 콘택홀 형성 스텝(S141b)을 포함한다.
상기 스토리지 절연층 형성 스텝(S141a)에서는, 상기 게이트 배선(EGT) 및 상기 채널 필라(PLCH) 위에 스토리지 절연층(LSTC)이 형성된다. 바람직하기로는, 상기 스토리지 절연층(LSTC)은 산화막 또는 질화막으로 형성된다.
상기 스토리지 콘택 형성 스텝(S141b)에서는, 상기 스토리지 절연층(LSTC)을 식각하여 상기 채널 필라(PLCH)의 관통하는 스토리지 콘택홀(HCS)이 형성된다.
이에 따라, 상기 스토리지 콘택홀(HCS)을 통하여 제1 스토리지 전극층(ELST1)과 상기 채널 필라(PLCH)의 채널 영역(ARCH)을 전기적으로 연결하게 된다.
그리고, 이러한 상기 스토리지 콘택홀(HCS)의 형성은 당업자라면 용이하게 실현할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
다시 도 3을 참조하면, 상기 멀티 레벨 스토리지 형성과정(S143)에서는, 도 8a 및 도 8b에 도시되는 바와 같이, 상기 스토리지 콘택홀(HCS)을 통하여 상기 채널 필라(PLCH)의 채널 영역(ARCH)과 접속되는 멀티 레벨 스토리지(MLST)가 형성된다.
상기 멀티 레벨 스토리지(MLST)의 형성은 패턴 기술(DPT: Double Patterning Technology), 핀(FIN)구조 생성 방법 등을 통하여, 구현될 수 있다. 그리고, 본 명세서에서는, 상기 멀티 레벨 스토리지 형성과정(S143)의 예는, 도 9a 내지 도 9d를 참조하여, 후술에 기술된다.
( 핀구조의 스트로지 전극층 형성방법)
도 9a 내지 도 9d는 도 8a의 멀티 레벨 스토리지의 형성방법을 설명하기 위한 도면이다. 도 9a 내지 도 9d에서는, 이해의 명확화를 위하여, 상기 스토리지 전극층(ELST)의 하부의 구조물에 도시는 생략될 수 있음에 유의한다.
도 9a에 도시되는 바와 같이, 상기 스토리지 절연층(LSTC)를 식각하여 형성된 상기 스토리지 콘택홀(HCS)을 매립하도록 도전성의 제1 스토리지 전극층(ELST1)을 도포한다.
이어서, 도 9b에 도시되는 바와 같이, 상기 제1 스토리지 전극층(ELST1) 위의 상기 제2 스토리지 전극층(ELST2)와의 전기적인 연결을 위한 스토리지 연결홀이 형성되는 영역 상에 소정의 메사 구조체(1)를 형성한다. 이때, 상기 메사 구조체(1)는 제1 유전막(TST1)과 차별되어 식각될 수 있는 물질로 구현되는 것이 바람직하다.
이어서, 도 9c에 도시되는 바와 같이, 상기 제1 스토리지 전극층(ELST1) 및 상기 메사 구조체(1)의 상면과 측면에 제1 유전막(TST1)을 형성한다.
계속하여, 도 9d에 도시되는 바와 같이, 화학 기계적 연마(CMP) 등의 평탄화 공정을 통하여 상기 메사 구조체(1)가 노출되도록 상기 제1 유전막(TST1)이 식각된 후에, 제1 스토리지 기준층(ELRF1)이 형성된다.
그리고, 계속하여, 도 8a 및 도 8b에 도시되는, 상기 제2 유전막(TST2), 제2 스토리지 전극층(ELST2), 제3 유전막(TST3) 및 제2 스토리지 기준층(ELRF2)이 형성된다.
이와 같은 상기 제2 유전막(TST2), 제2 스토리지 전극층(ELST2), 제3 유전막(TST3) 및 제2 스토리지 기준층(ELRF2)의 형성은 상기 제1 스토리지 전극층(ELST1), 제1 유전막(TST1) 및 제1 스토리지 기준층(ELRF1)의 형성을 참조하면, 당업자에게 용이하게 이해될 수 있으므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 기술은 생략된다.
( 등가회로 )
도 10은 본 발명의 멀티 레벨 스토리지 디램 셀의 등가회로를 나타내는 도면이다. 도 10에 도시되는 바와 같이, 상기 채널 필라(PLCH)는 디램셀의 셀 트랜지스터로 작용하며, 상기 멀티 레벨 스토리지(MLST)는 디램셀의 셀 스토리지로 작용한다. 이때, 상기 접합 배선(ESOU)는 본 발명의 디램셀의 비트라인으로 작용하며, 상기 게이트 배선(EGT)는 디램셀의 워드라인으로 작용한다. 그리고, 상기 스토리지 기준층(ELRF)으로 통칭되는 상기 제1 및 제2 스토리지 기준층(ELRF1, ELRF2)은 셀 커패시터의 플레이트 전압으로 작용한다.
상기와 같은 제조방법에 따라 생성되는 본 발명의 멀티 레벨 스토리지 디램 셀에서는, 셀 트랜지스터가 필라형으로 반도체 기판에 대하여 수직으로 형성되며, 상기 셀 트랜지스터 위에 멀티 레벨 스토리지가 형성된다. 이에 따라, 본 발명의 멀티 레벨 스토리지 디램 셀에 의하면, 셀 스토리지의 저장 용량의 충분한 확보가 가능하면서도, 레이아웃 면적을 저감할 수 있다. 그리고, 본 발명의 멀티 레벨 스토리지 디램 셀에서는, 게이트 배선을 관통하여 형성되는 채널 필라의 내면에 매립되는 채널 필라층에 채널 영역이 형성되도록 셀 트랜지스터가 구현됨으로써, 채널의 누설 전류량의 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (7)

  1. 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법에 있어서,
    반도체 기판 위에 접합 배선을 형성하는 접합 배선 단계;
    상기 접합 배선 위에 게이트 폴리층을 형성하는 게이트 폴리층 형성 단계;
    상기 게이트 폴리층을 관통하는 채널 필라를 형성하고, 상기 게이트 폴리층의 게이트 분리 영역을 식각하여 게이트 배선을 형성하는 게이트 배선 단계로서, 상기 채널 필라는 채널 필라층으로 매립되며, 내측면의 상기 채널 필라층에 채널 영역이 형성될 수 있으며, 상기 게이트 배선은 상기 게이트 폴리층의 게이트 분리 영역을 식각하여 형성되며, 상기 게이트 분리 영역은 상기 채널 필라가 형성되는 영역을 배제하는 상기 게이트 배선 단계; 및
    상하의 멀티 레벨로 배치되는 제1 스토리지 전극층 및 제2 스토리지 전극층, 기준 전극의 인가가 가능하며 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층 사이에 배치되는 스토리지 기준층과, 정전기장 속에서 전기 편극이 발생하며 상기 제1 스토리지 전극층과 상기 스토리지 기준층의 경계 및 상기 제2 스토리지 전극층과 상기 스토리지 기준층의 경계에 형성되는 제1 유전막 및 제2 유전막을 구비하는 멀티 레벨 스토리지를 형성하는 멀티 레벨 스토리지 형성단계로서, 상기 제1 스토리지 전극층은 상기 채널 필라 위에 상기 채널 필라의 채널 영역과 전기적으로 접속되며, 상기 제1 스토리지 전극층과 상기 제2 스토리지 전극층은 상기 스토리지 기준층과 상기 제1 유전막 및 상기 제2 유전막을 관통하여 전기적으로 연결되는 상기 멀티 레벨 스토리지 형성단계를 구비하며,
    상기 채널 필라의 채널 영역은
    상기 게이트 배선에 인가되는 전압에 따라 상기 접합 배선과 상기 멀티 레벨 스토리지의 상기 제1 스토리지 전극층을 전기적으로 연결하는 채널이 형성될 수 있는 영역인 것을 특징으로 하는 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법.
  2. 제1 항에 있어서, 상기 게이트 폴리층 형성 단계는
    상기 접합 배선 위에 접합 절연층을 형성하는 접합 절연층 형성과정;
    상기 접합 절연층을 관통하는 접합 콘택을 형성하는 접합 콘택 형성과정으로서, 상기 접합 콘택은 상기 채널 필라의 채널 영역과 상기 접합 배선을 전기적으로 연결하는 상기 접합 콘택 형성과정; 및
    상기 접합 콘택이 형성된 상기 접합 절연층 상에 상기 게이트 폴리층을 증착하는 게이트 폴리층 도포과정을 구비하는 것을 특징으로 하는 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법.
  3. 제2 항에 있어서, 상기 게이트 배선 단계는
    상기 접합 콘택이 노출되도록 상기 게이트 폴리층을 식각하여 채널 필라 공간을 형성하는 채널 필라 식각 과정;
    상기 채널 필라 공간에 노출되는 상기 게이트 폴리층의 표면에 게이트 산화막을 형성하는 게이트 산화막 형성과정;
    상기 게이트 산화막이 형성된 상기 채널 필라 공간을 상기 채널 필라층으로 매립하여, 상기 채널 필라를 형성하는 채널 필라층 매립 과정; 및
    상기 게이트 폴리층의 상기 게이트 분리 영역을 식각하여 상기 게이트 배선을 형성하는 게이트 분리 영역 식각 과정을 구비하는 것을 특징으로 하는 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법.
  4. 제3 항에 있어서, 상기 멀티 레벨 스토리지 형성단계는
    상기 채널 필라 및 상기 게이트 배선 위에 스토리지 절연층을 형성하고, 상기 채널 필라의 채널 영역이 노출되도록 상기 스토리지 절연층을 식각하여 스토리지 콘택을 형성하는 스토리지 콘택홀 형성과정; 및
    상기 스토리지 콘택홀을 통하여 상기 채널 필라의 채널 영역과 접속되는 멀티 레벨 스토리지를 형성하는 멀티 레벨 스토리지 형성과정을 구비하는 것을 특징으로 하는 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법.
  5. 제1항에 있어서, 상기 채널 필라는
    필라형인 것을 특징으로 하는 실린더형 멀티 레벨 스토리지 디램 셀의 제조방법.
  6. 삭제
  7. 삭제
KR1020130020825A 2013-02-27 2013-02-27 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법 KR101372307B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130020825A KR101372307B1 (ko) 2013-02-27 2013-02-27 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130020825A KR101372307B1 (ko) 2013-02-27 2013-02-27 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR101372307B1 true KR101372307B1 (ko) 2014-03-12

Family

ID=50648123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130020825A KR101372307B1 (ko) 2013-02-27 2013-02-27 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR101372307B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004656A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 캐퍼시터 제조방법
KR100723527B1 (ko) 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004656A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 캐퍼시터 제조방법
KR100723527B1 (ko) 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Similar Documents

Publication Publication Date Title
US11545505B2 (en) Through array contact structure of three-dimensional memory device
US10593690B2 (en) Hybrid bonding contact structure of three-dimensional memory device
US20190221558A1 (en) Three-dimensional memory device and fabrication method thereof
EP3139405B1 (en) Buried interconnect for semicondutor circuits
JP4577687B2 (ja) 半導体装置
JP2023145697A (ja) 階段貫通コンタクトを有する三次元メモリデバイス
CN111223860B (zh) 半导体器件及其制备方法
US7439149B1 (en) Structure and method for forming SOI trench memory with single-sided strap
CN109494192B (zh) 半导体元件以及其制作方法
CN112951829B (zh) 半导体结构及其形成方法
CN110581138B (zh) 半导体元件及其制作方法
KR20080050459A (ko) 리세스된 플로팅 게이트를 갖는 플래시 메모리
CN109923668A (zh) 使用虚设键合触点的混合键合
CN112951828B (zh) 半导体结构及其形成方法
CN105932012A (zh) 电容器结构及其制造方法
US11088161B2 (en) Three-dimensional semiconductor memory device and method of detecting electrical failure thereof
US20090176365A1 (en) Contact formation
US20150280121A1 (en) Non-volatile memory device and methods for fabricating the same
US20130168832A1 (en) Semiconductor device
CN105789179B (zh) 动态随机存取存储器的有源区接触窗及其制造方法
US8183634B2 (en) Stack-type semiconductor device
KR101377068B1 (ko) 수직 다중 스토리지 디램 셀 및 그의 제조방법
KR101372307B1 (ko) 실린더형 멀티 레벨 스토리지 디램 셀 및 그의 제조방법
KR101386911B1 (ko) 필라형 수직 디램셀 및 그의 제조방법
CN116437661B (zh) 存储器及其制造方法、电子设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170303

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180305

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200302

Year of fee payment: 7