KR20070001295A - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

수직 측벽 프로파일을 갖는 게이트 전극을 갖는 불휘발성 메모리 장치의 제조 방법으로, 우선 제1 영역의 기판 상에 제1 도전막, 유전막 및 제2 도전막을 패터닝하여, 제1 도전막 패턴, 유전막 패턴 및 제2 도전막 패턴으로 이루어지는 제1 게이트 구조물과, 제2 영역의 기판 상에 게이트 절연막, 제3 도전막 및 하드 마스크막을 형성한다. 상기 제1 영역에서 소오스 라인 영역을 선택적으로 노출하는 제1 포토레지스트 패턴과, 하드 마스크 패턴 형성을 위한 제2 포토레지스트 패턴을 형성한다. 상기 하드 마스크막을 식각함으로서 하드 마스크 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이온 주입 마스크로 이용하여 소오스 라인을 형성한다. 다음에, 상기 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각함으로서, 실질적으로 수직 측벽 프로파일을 갖는 제2 게이트 구조물을 형성한다. 상기 방법에 의하면, 항복 전압 마진이 우수한 트랜지스터를 갖는 불휘발성 메모리 장치를 제조할 수 있다.

Description

불휘발성 메모리 장치의 제조 방법{Method for manufacturing a non-volatile memory device}
도 1은 측벽 경사를 갖는 게이트 구조물의 수직 프로파일을 나타내는 단면도이다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 평면도이다.
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 수직 측벽 프로파일을 갖는 게이트 전극을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불 휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 불 휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치에서, 메모리 셀 영역에는 반도체 기판 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와 플로팅 게이트의 상부에 유전막을 개재하여 형성된 콘트롤 게이트를 포함하는 스택형의 제1 게이트 구조물들이 구비된다.
한편, 상기 플래시 메모리 장치의 페리 영역에는 고전압에 의해 동작하는 MOS 트랜지스터가 형성된다. 상기 MOS트랜지스터는 게이트 절연막 상에 게이트 전극 패턴이 적층된 구조의 제2 게이트 구조물을 포함한다.
상기 플래시 메모리 장치가 고도로 집적화됨에 따라 도전성 패턴의 저항이 증가되고, 이로 인해 저전력하에서 고속으로 동작하는 특성을 만족시키기가 매우 어려워지고 있다. 그러므로, 상기 플래시 메모리 장치의 셀 영역의 제1 게이트 구조물 및 페리 영역의 제2 게이트 구조물에 금속 실리사이드을 형성함으로서 게이트 전극의 저항을 감소시키고 있다. 종래에는 상기 제1 및 제2 게이트 구조물에 주로 텅스텐 실리사이드를 형성하였으나, 최근에는 상기 텅스텐 실리사이드보다 낮은 저항을 갖는 코발트 실리사이드가 사용되고 있다.
제1 및 제2 게이트 구조물에 코발트 실리사이드를 형성하기 위해서는, 우선 폴리실리콘이 상부면에 노출되도록 제1 및 제2 게이트 구조물을 형성하여야 한다. 다음에, 상기 제1 및 제2 게이트 구조물에 코발트를 증착시키고 이를 실리시데이션하는 공정을 수행한다. 상기와 같이, 폴리실리콘 패턴의 상부면이 외부에 노출되기 위해서는, 상기 폴리실리콘 패턴 상에 하드 마스크 패턴이 형성되지 않아야 한다. 그러므로, 상기 하드 마스크 패턴을 사용하여 폴리실리콘을 패터닝하는 경우에는, 상기 폴리실리콘 패턴을 형성한 후 상기 하드 마스크 패턴을 완전히 제거하여야 한다. 그러나, 상기 하드 마스크 패턴을 제거하는 공정에서 소자 분리막의 두께가 낮아지거나 유전막 및 터널 절연막에 어택이 가해지는 등의 문제가 빈번하게 발생하게 된다.
이러한 문제로 인해, 상기와 같이 코발트 실리시데이션 공정을 수반할 경우에는 포토레지스트 패턴을 식각 마스크로 사용하여 폴리실리콘을 식각함으로서 상기 폴리실리콘 패턴을 형성하고 있다.
그런데, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 폴리실리콘을 식각하는 경우, 상기 식각 공정 시에 발생하는 부산물들이 패터닝되는 폴리실리콘의 측벽으로 계속 부착된다. 때문에, 상기 식각 공정을 통해 형성되는 폴리실리콘 패턴은 상부면에 비해 하부면이 넓은 형태의 측벽 경사를 갖게 된다.
도 1은 측벽 경사를 갖는 게이트 구조물의 수직 프로파일을 나타내는 단면도이다.
도 1을 참조하면, 상기 측벽 경사를 갖는 폴리실리콘 패턴(14)의 측벽에 스페이서(16)를 형성하면, 상기 측벽 경사가 실질적으로 수직인 폴리실리콘 패턴의 측벽에 스페이서를 형성하는 경우에 비해 스페이서(16)의 폭이 Δd만큼 감소된다. 상기 스페이서(16)는 상기 페리 영역에 형성되는 MOS 트랜지스터의 소오스/드레인의 저농도 도핑 영역(18)을 정의한다. 즉, 상기 스페이서(16)의 폭이 감소되는 경우 상기 저농도 도핑 영역(18)의 면적이 감소되고, 이로 인해 항복 전압 마진이 감소되는 등의 문제가 발생하게 된다. 도 1에서 미 설명부호인 10은 기판, 12는 게이트 절연막이다.
따라서, 본 발명의 목적은 수직 측벽 프로파일을 갖는 게이트 전극을 갖는 불휘발성 메모리 장치를 제조하는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 제조하기 위하여, 우선 제1 영역의 기판 상에 터널 절연막, 제1 도전막, 유전막 및 제2 도전막과, 제2 영역의 기판 상에 게이트 절연막, 제3 도전막 및 하드 마스크막을 형성한다. 상기 제1 도전막, 유전막 및 제2 도전막을 패터닝하여, 제1 도전막 패턴, 유전막 패턴 및 제2 도전막 패턴으로 이루어지는 제1 게이트 구조물을 형성한다. 상기 제2 도전막 패턴 및 기판 상에 소오스 라인 영역을 선택적으로 노출하는 제1 포토레지스트 패턴과, 상기 하드 마스크막 상에 하드 마스크 패턴 형성을 위한 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막을 식각함으로서 하드 마스크 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 이온 주입 마스크로 이용하여 기판에 불순물을 주입함으로서 소오스 라인을 형성한다. 다음에, 상기 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각함으로서, 실질적으로 수직 측벽 프로파일을 갖는 제2 게이트 구조물을 형성한다.
상기 제1 영역의 기판에 상기 제2 도전막 패턴과 수직한 방향으로 배치되는 라인 형상의 소자 분리막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 소오스 라인을 형성하기 이 전에 상기 제1 포토레지스트 패턴에 의해 노출되는 소자 분리막을 제거하는 단계를 더 포함할 수 있다.
상기 수직 측벽 프로파일을 갖는 제2 게이트 구조물을 형성한 이 후에, 상기 제1 및 제2 게이트 구조물 및 소오스/드레인 형성 영역에 저저항을 갖는 금속 실리사이드 패턴을 형성하는 공정을 더 수행할 수 있다.
상기 금속 실리사이드 패턴을 형성하기 위해서, 상기 제1 및 제2 게이트 구조물 및 소오스/드레인 형성 영역의 상부면에 증착된 박막들을 제거하여야 한다.
이를 위하여, 상기 제1 영역의 기판 및 제2 도전막 패턴 전체를 덮는 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴이 남아있는 상태에서 상기 제2 게이트 구조물 상에 남아있는 하드 마스크 패턴을 제거하여야 한다. 그리고, 상기 제1 게이트 구조물 및 제2 게이트 구조물의 측벽에는 금속 실리사이드 패턴이 형성되지 않도록 하기 위해 스페이서를 형성한다. 상기 공정을 통해, 상기 제1 게이트 구조물의 상부면 및 소오스/드레인 형성 영역을 노출시킬 수 있으며 이로 인해 상기 제1 및 제2 게이트 구조물의 상부면 및 상기 기판의 노출 부위에 선택적으로 금속 실리사이드 패턴을 형성할 수 있다.
또한, 상기 스페이서는 상기 제2 영역에 LDD구조의 소오스/드레인을 형성하기 위한 마스크로서 제공될 수 있다. 상기 제2 영역에 LDD구조의 소오스/드레인을 형성하기 위해서, 상기 스페이서를 형성하기 이 전에 상기 제2 게이트 구조물 양측에 노출된 제2 영역의 기판에 저농도 불순물 영역을 형성하는 공정을 더 포함할 수 있다. 또한, 상기 스페이서를 형성한 이 후에, 상기 제2 게이트 구조물 양측에 노출된 제2 영역의 기판에 고농도 불순물 영역을 형성하는 공정을 더 포함할 수 있다.
상기 설명한 바와 같이, 본 발명에 의하면 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각함으로서 실질적으로 수직 측벽 프로파일을 갖는 제2 게이트 구조물을 형성할 수 있다. 상기와 같이, 수직 측벽 프로파일을 갖는 제2 게이트 구조물이 형성됨에 따라 상기 스페이서 폭을 충분하게 확보할 수 있으며 이로 인해 제2 게이트 구조물을 포함하는 MOS트랜지스터의 항복 전압 마진이 증가된다.
또한, 상기 하드 마스크 패턴을 이용하여 제2 게이트 구조물을 형성하더라도, 제1 게이트 구조물에 포함된 박막 패턴들에 어택을 주지 않고 상기 하드 마스크 패턴을 제거할 수 있다. 때문에, 상기 제1 및 제2 게이트 구조물과 기판 상에 금속 실리사이드막 패턴을 불량 발생 없이 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제 조 방법을 나타내는 단면도들이다. 각 도면에서 셀 영역의 X방향 단면, Y 방향 단면 및 페리 영역의 단면을 도시하였다.
도 15는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 평면도이다.
도 2를 참조하면, 셀 영역 및 페리 영역으로 구분되는 반도체 기판(100)을 마련한다. 상기 셀 영역은 불휘발성 메모리 장치의 단위 셀들이 형성되는 영역이고, 상기 페리 영역은 상기 단위 셀들을 구동시키기 위한 주변 회로들이 형성되는 영역이다.
상기 셀 및 페리 영역을 포함하는 반도체 기판(100) 표면 상에 패드 산화막(도시안됨)을 형성하고, 상기 패드 산화막 상에 제1 하드 마스크막(도시안됨)을 형성한다. 상기 패드 산화막은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 제1 하드 마스크막은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다. 이 때, 상기 제1 하드 마스크막은 형성하고자 하는 플로팅 게이트 전극의 높이 보다 더 높게 형성하여야 한다.
사진 및 식각 공정에 의해 상기 제1 하드 마스크막 및 패드 산화막을 부분적으로 제거함으로서, 기판 표면을 노출하는 패드 산화막 패턴 및 제1 하드 마스크 패턴을 형성한다. 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각함으로서 소자 분리용 트렌치(101)를 형성한다. 상기 셀 영역에서 상기 소자 분리용 트렌치는 제1 방향으로 연장되는 형상을 갖는다.
상기 소자 분리용 트렌치의 내벽 및 저면에 트렌치 내벽 산화막(도시안됨)을 형성한다. 상기 트렌치 내벽 산화막은 열산화 공정을 통해 형성된다. 상기 트렌치 내벽 산화막을 형성함으로서, 상기 소자 분리용 트렌치를 형성하기 위한 식각 공정을 수행하는 동안 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지할 수 있다. 또한, 후속 공정에 의해 생성되는 불순물들이 상기 소자 분리용 트렌치 내부로 확산되는 것을 방지하기 위해 상기 트렌치 내벽 산화막 상에 질화막 라이너(도시안됨)를 형성할 수 있다.
상기 소자 분리용 트렌치(101) 내부를 채우면서 상기 제1 하드 마스크 패턴 상에 소자 분리막을(도시안됨) 형성한다. 상기 소자 분리막으로는 실리콘 산화물이 사용될 수 있다.
상기 소자 분리막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 제1 하드 마스크 패턴의 표면이 노출되도록 제거함으로써 상기 트렌치(101) 내에 소자 분리막 패턴을 형성한다. 이 때, 상기 셀 영역에 형성된 소자 분리막 패턴(102)은 상기 제1 방향으로 연장되는 형태를 갖는다.
다음에, 상기 제1 하드 마스크 패턴 및 패드 산화막 패턴을 습식 식각 공정을 수행하여 제거한다. 상기 공정에 의해 상기 소자 분리막 패턴(102) 사이에는 플 로팅 게이트 전극이 형성되기 위한 제1 개구부(도시안됨)가 생성된다. 상기 제1 개구부는 제1 방향으로 연장되는 형태를 갖는다.
상기 제1 개구부 저면에 노출된 기판(100) 상에 예비 터널 절연막(104)을 형성한다. 상기 예비 터널 절연막(104)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 또는, 상기 실리콘 산화막에 비해 높은 유전율을 갖는 고유전 물질막이 사용될 수 있다.
상기 예비 터널 절연막(104) 및 상기 소자 분리막 패턴(102) 상에 상기 제1 개구부를 충분하게 매립하도록 도전막(도시안됨)을 형성한다. 상기 도전막은 후속 공정을 통해 플로팅 게이트 전극으로 제공된다. 상기 도전막은 불순물 도핑된 폴리실리콘을 사용하여 형성한다. 또한, 상기 도전막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 형성될 수 있으며, 인시튜 도핑 도핑을 통해 불순물이 막 내에 도핑될 수 있다.
도시하지는 않았지만, 다른 방법으로 상기 제1 개구부의 측벽 및 저면의 프로파일을 따라 상기 도전막을 연속적으로 형성함으로서 후속 공정을 통해 U자형의 제1 도전막 패턴을 형성할 수도 있음을 알려둔다.
상기 소자 분리막 패턴(102)의 상부면이 노출되도록 상기 도전막의 상부를 CMP 공정과 같은 연마 공정을 통해 제거함으로써 예비 제1 도전막(106)을 형성한다. 상기 예비 제1 도전막(106)은 제1 방향으로 연장되는 라인 형상을 갖는다.
다음에, 상기 예비 제1 도전막(106)의 양측벽을 일부 노출시키기 위해 상기 소자 분리막 패턴(102)의 상부를 일부 제거한다. 상기 제거 공정은 습식 식각 공정 을 통해 달성될 수 있다.
상기 예비 제1 도전막(106) 및 상기 소자 분리막 패턴(102) 상에 연속적으로 예비 유전막(108)을 형성한다. 상기 예비 유전막(108)으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전막 등이 채용될 수 있다.
상기 예비 유전막(108) 상에 콘트롤 게이트 전극으로 제공되기 위한 예비 제2 도전막(110)을 형성한다. 상기 예비 제2 도전막(110)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다. 구체적으로, 상기 예비 제2 도전막(110)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 형성될 수 있으며, 인시튜 도핑 도핑을 통해 불순물이 막 내에 도핑될 수 있다.
상기 예비 제2 도전막(110) 상에 버퍼 산화막(112) 및 실리콘 질화막(114)을 형성한다. 상기 버퍼 산화막(112)은 상기 예비 제2 도전막(110)상에 실리콘 질화막(114)이 직접 접촉될 시에 발생하는 스트레스를 감소시키기 위해 개재된다. 상기 실리콘 질화막은 후속 공정에서 형성되는 제3 도전막을 선택적으로 제거하기 위하여 형성된다.
도 3을 참조하면, 상기 페리 영역의 기판(100) 표면이 노출되도록 상기 페리 영역에 형성되어 있는 막들을 선택적으로 제거한다.
상기 막들을 제거하기 과정을 구체적으로 설명하면, 상기 실리콘 질화막(114) 상에 포토레지스트를 코팅하고 이를 노광 및 현상함으로서 상기 페리 영역의 실리콘 질화막(114)을 선택적으로 노출하는 제1 포토레지스트 패턴(115)을 형성한 다. 다음에, 상기 제1 포토레지스트 패턴(115)을 식각 마스크로 사용하여 상기 페리 영역에 형성된 상기 실리콘 질화막(114), 버퍼 산화막(112), 예비 제2 도전막(110), 예비 유전막(108), 예비 제1 도전막(106) 및 예비 터널 절연막(104)을 순차적으로 식각한다. 상기 식각 공정을 수행함으로서, 상기 페리 영역에는 기판(100) 표면이 노출되고 상기 셀 영역에는 터널 절연막(104a), 예비 제1 도전막 패턴(106a), 유전막(108a) 및 제2 도전막(110a), 버퍼 산화막 패턴(112a) 및 실리콘 질화막 패턴(114a)이 남아있게 된다.
도시하지는 않았지만, 상기 식각 공정이 완료된 후 상기 제1 포토레지스트 패턴(115)을 에싱 및 스트립 공정을 수행함으로서 제거한다.
도 4를 참조하면, 상기 노출된 페리 영역의 기판(100) 표면에 선택적으로 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 열산화(thermal oxidation) 공정을 통해 형성될 수 있다. 상기 열산화 공정을 수행하면, 도시된 것과 같이 셀 영역의 실리콘 질화막 상에는 게이트 절연막(115)을 형성하지 않으면서 상기 페리 영역의 표면에만 게이트 절연막(115)을 형성할 수 있다. 상기 게이트 절연막(115)은 상기 터널 절연막(104a)과는 다른 두께를 가질 수 있다.
상기 페리 영역에는 셀 영역에 형성되는 단위 셀들을 억세스시키기 위한 주변 회로들이 형성된다. 그러므로, 상기 페리 영역에는 고전압하에서 동작되는 MOS 트랜지스터가 형성되어야 한다. 상기 고전압 MOS트랜지스터의 경우 게이트 전극 및 소오스/드레인 영역에 인가되는 전압 레벨이 높기 때문에 절연 파괴를 방지하기 위해 상기 게이트 절연막(115)을 두껍게 형성하는 것이 바람직하다. 때문에, 상기 게 이트 절연막(115)과 상기 터널 절연막(104a)이 동일한 물질로 형성되는 경우, 상기 게이트 절연막(115)이 상기 터널 절연막(104a)보다 더 두껍게 형성된다.
상기 게이트 절연막(115) 및 상기 실리콘 질화막 패턴(114a) 상에 페리 영역의 게이트 전극으로 제공되기 위한 제3 도전막(116)을 형성한다. 상기 제3 도전막(116)은 저압 화학 기상 증착 공정을 통해 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 증착함으로서 형성할 수 있다. 상기 제3 도전막(116)이 도핑되지 않은 폴리실리콘을 증착함으로서 형성되는 경우에는, 후속 공정인 소오스/드레인을 형성할 시에 상기 제3 도전막(116)에 불순물이 도핑된다.
상기 제3 도전막(116) 상에 상기 제3 도전막(116)을 패터닝하기 위해 제공되는 제2 하드 마스크막(118)을 형성한다. 상기 제2 하드 마스크막(118)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화물을 화학 기상 증착 공정에 의해 증착시킴으로서 형성할 수 있다. 상기 제2 하드 마스크막(118)이 실리콘 질화물 또는 실리콘 산질화물로 제공되는 경우, 후속의 사진 공정 시에 반사 방지막으로도 사용될 수 있으므로 더욱 바람직하다. 본 실시예에서는 상기 제2 하드 마스크막(118)로서 실리콘 질화물을 사용한다.
도 5를 참조하면, 상기 제2하드 마스크막(118) 상에 포토레지스트를 코팅하고 이를 노광 및 현상함으로서 상기 셀 영역을 선택적으로 노출하는 제2 포토레지스트 패턴(119)을 형성한다.
다음에, 상기 제2 포토레지스트 패턴(119)을 식각 마스크로 사용하여 상기 셀 영역에 형성된 제2 하드 마스크막(118) 및 제3 도전막(116)을 식각한다. 계속하 여, 상기 제3 도전막(116) 하부에 형성되어 있는 실리콘 질화막 패턴(114a) 및 버퍼 산화막 패턴(112a)을 순차적으로 식각한다.
본 실시예에서, 상기 제2 도전막(110a) 및 제3 도전막(116)은 폴리실리콘으로 이루어진다. 그러므로, 상기 버퍼 산화막 패턴(112a) 및 실리콘 질화막 패턴(114)이 형성되어 있지 않을 경우에는 상기 제2 도전막(110a) 및 제3 도전막(116)이 실질적으로 구분되지 않아서, 상기 제2 도전막(110a)을 소모하지 않으면서 상기 제3 도전막(116)만을 선택적으로 제거하는 것이 매우 어렵다. 그러므로, 상기 제2 도전막(110a) 및 제3 도전막(116) 사이에 상기 실리콘 질화막 패턴(114a) 및 버퍼 산화막 패턴(112a)이 개재됨으로서 상기 제3 도전막(116)만을 제거할 수 있다. 즉, 상기 실리콘 질화막 패턴(114a)을 식각 정지막으로하여 상기 제3 도전막(116)을 식각하고 난 후 노출된 실리콘 질화막 패턴(114a) 및 버퍼 산화막 패턴(112a)을 제거함으로서 상기 제2 도전막(110a)을 소모하지 않으면서 상기 제3 도전막(116)만을 선택적으로 제거할 수 있다.
상기 식각 공정에 의해 상기 페리 영역에만 상기 제3 도전막(116) 및 제2 하드 마스크막(118)이 잔류함으로서, 상기 페리 영역에 예비 제3 도전막 패턴(116a) 및 예비 제2 하드 마스크막 패턴(118a)이 형성된다.
도시하지는 않았지만, 상기 제2 포토레지스트 패턴(119)을 에싱 및 스트립 공정을 수행함으로서 제거한다.
도 6을 참조하면, 상기 제2 도전막(110a) 및 예비 제3 도전막 패턴(116a) 상에 연속적으로 식각 마스크용 박막(120)을 형성한다. 상기 식각 마스크용 박막 (120)은 후속 공정을 통해 셀 영역에 제1 게이트 구조물을 패터닝하기 위한 마스크 패턴으로 제공된다. 상기 식각 마스크용 박막(120)은 비정질 탄소를 화학 기상 증착법에 의해 증착시킴으로서 형성할 수 있다. 상기 비정질 탄소는 산소를 사용하는 에싱 공정에 의해 쉽게 제거되는 특징을 갖는다. 그러므로, 상기 비정질 탄소를 식각 마스크로 사용하는 경우 포토레지스트 패턴의 에싱 공정을 수행할 때 함께 제거될 수 있으므로 별도의 제거 공정이 요구되지 않는다. 그러나, 공정의 단순화를 위하여 상기 식각 마스크용 박막(120)을 형성하는 공정을 생략할 수도 있다.
상기 식각 마스크용 박막(120) 상에 반사 방지막(122)을 형성한다. 상기 반사 방지막(122)은 실리콘 질화물, 실리콘 산 질화물을 사용하여 형성하거나 유기물을 사용하여 형성할 수 있다.
상기 반사 방지막(122) 상에 포토레지스트를 코팅하고 이를 노광 및 현상함으로서 상기 셀 영역에 제1 게이트 구조물을 형성하기 위한 마스크로 제공되는 제3 포토레지스트 패턴(124)을 형성한다. 상기 제3 포토레지스트 패턴(124)은 상기 셀 영역에서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제3 포토레지스트 패턴(124)은 상기 페리 영역 전면을 덮는 형상을 갖는다.
최근의 불휘발성 메모리 장치의 제1 게이트 구조물은 50 내지 90㎚의 매우 작은 선폭을 갖는다. 그러므로, 상기 제3 포토레지스트 패턴(124)은 50 내지 90㎚의 선폭을 갖도록 형성하여야 한다. 이를 위해, 193nm 이하의 파장을 갖는 광에 의해 노광할 수 있는 포토레지스트(통상적으로 ArF 포토레지스트라 함)를 사용하여야 한다. 그러나, 상기 포토레지스트를 사용하면 상기 제3 포토레지스트 패턴의 높이를 500Å 이상으로 높게 형성하기가 어려울 뿐 아니라, 상기 제3 포토레지스트 패턴(124)의 식각 내성이 매우 부족하다. 때문에, 상기에서 설명한 것과 같이, 상기 제3 포토레지스트 패턴(124)과 식각 대상막인 상기 제2 도전막(110a) 사이에 식각 마스크용 박막을 개재하는 것이다.
도 7 및 도 15를 참조하면, 상기 제3 포토레지스트 패턴(도 6, 124)을 식각 마스크로 사용하여 상기 반사 방지막(도 6, 122) 및 식각 마스크용 박막(도 6, 120)을 식각함으로서, 반사 방지막 패턴(122a) 및 식각 마스크용 패턴(120a)을 형성한다.
이어서, 상기 반사 방지막 패턴(122a), 식각 마스크용 패턴(120a) 및 제3 포토레지스트 패턴(124)을 식각 마스크로 사용하여 제2 도전막(110a), 유전막(108a) 및 예비 제1 도전막 패턴(106a) 및 터널 절연막(104a)을 식각함으로서 터널 절연막 패턴(104b), 제1 도전막 패턴(106b), 유전막 패턴(108b) 및 제2 도전막 패턴(110b)을 포함하는 제1 게이트 구조물(111)을 형성한다.
상기 제2 도전막 패턴(110b)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다. 그리고, 상기 제1 도전막 패턴(106b)은 상기 제1 및 제2 방향으로 패터닝됨에 따라 라인 형상을 갖지 않고 고립된 섬 형상을 갖는다.
도 8을 참조하면, 상기 제3 포토레지스트 패턴(124)을 에싱 및 스트립 공정을 수행하여 제거한다. 상기 제3 포토레지스트 패턴(124)을 제거할 시에 산소를 사용하는 에싱 공정을 수행함으로서, 반사 방지막 패턴(122a)및 식각 마스크용 패턴 (120a)을 동시에 제거할 수 있다.
도 9 및 도 15를 참조하면, 상기 제1 게이트 구조물(111), 기판(100) 및 예비 제2 하드 마스크 패턴(118a) 상에 포토레지스트를 코팅하고 이를 노광 및 현상한다. 상기 공정에 의해, 셀 영역에는 상기 소오스 라인 영역(A)을 선택적으로 노출시키는 제4 포토레지스트 패턴(130)을 형성하고, 상기 페리 영역에는 페리 게이트 전극이 형성될 부위를 선택적으로 덮는 제5 포토레지스트 패턴(131)을 형성한다.
여기서, 상기 소오스 라인 영역(A)은 상기 액티브 영역에 형성되는 셀 트랜지스터의 소오스 뿐 아니라 제2 방향의 상기 소오스들 사이의 영역까지 포함한다. 그러므로, 상기 제4 포토레지스트 패턴(130)은 실재로 불휘발성 메모리 장치의 셀 트랜지스터의 소오스로 제공되는 액티브 영역뿐 아니라 상기 소오스들 사이에 형성되어 있는 소자 분리막 패턴(102) 상부면까지 노출하도록 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제4 포토레지스트 패턴(130)은 소오스 라인 영역(A)에 형성된 소자 분리막 패턴(102)을 선택적으로 제거하기 위한 식각 마스크 및 상기 소오스 라인 영역(A)에 불순물을 주입하기 위한 이온 주입 마스크로 제공된다. 그러나, 상기 소자 분리막 패턴(102)을 제거하는 공정은 실리콘과 실리콘 산화물 간의 식각 선택비를 이용한 셀프 얼라인 식각 공정에 의해 수행될 수 있다. 그러므로, 상기 제4 포토레지스트 패턴(130)은 상기 소오스 라인 영역(A)을 충분히 노출하도록 상기 소오스 라인 영역(A)보다 넓은 노출 부위를 갖는 것이 바람직하다.
도 10 및 도 15를 참조하면, 상기 제4 및 제5 포토레지스트 패턴(130, 131)을 식각 마스크로 사용하여 상기 셀 영역에 노출된 소자 분리막 패턴(102) 및 페리 영역에 노출된 예비 제2 하드 마스크막(118a)을 동시에 식각한다. 상기 식각 공정을 통해, 상기 셀 영역에는 상기 단위 셀 트랜지스터의 소오스들 사이에 형성되어 있는 소자 분리막 패턴(102)이 제거됨으로서 소오스 라인 영역(A)의 기판이 노출된다. 또한, 상기 페리 영역에는 제2 게이트 구조물을 패터닝하기 위한 제2 하드 마스크 패턴(118b)이 형성된다.
상기 소자 분리막 패턴(102) 및 예비 제2 하드 마스크막(118a)을 동시에 식각하기 위해서, 상기 식각 공정은 상기 소자 분리막 패턴(102)과 예비 제2 하드 마스크막(118a)의 식각 선택비가 1 : 1 에 가까운 조건으로 수행되는 것이 바람직하다. 그리고, 상기 소자 분리막 패턴(102)을 식각할 시에 노출된 기판(100) 표면도 함께 식각되면 액티브 영역에 단차가 생기는 등의 문제가 발생될 수 있다. 그러므로, 상기 식각 공정 시에 기판(100) 표면은 거의 식각되지 않는 것이 바람직하다. 또한, 상기 예비 제2 하드 마스크막(118a)에 형성되어 있는 상기 예비 제3 도전막 패턴(116a)이 일부 식각되는 경우 후속의 제3 도전막 패턴의 패터닝이 용이하지 않다. 그러므로, 상기 식각 공정 시에 상기 예비 제3 도전막 패턴(116a)도 거의 식각되지 않는 것이 바람직하다.
본 실시예와 같이, 상기 소자 분리막 패턴(102)이 실리콘 산화물로 형성되고, 상기 예비 제2 하드 마스크 패턴(118a)이 실리콘 질화물로 형성되는 경우에는, CHF3 및 산소 가스를 사용하는 건식 식각 공정을 수행함으로서 상기 소오스 라인 영역(A)의 기판을 노출시키면서 제2 하드 마스크 패턴을 형성할 수 있다.
상기 제4 및 제5 포토레지스트 패턴(130, 131)을 이온 주입 마스크로 사용하여 상기 소오스 라인 영역(A)에 불순물을 이온 주입함으로서 소오스 라인(150)을 형성한다.
이어서, 도시하지는 않았지만, 상기 제4 및 제5 포토레지스트 패턴(130, 131)을 제거한다.
도 11을 참조하면, 상기 셀 영역 및 페리 영역의 기판(100) 상부를 덮도록 포토레지스트를 코팅한다. 다음에, 상기 페리 영역을 선택적으로 노출하도록 노광 및 현상 공정을 수행함으로서 제6 포토레지스트 패턴(132)을 형성한다.
상기 제2 하드 마스크 패턴(118b)을 식각 마스크로 사용하여 상기 예비 제3 도전막 패턴(116a) 및 게이트 절연막(115)을 식각함으로서 게이트 절연막 패턴(115a) 및 제3 도전막 패턴(116b)이 적층된 제2 게이트 구조물(117)을 형성한다. 상기 예비 제3 도전막 패턴(116a)을 하드 마스크 패턴으로 사용하여 식각하는 경우에는 종래와 같이 포토레지스트 패턴을 식각 마스크로 사용하여 식각하는 경우에 비해 반응 부산물들이 현저하게 감소된다. 또한, 상기 반응 부산물들이 패턴의 측벽에 부착하게 됨으로서 제2 게이트 구조물(117)의 측벽 프로파일이 불량해지는 등의 문제가 감소된다. 그러므로, 상기 식각 공정에 의해 형성되는 제2 게이트 구조물(117)은 실질적으로 수직한 측벽 프로파일을 갖게 된다.
도 12을 참조하면, 상기 제6 포토레지스트 패턴(132)이 형성되어 있는 상태에서 상기 제2 하드 마스크 패턴(118b)을 제거한다. 상기 제2 하드 마스크 패턴 (118b)을 제거할 시에 상기 제6 포토레지스트 패턴(132)이 상기 셀 영역 전체를 블록킹하고 있으므로, 상기 제2 하드 마스크 패턴(118b)을 제거할 시에 상기 셀 영역의 소자 분리막 패턴(102)이나 유전막 패턴(108b)의 손상이 발생되지 않는다.
상기 제2 하드 마스크 패턴(118b)을 제거는 습식 식각 공정에 의해 달성될 수 있다. 상기 제2 하드 마스크 패턴(118b)을 제거하기 위한 식각액으로 과산화 수소 및 암모니아의 혼합액을 사용한다.
이어서, 상기 제6 포토레지스트 패턴(132)을 이온 주입 마스크로 사용하여 상기 페리 영역 전면에 불순물을 이온 주입한다. 상기 공정에 의해 저농도 도핑 영역(140)이 형성되고, 상기 제2 게이트 구조물(117)에는 불순물이 도핑된다.
다음에, 도시하지는 않았지만, 상기 제6 포토레지스트 패턴(132)을 제거한다.
도 13를 참조하면, 상기 제1 게이트 구조물(111), 기판(100) 및 제2 게이트 구조물(117) 상에 연속적으로 실리콘 질화막(도시안됨)을 형성한다. 상기 실리콘 질화막을 이방성으로 식각함으로서 상기 제1 게이트 구조물(111) 및 제2 게이트 구조물(117)의 측벽에 스페이서(134)를 형성한다.
상기 기판에 불순물 이온을 주입함으로서, 상기 페리 영역에 고농도의 소오스/ 드레인 영역(140b) 및 저농도의 소오스/드레인 영역(140a)을 형성한다. 도시하지는 않았지만, 상기 불순물 이온 주입 공정을 수행하기 이 전에 상기 셀 영역의 기판을 덮는 제7 포토레지스트 패턴을 형성하는 공정을 더 포함할 수도 있다.
설명한 것과 같이, 상기 스페이서(134)는 상기 제1 및 제2 게이트 구조물 (111, 117)의 측벽에서 실리시데이션 공정이 수행되는 것을 방지하기 위한 블록킹 패턴의 역할을 한다. 또한, 상기 스페이서(134)는 페리 영역에 형성되는 MOS 트랜지스터의 소오스/드레인의 저농도 도핑 영역을 정의한다.
상기 스페이서(134)가 300Å이하의 두께를 갖는 경우에는 저농도 도핑 영역이 지나치게 좁아지고, 상기 스페이서(134)가 2000Å이상의 두께를 갖는 경우에는 스페이서(134) 사이의 폭이 감소되어 이 후의 소오스/드레인 영역과 접촉하는 콘택 면적이 감소된다. 따라서, 상기 스페이서(134)는 300 내지 2000Å의 두께를 갖는 것이 바람직하다.
그런데, 상기 제2 게이트 구조물(117)이 수직 측벽 프로파일을 가지므로 상기 제2 게이트 구조물(117)의 하부면이 넓게 되도록 측벽 경사를 갖는 경우에 비해 스페이서(134)의 폭이 증가된다. 때문에, 상기 스페이서(134)의 저면과 접하는 기판 부위로 제공되는 저농도 소오스/드레인 영역(140a)을 종래에 비해 충분히 넓게 확보할 수 있다.
도 13을 참조하면, 상기 기판(100), 스페이서(134), 제1 게이트 구조물(111) 상부면 및 제2 게이트 구조물(117) 상부면에 연속적으로 금속막(도시안됨)을 형성한다. 상기 금속막은 후속의 실리시데이션 공정을 통해 금속 실리사이드막으로 전환된다. 사용할 수 있는 상기 금속막의 예로는 코발트, 텅스텐, 티타늄, 탄탈륨 등을 들 수 있다. 본 실시예에서는 상기 금속막으로 코발트를 사용한다.
상기 기판(100)을 1차 열처리하여 상기 금속막과 기판(100), 제2 및 제3 도전막 패턴(110b, 116b)을 서로 반응시킴으로서, 노출된 기판(100), 제2 및 제3 도 전막 패턴(110b, 116b) 표면에 예비 금속 실리사이드막(도시안됨)을 형성한다.
다음에, 상기 1차 열처리에 비해 높은 온도에서 2차 열처리함으로서, 상기 예비 금속 실리사이드막을 보다 안정한 상(Phase)을 갖고 저저항을 갖는 금속 실리사이드 물질로 전환시킨다.
상기 공정에 의해, 상기 셀 영역의 상기 제1 게이트 구조물(111) 상부면, 소오스 라인(150) 및 드레인 영역과, 상기 페리 영역의 상기 제2 게이트 구조물(117) 상부면 및 고농도 소오스/드레인 영역(140b)에 각각 금속 실리사이드 패턴(144)이 형성된다. 상기 금속 실리사이드 패턴(144)은 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기 코발트 실리사이드의 경우 면적에 따른 저항 변화가 거의 발생하지 않아서, 매우 좁은 면적에 형성되더라도 저저항을 갖는다. 때문에, 상기 물질들 중에서 코발트 실리사이드를 사용하는 것이 가장 바람직하다. 본 실시예에서는 상기 금속 실리사이드 패턴(144)을 코발트 실리사이드를 사용하여 형성한다.
본 실시예와 같이, 상기 금속막으로서 코발트를 사용하는 경우 상기 1차 열처리는 400 내지 500℃의 온도에서 진행되는 급속 열처리 공정(RTP)에 의해 달성될 수 있다. 상기 1차 열처리 공정에 의해 코발트는 실리콘과 반응함으로서 CoSi로 전환된다. 또한, 상기 2차 열처리는 600 내지 900℃의 온도에서 진행되는 급속 열처리 공정(RTP)에 의해 달성될 수 있다. 상기 2차 열처리 공정에 의해 CoSi는 보다 안정하고 저저항을 갖는 CoSi2로 전환된다.
상기 열처리 공정을 수행하더라도, 상기 스페이서(134) 상에 형성된 금속막은 실리시데이션 반응이 일어나지 않는다.
다음에, 상기 미반응한 금속막을 제거한다. 이어서, 상기 셀 트랜지스터의 드레인 영역과 접속하는 비트 라인(도 15, B/L)을 형성함으로서 불휘발성 메모리 장치를 완성한다.
상기 설명한 공정에 의하면, 페리 영역에 형성되는 제2 게이트 구조물의 측벽이 실질적으로 수직한 프로파일을 갖는다. 그러므로, 상기 제2 게이트 구조물 측벽에 형성되는 스페이서의 폭을 충분히 넓게 형성할 수 있으며 이로 인해 저농도의 소오스/드레인 영역을 충분하게 넓게 형성할 수 있다. 상기 저농도의 소오스/드레인이 충분히 넓게 형성됨으로서 트랜지스터의 항복 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 간단한 공정에 의해 실질적으로 수직 측벽 프로파일을 갖는 페리 MOS트랜지스터의 게이트 전극을 형성할 수 있다. 이로 인해, 상기 페리 MOS트랜지스터의 항복 전압 마진이 증가될 수 있다. 더구나, 상기 페리 MOS트랜지스터의 게이트 전극에 저저항을 갖는 금속 실리사이드를 포함함으로서 반도체 장치의 동작 속도를 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. a)제1 영역의 기판 상에 터널 절연막, 예비 제1 도전막 패턴, 유전막 및 제2 도전막과, 제2 영역의 기판 상에 게이트 절연막, 제3 도전막 및 하드 마스크막을 형성하는 단계;
    b)상기 예비 제1 도전막 패턴, 유전막 및 제2 도전막을 패터닝하여, 제1 도전막 패턴, 유전막 패턴 및 제2 도전막 패턴으로 이루어지는 제1 게이트 구조물을 형성하는 단계;
    c)상기 제2 도전막 패턴 및 기판 상에 소오스 라인 영역을 선택적으로 노출하는 제1 포토레지스트 패턴과, 상기 하드 마스크막 상에 하드 마스크 패턴 형성을 위한 제2 포토레지스트 패턴을 형성하는 단계;
    e)상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막을 식각함으로서 하드 마스크 패턴을 형성하는 단계;
    d)상기 제1 포토레지스트 패턴을 이온 주입 마스크로 이용하여 기판에 불순물을 주입함으로서 소오스 라인을 형성하는 단계; 및
    f)상기 하드 마스크 패턴을 이용하여 상기 게이트 도전막을 식각함으로서, 실질적으로 수직 측벽 프로파일을 갖는 제2 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, a)단계는,
    제1 영역 및 제2 영역의 기판 상에 예비 터널 절연막, 예비 제1 도전막, 예비 유전막 및 예비 제2 도전막을 형성하는 단계;
    상기 제2 영역의 기판 상에 형성된 예비 터널 절연막, 예비 제1 도전막, 예비 유전막 및 예비 제2 도전막을 선택적으로 제거하여 상기 제1 영역의 기판에 터널 절연막, 예비 제1 도전막 패턴, 유전막 및 제2 도전막을 형성하는 단계;
    상기 제1 영역에 형성된 제2 도전막 및 상기 제2 영역의 기판 상에 연속적으로 예비 게이트 절연막, 예비 제3 도전막 및 예비 하드 마스크막을 형성하는 단계; 및
    상기 제2 도전막 상에 형성된 예비 게이트 절연막, 예비 제3 도전막 및 예비 하드 마스크막을 선택적으로 제거함으로서 상기 제2 영역의 기판 상에 게이트 절연막, 제3 도전막 및 하드 마스크막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 영역의 기판에 상기 제2 도전막 패턴과 수직한 방향으로 배치되는 라인 형상의 소자 분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 소오스 라인을 형성하기 이 전에,
    상기 제1 포토레지스트 패턴에 의해 노출되는 소자 분리막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 하드 마스크 패턴을 형성할 시에 상기 소자 분리막도 함께 제거하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 포토레지스트 패턴 아래에, 비정질 탄소막, 반사 방지막 또는 이들의 적층막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 하드 마스크 패턴을 형성한 이 후에,
    상기 제1 영역의 기판 및 제2 도전막 패턴 전체를 덮는 제3 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 도전막 및 제3 도전막은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 게이트 구조물 상에 남아있는 하드 마스크 패턴을 제거하는 단계;
    상기 제1 및 제2 게이트 구조물의 측벽에 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 게이트 구조물의 상부면 및 상기 기판 상에 금속 실리사이 드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 하드 마스크 패턴을 제거하는 공정은 과산화 수소 및 암모니아의 혼합액을 사용하는 습식 식각 공정에 의해 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제8항에 있어서, 상기 하드 마스크 패턴을 제거하는 공정은 상기 제1 영역의 기판 및 제2 도전막 패턴에 상기 제3 포토레지스트 패턴이 형성된 상태에서 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제8항에 있어서, 상기 스페이서는 300 내지 2000Å의 폭을 갖도록 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제8항에 있어서, 상기 스페이서를 형성하기 이 전에,
    상기 제2 게이트 구조물 양측에 노출된 제2 영역의 기판에 저농도 불순물 영역을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제8항에 있어서, 상기 금속 실리사이드 패턴은 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제8항에 있어서, 상기 금속 실리사이드 패턴을 형성하는 단계는,
    상기 제1 및 제2 게이트 구조물, 기판 및 스페이서에 연속적으로 금속막을 형성하는 단계;
    상기 금속막을 열처리하여 상기 금속막과 실리콘을 반응시킴으로서 상기 제1 및 제2 게이트 구조물의 상부면 및 상기 기판 상에 금속 실리사이드 패턴을 형성하는 단계; 및
    잔류하는 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제1항에 있어서, 상기 터널 절연막 및 게이트 절연막은 서로 다른 두께를 갖는 실리콘 산화물로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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