KR100953021B1 - 반도체 소자의 게이트 패턴 형성방법 - Google Patents
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Abstract
본 발명은 게이트 패턴을 형성하기 위한 식각 공정 중 발생한 오염물에 의해 반도체 소자의 데이터 유지 특성이 열화되는 현상을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막, 플로팅 게이트용 제1 폴리 실리콘막, 유전체막, 콘트롤 게이트용 제2 폴리 실리콘막 및 콘트롤 게이트용 금속막이 적층된 반도체 기판이 제공되는 단계, 금속막 상에 하드 마스크 패턴을 형성하는 단계, 하드 마스크 패턴을 마스크로 제2 폴리 실리콘막이 노출되도록 금속막을 식각하는 제1 식각 단계, 제1 식각 단계로부터 발생한 금속 오염물을 포함한 식각 잔여물을 제거하는 제1 세정 단계, 하드 마스크 패턴을 마스크로 제2 폴리 실리콘막, 유전체막 및 제1 폴리 실리콘막을 식각하는 제2 식각 단계, 및 제2 식각 단계로부터 발생한 식각 잔여물을 제거하는 제2 세정 단계를 포함한다.
금속 잔여물 제거, 데이터 유지 특성, 저저항 배선
Description
본 발명은 반도체 소자의 게이트 패턴 형성방법에 관한 것으로 특히, 게이트 패턴을 형성하기 위한 식각 공정 중 발생한 오염물에 의해 반도체 소자의 데이터 유지 특성이 열화되는 현상을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
반도체 소자 중 플래시 소자는 FN(Fowler Nordheim)터널링을 이용하여 전기적인 프로그램(Program) 및 소거(Erase)를 할 수 있다. 이러한 플래시 소자는 게이트 절연막, 플로팅 게이트(Floating Gate), 유전체막 및 콘트롤 게이트(Control Gate)가 순차적으로 적층된 게이트 패턴을 포함한다.
프로그램 상태는 플로팅 게이트에 채널 영역의 전하들이 충전되어 정보가 저장되는 상태이다. 채널 영역의 전하들은 콘트롤 게이트에 고전압이 인가되면, 플로팅 게이트에 충전된다.
소거 상태는 플로팅 게이트에 충전된 전하들이 소스 영역이나 기판으로 빠져나가는 상태이다. 플로팅 게이트에 충전된 전하들은 벌크 영역(예를 들어, P웰)에 고전압이 인가되면, FN 터널링에 의해 소스 영역이나 기판으로 빠져나간다.
이와 같이 플래시 메모리 소자에서 플로팅 게이트는 전하를 저장하는 스토리지(storage) 역할을 한다. 또한 플로팅 게이트 하부의 게이트 절연막은 전하의 인/아웃을 제어하는 플로팅 게이트의 스위치 역할을 한다.
한편 최근 반도체 소자가 고집적화됨에 따라 도전 패턴의 저항이 증가하고 있다. 이를 개선하기 위해 도전 패턴에 텅스텐(W)과 같은 저저항 금속막을 도입하는 방안이 제시되었고 그 일환으로 게이트 패턴의 콘트롤 게이트에도 금속막이 도입되었다.
금속막을 포함한 게이트 패턴은 반도체 기판에 게이트 절연막, 플로팅 게이트막, 유전체막, 및 콘트롤 게이트막을 순차적으로 적층한 후, 이들을 식각함으로써 형성된다. 이러한 게이트 패턴 형성을 위한 식각 공정은 동일한 챔버 내에서 금속막을 포함한 유전체막 및 플로팅 게이트막을 식각하는 인-시튜(in-situ) 방법으로 진행된다. 이에 따라 콘트롤 게이트막에 포함된 금속막 식각시 발생된 오염물이 다른 막들(예를 들어, 플로팅 게이트막 또는 콘트롤 게이트막의 폴리 실리콘, 게이트 절연막)을 오염시켜 반도체 소자의 데이터 유지 특성을 열화시켜 전하 손실을 유발함으로써 게이트 패턴의 특성 및 반도체 소자의 신뢰성을 저하시킨다.
본 발명은 게이트 패턴을 형성하기 위한 식각 공정 중 발생한 오염물에 의해 반도체 소자의 데이터 유지 특성이 열화되는 현상을 개선할 수 있는 반도체 소자의 게이트 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막, 플로팅 게이트용 제1 폴리 실리콘막, 유전체막, 콘트롤 게이트용 제2 폴리 실리콘막 및 콘트롤 게이트용 금속막이 적층된 반도체 기판이 제공되는 단계, 금속막 상에 하드 마스크 패턴을 형성하는 단계, 하드 마스크 패턴을 마스크로 제2 폴리 실리콘막이 노출되도록 금속막을 식각하는 제1 식각 단계, 제1 식각 단계로부터 발생한 금속 오염물을 포함한 식각 잔여물을 제거하는 제1 세정 단계, 하드 마스크 패턴을 마스크로 제2 폴리 실리콘막, 유전체막 및 제1 폴리 실리콘막을 식각하는 제2 식각 단계, 및 제2 식각 단계로부터 발생한 식각 잔여물을 제거하는 제2 세정 단계를 포함한다.
금속막 상에 하드 마스크 패턴을 형성하는 단계 이전에 금속막 상에 식각 정지막을 형성하는 단계를 더 포함한다.
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금속막은 텅스텐을 포함한다.
금속막 상에 하드 마스크 패턴을 형성하는 단계는 금속막 상에 하드 마스크막을 형성하는 단계, 하드 마스크막 상에 제1 포토레지스트 패턴을 형성하는 단계, 및 제1 포토레지스트 패턴을 마스크로 하드 마스크막을 식각하는 단계를 포함한다.
제1 포토레지스트 패턴은 제1 세정 단계에서 제거된다.
제2 식각 단계 이전에 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계를 더 포함한다.
제2 포토레지스트 패턴은 제2 세정 단계에서 제거된다.
제1 세정 단계 및 상기 제2 세정 단계 각각에서는 세정 물질로 솔벤트(solvent), CLN R(H2SO4 및 H2O2의 혼합용액), CLN X(HF, H2SO4, H2O2 및 DI 세정수의 혼합용액), BOE(NH4F 및 HF의 혼합 용액), HF, O2플라즈마 중 적어도 어느 하나를 이용한다.
본 발명은 금속막으로 형성된 콘트롤 게이트막의 상부를 제1 식각 공정을 통해 식각한 후, 제1 세정 공정을 통해 제1 식각 공정 중 발생한 금속 오염물들을 제거한다. 이 후, 금속막 하부의 막들을 패터닝함으로써 금속 오염물에 의한 다른막의 오염을 방지할 수 있다. 또한 금속막 하부의 막들을 식각하는 제2 식각 공정 후 발생한 오염물들을 제2 세정 공정을 통해 추가로 제거함으로써 제2 식각 공정 후 발생한 오염물에 의해 게이트 패턴이 추가로 오염되는 것을 방지할 수 있다. 이에 따라 본 발명은 금속 오염물 또는 식각 잔여물에 의해 반도체 소자의 데이터 유지 특성이 저하되거나 신뢰성이 저하되는 문제를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 순차적으로 나타내는 단면도들이다.
도 1a를 참조하면, 게이트 절연막(103), 플로팅 게이트막(105) 및 소자 분리막(미도시)이 형성된 반도체 기판(101) 상에, 유전체막(107), 및 콘트롤 게이트막(113), 및 하드 마스크막(117)을 순차적으로 형성한다. 콘트롤 게이트막(113)과 하드 마스크막(117) 사이에는 식각 정지막(115)이 더 형성될 수 있다. 또한 하드 마스크막(117) 상부에는 반사 방지막(ARC : Anti-Reflect Coating)이 더 형성될 수 있다.
게이트 절연막(103)은 산화막으로 형성된다.
플로팅 게이트막(105)은 제1 폴리 실리콘막으로 형성되며, 제1 폴리 실리콘막은 언도프트(undoped) 폴리 실리콘층 및 그 상부의 도프트(doped) 폴리 실리콘층의 이중 구조로 형성될 수 있다.
유전체막(107)은 제1 산화막(107a), 질화막(107b) 및 제2 산화막(107c)이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 이루어질 수 있다.
콘트롤 게이트막(113)은 제2 폴리 실리콘막(109), 및 제2 폴리 실리콘막(109) 상에 형성된 금속막(111)을 포함한다. 제2 폴리 실리콘막(109)은 도프트(doped) 폴리 실리콘막이며, 금속막(111)은 콘트롤 게이트용 도전막의 저항을 낮추기 위해 추가된 막으로서 텅스텐(W) 등의 금속을 포함한다.
식각 정지막(115)은 하드 마스크막(117) 식각 시, 하드 마스크막(117) 하부층들을 보호하기 위한 막으로서, SiON으로 형성된다.
하드 마스크막(117)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성된다.
반사 방지막은 SiON으로 형성된다. 반사 방지막은 후속 공정에서 제1 포토레지스트 패턴 형성을 위한 노광 공정 진행시 난반사를 방지하여 제1 포토레지스트 패턴의 프로파일을 개선하기 위해 형성되는 것이다.
도 1b를 참조하면, 하드 마스크막 상에 제1 포토레지스트 패턴(119)을 형성한 후, 제1 포토레지스트 패턴(119)을 마스크로 하드 마스크막을 식각하여 하드 마스크 패턴(117a)을 형성한다. 하드 마스크 패턴(117a) 형성 후, 하드 마스크 패턴(117a) 사이에 노출된 식각 정지막(115) 및 금속막(111)을 식각하는 제1 식각 공 정을 진행한다. 제1 식각 공정 진행 후, 금속막(111)의 측벽에는 제1 식각 공정에 의해 발생된 금속 폴리머 등의 금속 오염물(121)이 남게 된다.
도 1c를 참조하면, 제1 세정 공정으로 금속 오염물을 포함한 제1 식각 공정의 잔여물을 제거한다. 제1 식각 공정의 잔여물을 제거하기 위한 세정 물질로는 솔벤트(solvent), CLN R(H2SO4 및 H2O2의 혼합용액), CLN X(HF, H2SO4, H2O2 및 DI 세정수(deionized water)의 혼합용액), BOE(NH4F 및 HF의 혼합 용액), HF, O2플라즈마 등을 이용한다. 이러한 제1 세정 공정을 통해 제1 포토레지스트 패턴이 제거될 수 있다.
도 1d를 참조하면, 금속 오염물을 포함한 잔여물이 제거된 후, 제1 포토레지스트 패턴이 제거되어 하드 마스크 패턴(117a)이 노출된 상태라면, 하드 마스크 패턴(117a) 상에 제2 포토레지스트 패턴(123)을 형성한다. 이러한 제2 포토레지스트 패턴(123) 및 하드 마스크 패턴(117a)을 마스크로 제2 폴리 실리콘막(109), 유전체막(107), 및 플로팅 게이트막을 식각하는 제2 식각 공정을 진행한다. 이에 따라 플로팅 게이트 패턴(105a), 유전체막(107) 및, 콘트롤 게이트 패턴(113a)을 포함하는 게이트 패턴이 형성되고, 플로팅 게이트 패턴(105a)의 측벽에는 식각 공정에 의해 발생된 폴리머 등의 오염물(125)이 남게 된다.
도 1e를 참조하면, 제2 세정 공정으로 제2 식각 공정 후 발생한 오염물을 제거한다. 이러한 제2 세정공정은 도 1c에서 상술한 제1 세정 공정과 동일한 방법으로 진행된다. 이 때, 제2 포토레지스트 패턴이 제거될 수 있다.
이와 같이 본 발명은 금속막으로 형성된 콘트롤 게이트막의 상부를 제1 식각 공정을 통해 식각한 후, 제1 식각 공정 중 발생한 금속 오염물들을 제1 세정 공정으로 제거한다. 이 후, 금속막 하부의 막들을 패터닝함으로써 금속 오염물에 의한 다른막의 오염을 방지할 수 있다. 또한 금속막 하부의 막들을 식각하는 제2 식각 공정 중 발생한 오염물들을 제2 세정 공정으로 제거함으로써 제2 식각 공정 후 발생한 오염물에 의해 게이트 패턴이 추가로 오염되는 것을 방지할 수 있다. 이에 따라 본 발명은 금속 오염물을 포함한 식각 잔여물에 의해 반도체 소자의 데이터 유지 특성이 저하되거나 신뢰성이 저하되는 문제를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 순차적으로 나타내는 단면도들.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 플로팅 게이트막 107 : 유전체막
109 : 폴리 실리콘막 111 : 금속막
113 : 콘트롤 게이트막 115 : 식각 정지막
117 : 하드 마스크막 117a : 하드 마스크 패턴
119 : 제1 포토레지스트 패턴 121, 125 : 오염물
123 : 제2 포토레지스트 패턴 113a : 콘트롤 게이트 패턴
105a : 플로팅 게이트 패턴
Claims (10)
- 게이트 절연막, 플로팅 게이트용 제1 폴리 실리콘막, 유전체막, 콘트롤 게이트용 제2 폴리 실리콘막 및 콘트롤 게이트용 금속막이 적층된 반도체 기판이 제공되는 단계;상기 금속막 상에 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴을 마스크로 상기 제2 폴리 실리콘막이 노출되도록 상기 금속막을 식각하는 제1 식각 단계;상기 제1 식각 단계로부터 발생한 금속 오염물을 포함한 식각 잔여물을 제거하는 제1 세정 단계;상기 하드 마스크 패턴을 마스크로 상기 제2 폴리 실리콘막, 상기 유전체막 및 상기 제1 폴리 실리콘막을 식각하는 제2 식각 단계; 및상기 제2 식각 단계로부터 발생한 식각 잔여물을 제거하는 제2 세정 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 금속막 상에 하드 마스크 패턴을 형성하는 단계 이전에상기 금속막 상에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
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- 제 1 항에 있어서,상기 금속막은 텅스텐을 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 금속막 상에 하드 마스크 패턴을 형성하는 단계는상기 금속막 상에 하드 마스크막을 형성하는 단계;상기 하드 마스크막 상에 제1 포토레지스트 패턴을 형성하는 단계; 및상기 제1 포토레지스트 패턴을 마스크로 상기 하드 마스크막을 식각하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항에 있어서,상기 제1 포토레지스트 패턴은 상기 제1 세정 단계에서 제거되는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 제2 식각 단계 이전에 상기 하드 마스크막 상에 제2 포토레지스트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 8 항에 있어서,상기 제2 포토레지스트 패턴은 상기 제2 세정 단계에서 제거되는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 제1 세정 단계 및 상기 제2 세정 단계 각각에서는세정 물질로 솔벤트(solvent), CLN R(H2SO4 및 H2O2의 혼합용액), CLN X(HF, H2SO4, H2O2 및 DI 세정수의 혼합용액), BOE(NH4F 및 HF의 혼합 용액), HF, O2플라즈마 중 적어도 어느 하나를 이용하는 반도체 소자의 게이트 패턴 형성방법.
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| KR20060133166A (ko) * | 2005-06-20 | 2006-12-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성 방법 |
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2008
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