CN100498532C - 将部件成像到晶片上的方法和用于成像晶芯的掩膜组 - Google Patents
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Abstract
公开了一种光刻方法,该方法使用多次曝光来减小规则布置的部件的最小栅格间距。选择期望的栅格间距以便使由在版图期间使用栅格约束而引起的电路面积的增长最小化。将期望的栅格分解成至少两个交替的掩模栅格,该掩模栅格具有大于所期望的栅格间距的掩模栅格间距。曝光每个掩模栅格以印刷部分所期望的栅格,直到将完整的期望栅格印刷到晶芯上。
Description
相关申请的交叉参考
本申请要求2003年2月27日提交的美国临时申请号60/450,496的优先权,在此引入其全部作为参考。
技术领域
本发明涉及光刻技术。更具体而言,本发明涉及用于减小规则布置的版图(layout)的最小栅格间距的改进的光刻方法。可以使用本发明的方法来减小电路面积并提高电路性能。
背景技术
即使在半导体部件的尺寸缩小到100-200nm的范围时,光刻技术仍然是用于集成电路制造的主要技术。可以限定的最小尺寸被称为临界尺寸CD,且通过以下等式给出:
其中λ是曝光光的波长,NA是投影系统的数值孔径,以及k1是与工艺相关的因数。可以通过降低k1来减小CD,且对于具有固定λ和NA的特定曝光系统来说,降低k1是减小CD的唯一方法。然而,当k1降低到0.75以下时,图象质量显著恶化。
当k1小于0.75时,采用分辨率增强技术(RET)来提高图象质量。RET的例子包括改进的照明、相移掩模(PSM)和光学邻近校正(OPC)。
A.K Wong的“Resolution Enhancement Techniques in OpticalLithography”,SPIE Press,Washington,2001公开了适用于不同掩模图形的几种类型的照明模式。然而,由于图象质量不仅取决于图形的尺寸和形状,而且取决于每个掩模部件的局部环境,因此,优化照明源非常困难。例如,任意放置的接触(contact)在相同的掩模上产生密集间隔的接触区域和稀疏间隔的接触区域。对密集区域优化的照明源将在密集区域中产生高的图象质量,但可能会在稀疏区域中产生差的图象质量。
通过考虑版图设计中的电路可制造性,希望可以通过易于制造的(fabrication-friendly)版图进一步降低k1因数,在易于制造的版图中限制电路图形的结构以促进光刻优化。
过分容易的光刻会对版图压缩有限制,以致于电路面积不能接受地增大。因此,仍然需要在不提高电路面积的增长的同时允许光刻优化以降低电路CD的方法。
发明内容
本发明的一个实施例涉及一种光刻方法,其中通过多次曝光经由至少两个掩模将布置在以栅格间距为特征的栅格上的部件印刷到晶芯(die)上,选择该栅格间距以便使由栅格的使用引起的电路面积增大最小化,其中每个掩模包括掩模栅格,其特征在于掩模栅格间距大于栅格间距。
该方法适用于将规则布置的易于制造的接触成像到晶片上。接触的规则布置能够更有效地利用分辨率增强技术,这进而可以降低最小接触间距和尺寸。
易于制造的接触的一个方法是在栅格点上嵌入(snap)接触并在不具有接触的栅格点处引入辅助接触。辅助接触是筛选过的(sized),以便使它们不会印刷到晶芯上但仍然产生允许优化照明的掩模光谱。
为了对专用集成电路(ASIC)中的标准单元应用规则布置的接触,以小于单次曝光光刻的最小间距的间距在栅格上布置接触和辅助接触,以便获得更小的电路面积。虽然接触和辅助接触之间的间距小于单次曝光光刻的最小间距,但是任何两个实际接触之间的间距都满足单次曝光光刻的设计规则。
利用出现在对角线方向上的栅格间距,将接触和辅助接触的密集栅格分成位于两个掩模上的两个较稀疏的栅格:
其中pmin是较稀疏栅格的栅格间距,px和py是密集栅格在两个垂直方向上的两个栅格间距。虽然px和py小于单次曝光光刻的最小间距,但是pmin可以更大。因此,两个较稀疏的栅格在一次曝光的分辨率限度之内。这两个掩模的连续曝光将所有接触印刷到晶芯上。
由于两次曝光中在对角线方向上出现的最小栅格间距,所以应当将用于接触光刻的四极照明的极布置在x-和y-轴上,其具有距零点由px和py确定的距离。
附图说明
将结合附图通过参考其优选的和可选的实施例来描述本发明,其中:
图1a-d是本发明的一个实施例的说明;
图2a是用于X-Y栅格版图的照明源的示意图;
图2b是用于图1的实施例中的照明源的示意图;
图3是说明标准单元的特征的示意图;
图4a是示出用于标准单元的在高度方向上的典型的接触间距分布的示意图;
图4b是示出用于标准单元的在宽度方向上的典型的接触间距分布的示意图。
具体实施方式
图1说明本发明的一个实施例。在易于制造的版图中,将接触布置在栅格上(图1a)。将辅助接触添加到不具有接触的栅格点中(图1b)。辅助接触是筛选过的,以便使它们不印刷到晶芯上但产生允许优化照明的掩模光谱。
为了在将所有接触嵌入到栅格上之后获得更小的电路面积,图1b中的栅格间距px和py小于单次曝光光刻的最小间距。
虽然接触和辅助接触之间的间距小于单次曝光光刻的最小间距,但是任何两个实际接触之间的间距总是满足单次曝光光刻的设计规则。
利用出现在对角线方向上的栅格间距,将接触和辅助接触的密集栅格(图1b)分成位于两个掩模上的两个较稀疏的栅格(图1c):
其中pmin是较稀疏栅格的栅格间距,px和py是密集栅格在两个垂直方向上的两个栅格间距。由于最初的密集栅格被分解成几个较稀疏的栅格,所以将其称为虚拟栅格。当px等于py时,pmin大概是px和py的144%。虽然px和py小于单次曝光光刻的最小间距,但pmin可以大于它。这使两个较稀疏的栅格在一次曝光的分辨率限度之内。
这两个掩模的连续曝光将所有接触印刷到晶芯上的虚拟栅格上(图1d)。两个掩模中部件的规则布置能够使光刻优化,并导致减小的最小接触尺寸和间距。当任何一个接触掩模上的覆盖误差将降低产率(yield)时,两个掩模将花费比一个更长的时间,由于掩模写入时间取决于保持不变的被写入的部件数目,并且对于较大的间距可以使用更快的工具,因此刻线成本应该不是两倍。应当注意的是,因为在虚拟栅格上没有最近相邻的接触,所以这种双曝光方法有效。图1中的特定示例在所有虚拟栅格点上布置了辅助接触或实际的接触。在没有基于RET的限制的情况下,对图1a的接触来说单个接触掩模可能就足够了。
本发明人已经发现,作为能够通过接触的规则布置而优化的光刻的结果,减小的虚拟栅格间距、外加CD的约10%的缩小量消除了由在需要将接触嵌入到栅格的步骤中在版图上布置额外约束条件引起的电路面积的扩展,并导致更小的平均标准单元面积。由于单元面积的减小,所以标准单元的功率消耗和固有延迟也改善了。
图2a是用于X-Y栅格版图的照明源的示意图。在一种类型的改进的照明RET中,将四极照明源210对准栅格220的栅格轴。在本发明的一个实施例中,虽然虚拟栅格具有与X和Y方向对准的栅格轴,但将第一和第二栅格图形240与对角线方向对准。在优选实施例中,用于第一和第二栅格图形240的四极照明源230也与对角线方向对准。将用于第一和第二栅格图形240的四极照明230的极布置在x-和y-轴上,其具有距零点由px和py确定的距离。
使用250nm的标准单元库作为本发明一个实施例的说明性示例。对于专用集成电路(ASIC)设计来说,标准单元是重要部件。基于标准单元的ASIC设计通常包括三种类型的单元:I/O单元、大单元(megacell)和标准单元。I/O单元安装在晶芯的外围以作为与外部电路的连接点。大单元通常是诸如RAM和ROM之类的预先设计的大的逻辑部件。标准单元是微型逻辑部件,其主要提供诸如布尔运算和触发器之类的基本逻辑功能。
图3是说明标准单元300的特征的示意图。库中的每个标准单元是具有固定高度但可变宽度的矩形。单元与电源路径交迭地成行布置。一个标准单元通常具有N阱层320、N扩散层330、P扩散层340、多晶硅层350、接触层360和金属-1层370。N阱320、N扩散330、P扩散340和多晶硅350形成单元内部的P-MOS和N-MOS。多晶硅359还用作单元内布线通路。接触360形成布线层和下层之间的连接。
单元的高度通常给定为在高度方向上单元上的金属-1线路(track)的数目。金属-1线路包括金属-1路径和在金属-1路径之间的空间。标准单元的典型高度为10个线路,其中三个线路用于电源路径,以及其余的七个线路用于单元内设计。由于库中的高度固定,因此由将接触嵌入到栅格所引起的任何面积的改变被反映为单元宽度的改变。
图4a是示出标准单元在高度方向上的典型接触间距分布的示意图。最常见的间距对约为600nm,这最可能反映出金属-1路径的最小间距。因此可以选择金属-1路径的最小间距作为高度方向上的栅格间距或多个栅格间距。为了获得更小的最终单元面积,应当选择金属-1间距的一半作为标准单元中规则布置的接触的水平栅格间距py,以放宽垂直方向上的版图限制。
图4b是示出标准单元在宽度方向上的典型接触间距分布的示意图。最小间距对约为600nm,但最常见的间距对约为1000nm。如果选择最小间距对作为栅格间距,则由于1000nm处的最常见的间距对将合拢成两个栅格间距(1200nm),所以单元的面积将增大约20%。此外,图4b示出了1000nm附近的两个峰值。这两个峰值反映了标准单元中的两种MOSFET中源极和漏极之间的距离。窄栅极MOSFET具有比宽栅极MOSFET更大的源漏距离,因此产生了双峰值的接触间距分布。通过增大一些窄栅极MOSFET的宽度可以消除双峰。
图4b表明最常见的间距对是源-漏间距。然而,如果选择源-漏间距作为水平方向上的栅格间距,则通常布置在源极和漏极接触中间的用于栅极的接触将不得不对准源极或漏极接触中的任一个,从而造成大单元面积的增加。因此,应当选择源-漏间距的一半作为标准单元中规则布置的接触的水平栅格间距px。
然而,期望的栅格间距px和py小于接触层的最小间距。将期望的栅格分解成两个交替的栅格。每个交替的栅格具有其栅格轴,该栅格轴沿期望栅格的对角线与等于期望栅格的对角线间距的交替栅格间距对准。
用实际接触或辅助接触填充每个栅格位置。通过将第一个交替栅格投影到晶芯上,然后将第二个交替栅格投影到晶芯上来印刷管芯。在两个掩模中部件的规则布置能够优化光刻并导致减小的最小接触尺寸和间距。双曝光方法在晶芯上产生虚拟栅格,其从具有比期望的栅格间距约大40%的间距的交替栅格中得到期望的栅格间距。
至少已经描述了本发明的说明性实施例,各种改变和改进对本领域技术人员来说是容易进行的且在本发明的范围内。因此,前面的描述仅仅作为示例而不是用作限制。
Claims (17)
1.一种将部件成像到晶片上的方法,包括:
形成具有栅格间距的栅格;
在栅格上布置多个实际部件;
制作一个掩模,该掩模包括多个实际部件和多个辅助部件,该辅助部件是筛选过的以便使它们在允许优化照明的同时不印刷;以及
将实际部件成像到晶片上,
其中两个相邻的实际部件之间的距离不小于单次曝光光刻的最小间距,以及两个相邻的辅助部件之间或一个实际部件和一个相邻的辅助部件之间的距离小于单次曝光光刻的最小间距,
2.根据权利要求1的将部件成像到晶片上的方法,其中将该辅助部件引入到不具有该多个实际部件中的任何实际部件的栅格点。
3.根据权利要求1的将部件成像到晶片上的方法,其中该栅格具有x方向上的栅格间距px和x方向的垂直方向上的栅格间距py。
4.根据权利要求1的将部件成像到晶片上的方法,其中选择该栅格间距以使电路面积最小化。
5.根据权利要求1的将部件成像到晶片上的方法,其中两个辅助部件之间的距离或该多个实际部件中的任何一个与相邻的辅助部件之间的距离小于单次曝光光刻的最小间距。
6.根据权利要求5的将部件成像到晶片上的方法,其中两个相邻的实际部件之间的距离不小于单次曝光光刻的最小间距。
7.一种将部件成像到晶片上的方法,包括:
形成具有栅格间距的栅格;
在栅格上布置多个实际部件;
在栅格点上布置多个辅助部件;
制作两个掩模,第一掩模包括多个实际部件的第一子集和多个辅助部件的第一子集,第二掩模包括多个实际部件的第二子集和多个辅助部件的第二子集,该辅助部件是筛选过的,以便使它们不印刷但仍然产生允许优化照明的掩模光谱;以及
将实际部件成像到晶片上,
其中两个相邻的实际部件之间的距离不小于单次曝光光刻的最小间距,以及两个相邻的辅助部件之间或一个实际部件和一个相邻的辅助部件之间的距离小于单次曝光光刻的最小间距,
8.根据权利要求7的将部件成像到晶片上的方法,其中该栅格具有x方向上的栅格间距px和x方向的垂直方向上的栅格间距py。
9.根据权利要求7的将部件成像到晶片上的方法,其中选择该栅格间距以使电路面积最小化。
10.根据权利要求7的将部件成像到晶片上的方法,其中在不具有实际部件的栅格点上布置辅助部件。
11.根据权利要求7的将部件成像到晶片上的方法,其中该多个辅助部件的两个之间的距离或该多个部件中的一个与该多个辅助部件中的一个之间的距离小于单次曝光光刻的最小间距。
12.根据权利要求11的将部件成像到晶片上的方法,其中两个相邻的实际部件之间的距离不小于单次曝光光刻的最小间距。
13.根据权利要求7的将部件成像到晶片上的方法,其中连续曝光第一和第二掩模以印刷部件。
15.根据权利要求14的用于成像晶芯的掩模组,其中第一组实际部件和第二组实际部件产生用于单晶芯的一组实际部件。
16.根据权利要求14的用于成像晶芯的掩模组,其中第一组实际部件不同于第二组实际部件。
17.根据权利要求14的用于成像晶芯的掩模组,其中第一组辅助接触不同于第二组辅助接触。
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Families Citing this family (47)
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---|---|---|---|---|
US7384725B2 (en) * | 2004-04-02 | 2008-06-10 | Advanced Micro Devices, Inc. | System and method for fabricating contact holes |
US7271107B2 (en) * | 2005-02-03 | 2007-09-18 | Lam Research Corporation | Reduction of feature critical dimensions using multiple masks |
US7465525B2 (en) * | 2005-05-10 | 2008-12-16 | Lam Research Corporation | Reticle alignment and overlay for multiple reticle process |
US7539969B2 (en) * | 2005-05-10 | 2009-05-26 | Lam Research Corporation | Computer readable mask shrink control processor |
US7271108B2 (en) * | 2005-06-28 | 2007-09-18 | Lam Research Corporation | Multiple mask process with etch mask stack |
US20070087291A1 (en) * | 2005-10-18 | 2007-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lithography process to reduce interference |
US7493589B2 (en) * | 2005-12-29 | 2009-02-17 | Asml Masktools B.V. | Method, program product and apparatus for model based geometry decomposition for use in a multiple exposure process |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US8225239B2 (en) * | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US8225261B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining contact grid in dynamic array architecture |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7519941B2 (en) | 2006-04-13 | 2009-04-14 | International Business Machines Corporation | Method of manufacturing integrated circuits using pre-made and pre-qualified exposure masks for selected blocks of circuitry |
DE102006018928A1 (de) | 2006-04-24 | 2007-11-08 | Carl Zeiss Smt Ag | Projektionsbelichtungssystem und Verwendung desselben |
JP2008076683A (ja) * | 2006-09-20 | 2008-04-03 | Canon Inc | 原版データ作成プログラム、原版データ作成方法、原版作成方法、露光方法及びデバイスの製造方法 |
US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US7562326B2 (en) * | 2007-08-09 | 2009-07-14 | United Microelectronics Corp. | Method of generating a standard cell layout and transferring the standard cell layout to a substrate |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US8173544B2 (en) * | 2008-05-02 | 2012-05-08 | Texas Instruments Incorporated | Integrated circuit having interleaved gridded features, mask set and method for printing |
JP5120100B2 (ja) * | 2008-06-23 | 2013-01-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及びレチクルの形成方法 |
SG192532A1 (en) | 2008-07-16 | 2013-08-30 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
KR101828492B1 (ko) * | 2010-10-13 | 2018-03-29 | 삼성전자 주식회사 | 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체 |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US8530121B2 (en) * | 2012-02-08 | 2013-09-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-grid exposure method |
USD759022S1 (en) * | 2013-03-13 | 2016-06-14 | Nagrastar Llc | Smart card interface |
USD729808S1 (en) * | 2013-03-13 | 2015-05-19 | Nagrastar Llc | Smart card interface |
USD758372S1 (en) * | 2013-03-13 | 2016-06-07 | Nagrastar Llc | Smart card interface |
CN104346490B (zh) * | 2013-08-09 | 2017-10-10 | 复旦大学 | 一种三重曝光光刻工艺的版图图案分解方法 |
USD780763S1 (en) * | 2015-03-20 | 2017-03-07 | Nagrastar Llc | Smart card interface |
USD864968S1 (en) | 2015-04-30 | 2019-10-29 | Echostar Technologies L.L.C. | Smart card interface |
US11055464B2 (en) * | 2018-08-14 | 2021-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Critical dimension uniformity |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5563012A (en) * | 1994-06-30 | 1996-10-08 | International Business Machines Corporation | Multi mask method for selective mask feature enhancement |
US5652084A (en) * | 1994-12-22 | 1997-07-29 | Cypress Semiconductor Corporation | Method for reduced pitch lithography |
KR100346448B1 (ko) * | 1994-12-29 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자용노광마스크 |
JPH117120A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | マスクパターン作成方法およびマスクパターン作成装置並びにマスク作成装置 |
JPH11133585A (ja) * | 1997-10-30 | 1999-05-21 | Nec Corp | 露光用マスク及びその製造方法 |
JP3119217B2 (ja) * | 1997-10-31 | 2000-12-18 | 日本電気株式会社 | フォトマスクおよびフォトマスクを使用した露光方法 |
US6114071A (en) * | 1997-11-24 | 2000-09-05 | Asml Masktools Netherlands B.V. | Method of fine feature edge tuning with optically-halftoned mask |
KR100699941B1 (ko) * | 1998-10-23 | 2007-03-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치의 제조방법과 그에 적합한 마스크의 작성방법 |
DE19937742B4 (de) * | 1999-08-10 | 2008-04-10 | Infineon Technologies Ag | Übertragung eines Musters hoher Strukturdichte durch multiple Belichtung weniger dichter Teilmuster |
JP2001110719A (ja) * | 1999-10-14 | 2001-04-20 | Hitachi Ltd | 露光方法 |
JP4145003B2 (ja) * | 2000-07-14 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
US20050136340A1 (en) * | 2000-07-21 | 2005-06-23 | Asml Netherlands B.V. | Lithographic apparatus and methods, patterning structure and method for making a patterning structure, device manufacturing method, and device manufactured thereby |
JP3768794B2 (ja) * | 2000-10-13 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
US6541166B2 (en) * | 2001-01-18 | 2003-04-01 | International Business Machines Corporation | Method and apparatus for lithographically printing tightly nested and isolated device features using multiple mask exposures |
US6553562B2 (en) * | 2001-05-04 | 2003-04-22 | Asml Masktools B.V. | Method and apparatus for generating masks utilized in conjunction with dipole illumination techniques |
JP4235410B2 (ja) * | 2002-08-01 | 2009-03-11 | キヤノン株式会社 | 露光方法 |
-
2004
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