CN101116177A - 蚀刻掩模特征临界尺寸的减小 - Google Patents
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Abstract
本发明提供了一种用于在蚀刻层上具有蚀刻掩模的蚀刻叠层中的蚀刻层内形成特征的方法,其中该蚀刻掩模具有带有侧壁的蚀刻掩模特征,其中该蚀刻掩模特征具有第一临界尺寸。执行循环临界尺寸减小以形成具有第二临界尺寸的沉积层特征,该第二临界尺寸小于该第一临界尺寸。各个周期包括沉积阶段,用于在蚀刻掩模特征的包括垂直侧壁的暴露表面上沉积一沉积层,以及蚀刻阶段,用于回蚀刻该沉积层,在该垂直侧壁上留下选择性沉积。在该蚀刻层内蚀刻形成特征,其中该蚀刻层特征具有第三临界尺寸,该第三临界尺寸小于该第一临界尺寸。
Description
技术领域
本发明涉及形成半导体装置。
背景技术
在半导体晶片工艺中,使用公知的图案化和蚀刻工艺在晶片中定义半导体装置的特征。在这些工艺中,光致抗蚀剂(PR)材料沉积在晶片上且随后暴露于被分划板(reticle)过滤的光。分划板通常为被图案化形成有示例性特征几何形状的玻璃板,该示例特征几何形状阻挡光传播穿过分划板。
光在穿过分划板之后接触光敏抗蚀剂材料的表面。光改变该光敏抗蚀剂材料的化学成分,使得显影剂可以除去部分该光敏抗蚀剂材料。对于正光敏抗蚀剂材料的情形,曝光区域被除去,以及对于负光敏抗蚀剂材料的情形,未曝光区域被除去。随后,蚀刻晶片从而从不再受光敏抗蚀剂材料保护的区域中除去底下的材料,由此在晶片内定义期望的特征。
各代的光敏抗蚀剂是已知的。深紫外(DUV)光敏抗蚀剂被248nm的光曝光。为了方便理解,图1A为基板104上的层108的示意性剖面视图,位于层108上的ARL(抗反射层)110上的图案化光敏抗蚀剂层112将被蚀刻形成叠层100。光敏抗蚀剂图案具有临界尺寸(CD),该临界尺寸可以是最小特征的宽度116。目前,对于248nm的光敏抗蚀剂,使用常规工艺对于该光敏抗蚀剂的典型CD为230-250nm。由于光学性能依赖于波长,更长波长的光曝光的光敏抗蚀剂具有更大的理论最小临界尺寸。
特征120随后可以蚀刻穿透光敏抗蚀剂图案,如图1B所示。理想地,该特征的CD(特征的宽度)等于光敏抗蚀剂112内特征116的CD。实际上,由于形成小面、光敏抗蚀剂的腐蚀、或者底切,特征116的CD可以大于光敏抗蚀剂112的CD。该特征还可以是锥形,其中该特征的CD至少与光敏抗蚀剂的CD一样大,但是该特征呈锥形而在特征底部附近具有更小的宽度。这种锥形提供不可靠的特征。
为了提供具有更小CD的特征,正追求采用更短波长的光形成的特征。193nm的光敏抗蚀剂由193nm的光来曝光。使用相移分划板和其它技术,使用193nm的光敏抗蚀剂可以形成90-100nm的CD的光敏抗蚀剂图案。这可以提供具有90-100nm的CD的特征。157nm的光敏抗蚀剂由157nm的光来曝光。使用相移分划板和其它技术,可以形成亚90nm的CD的光敏抗蚀剂图案。这可以提供具有亚90nm的CD的特征。
使用短波长的光敏抗蚀剂较使用长波长的光敏抗蚀剂会产生额外的问题。为了获得接近理论极限的CD,光刻设备应该更精确,这将需要更为昂贵的光刻设备。目前193nm光敏抗蚀剂和157nm光敏抗蚀剂的灵敏度不如更长波长光敏抗蚀剂那么高,且在等离子体蚀刻条件下容易变形。
在蚀刻导电层时,例如在形成存储装置时,期望增大装置密度而不降低性能。
发明内容
为了实现前述目标且依据本发明的目的,提供了一种用于在蚀刻层上具有蚀刻掩模的蚀刻叠层中的蚀刻层内形成特征的方法,其中所述蚀刻掩模具有带有侧壁的蚀刻掩模特征,其中所述蚀刻掩模特征具有第一临界尺寸,所述方法包括:执行循环临界尺寸减小以形成具有第二临界尺寸的沉积层特征,所述第二临界尺寸小于所述第一临界尺寸。各个周期包括:沉积阶段,用于在所述蚀刻掩模特征的包括垂直侧壁的暴露表面上沉积一沉积层;以及蚀刻阶段,用于回蚀刻所述沉积层,在所述垂直侧壁上留下选择性沉积;以及在所述蚀刻层内蚀刻形成特征,其中所述蚀刻层特征具有第三临界尺寸,所述第三临界尺寸小于所述第一临界尺寸。
在本发明另一个实施例中,提供了一种在蚀刻层内形成特征的方法,包括:具有蚀刻层的蚀刻叠层置于蚀刻腔体内,其中具有带有侧壁的蚀刻掩模特征的蚀刻掩模位于所述蚀刻层上,其中所述蚀刻掩模特征具有第一临界尺寸;在所述蚀刻腔体内,执行循环临界尺寸减小至少两个周期,以形成具有第二临界尺寸的沉积层特征,所述第二临界尺寸小于所述第一临界尺寸,其中各个周期包括:沉积阶段,用于在所述蚀刻掩模特征的侧壁上沉积一沉积层;以及蚀刻阶段,用于回蚀刻所述沉积层;以及在所述蚀刻腔体内在所述蚀刻层内蚀刻形成特征,其中所述蚀刻层特征具有第三临界尺寸,所述第三临界尺寸小于所述第一临界尺寸。
在本发明另一个实施例中,提供了一种用于在蚀刻层内形成特征的设备,其中该层由基板支持且其中该蚀刻层被具有第一CD的掩模特征的蚀刻掩模覆盖。等离子体处理腔体包括形成等离子体处理腔体外壳的腔壁、在该等离子体处理腔体外壳内支持基板的基板支座、用于调节该等离子体处理腔体外壳内压力的压力调节器、用于向该等离子体处理腔体外壳供电以维持等离子体的至少一个电极、用于将气体提供到该等离子体处理腔体外壳内的气体入口、以及用于从该等离子体处理腔体外壳排放气体的气体出口。气体源与气体入口流体连通。控制器可控制地连接到该气体源和该至少一个电极,并包括至少一个处理器和计算机可读取介质。该计算机可读取介质包括用于提供至少五个周期的循环临界尺寸减小工艺以形成具有第二临界尺寸的沉积层特征的计算机可读取代码、用于在该至少五个周期的循环临界尺寸减小工艺结束之后向该等离子体处理腔体提供蚀刻气体流的计算机可读取代码、以及用于使用该蚀刻气体在该蚀刻层内蚀刻形成特征的计算机可读取代码,其中该层内的特征具有第三临界尺寸。用于提供至少五个周期的循环临界尺寸减小工艺以形成具有第二临界尺寸的沉积层特征的该计算机可读取代码包括:用于向该等离子体处理腔体外壳提供沉积气体流的计算机可读取代码、用于停止向该等离子体处理腔体外壳提供该沉积气体流的计算机可读取代码、用于在该第一沉积气体流停止提供之后向该等离子体处理腔体外壳提供蚀刻阶段气体流的计算机可读取代码、以及用于停止向该等离子体处理腔体外壳提供该蚀刻阶段气体流的计算机可读取代码。
本发明的这些和其它特征将在下文的本发明详细描述中并结合附图得到更详细的描述。
附图说明
在附图的图示中示例性而非限制性地示出了本发明,附图中相同的参考数字表示相似的元件,其中:
图1A-B为根据现有技术蚀刻的叠层的示意性剖面视图。
图2为可用于本发明实施例的工艺的高级流程图。
图3A-D为根据本发明实施例加工的叠层的示意性剖面视图。
图4A-F为根据本发明示例加工的叠层的示意性剖面视图。
图5为可以用于实践本发明的等离子体处理腔体的示意图。
图6A-B示出了计算机系统,该计算机系统适用于实施用于本发明实施例的控制器。
具体实施方式
现在将参考如附图所示的几个本发明优选实施例来详细地描述本发明。在下述描述中,给出许多具体细节从而提供对本发明的彻底的理解。然而对于本领域技术人员显而易见的是,没有部分或所有这些具体细节仍可实践本发明。在其它例子中,没有详细地描述公知的工艺步骤和/或结构,以免不必要地使得本发明变得模糊。
本发明提供具有小临界尺寸(CD)的特征。更具体而言,本发明提供具有CD的特征,该CD小于用于蚀刻该特征的图案化掩模的CD。
为了方便理解,图2为可以用于本发明实施例的工艺的高层次流程图。提供图案化蚀刻掩模(步骤204)。这种图案化蚀刻掩模的示例为图案化的光敏抗蚀剂掩模和硬掩模,例如硅硬掩模或无定形碳硬掩模。图3A为基板304上蚀刻层308的示意性剖面视图。具有特征314的图案化蚀刻掩模312位于ARL 310上,该ARL 310位于蚀刻层308上,蚀刻层308位于基板304上,这样形成叠层300。该蚀刻掩模具有掩模特征临界尺寸(CD),该CD可以是最小可能特征的宽度316的最宽部分。
执行循环临界尺寸减小以减小该CD(步骤208)。循环临界尺寸减小工艺包括至少两个步骤,即在蚀刻掩模特征314的侧壁上沉积层(步骤209)以及随后回蚀刻该沉积层(步骤210)。图3B为图案化蚀刻掩模312的示意性剖面视图,其具有由该循环临界尺寸减小形成的沉积在特征314侧壁上的层320。沉积层320在掩模特征314内形成沉积层特征322,其中该沉积层特征322具有比掩模特征314的CD 316小的减小的CD 324。
优选地,沉积层特征322的减小的CD 324比掩模特征的CD 316小至少10%(即,不超过该掩模特征的CD 316的90%)。更优选地,沉积层特征322的减小的CD 324比掩模特征的CD 316小至少20%(即,不超过该掩模特征的CD 316的80%)。最优选地,沉积层特征322的减小的CD 324比掩模特征的CD 316小至少30%(即,不超过该掩模特征的CD 316的70%)。例如,沉积层特征可以具有比掩模特征的CD 316小99%的减小的CD 316。还期望该沉积层特征322具有基本上垂直的侧壁328,该侧壁328如所示为高度适形(conformal)的。基本上垂直侧壁的示例为自底到顶与该特征的底部形成88°至90°的角度的侧壁。适形侧壁具有沉积层,该沉积层具有从特征顶部到底部基本上相同的厚度。非适形侧壁形成小面或面包条(bread-loafing)形式,这些小面或面包条提供并非基本上垂直的侧壁。锥形侧壁(由于小面形成)或面包条侧壁会增大沉积层CD并提供不良的蚀刻掩模。优选地,侧壁上的沉积厚于掩模特征底部上的沉积。更优选地,没有层沉积在掩模特征的底部上。
在本发明一些实施例中,没有沉积层位于蚀刻掩模顶部上。在其它实施例中,部分沉积层形成于蚀刻掩模顶部上。
随后在将被蚀刻的层308内蚀刻形成特征,这些特征穿过沉积层特征322(步骤212)。图3C示出了在将被蚀刻的层308内蚀刻形成的特征332。在本示例中,在将被蚀刻的层308内蚀刻形成的特征332具有CD 336,该CD 336等于沉积层特征322的CD 324。实践中,特征332的CD 336可略微大于沉积层320的特征322的CD 324。然而,由于沉积层特征322的CD 324显著小于掩模312的CD 316,将被蚀刻的层308内特征332的CD 336仍小于掩模312的CD 316。如果沉积层的CD 324仅略小于掩模的CD,或者如果沉积层形成小面或面包条,则将被蚀刻的层的CD不会小于掩模的CD。此外,形成小面或面包条沉积层会导致在将被蚀刻的层内形成小面或不规则形状的特征。还期望最小化在掩模特征底部上的沉积。优选地,将被蚀刻的层308内蚀刻形成的特征332的CD 336至少比掩模特征的CD 316小30%。更优选地,将被蚀刻的层308内蚀刻形成的特征332的CD 336至少比掩模特征的CD 316小40%。最优选地,将被蚀刻的层308内蚀刻形成的特征332的CD 336至少比掩模特征的CD 316小50%。掩模和沉积层随后被除去(步骤216)。这可以单个步骤内完成,或者在两个分离的步骤完成,该两个分离的步骤为分离的沉积层去除步骤和掩模去除步骤。剥离工艺可以采用灰化。图3D示出了沉积层和蚀刻掩模除去之后的叠层300。可以执行附加的形成步骤(步骤220)。例如,接触340随后形成于该特征内。为了提供双镶嵌结构,可以在形成接触之前蚀刻形成沟槽。可以在形成该接触后执行附加的工艺。
由于气相沉积方法的本质,适形层320的形成总是困难的,这是因为沉积速率由于视线而总是有利于剖面的顶部,导致形成面包条形状的沉积层以及在剖面顶部的极端的夹断(pinch-off)。用于获得更垂直剖面的方法例如沉积后的热“回流”经常导致其它不期望的负面影响。
本发明工艺的一个优点在于,通过随后的各向异性蚀刻步骤可以使不垂直的沉积剖面变得更加垂直。本发明工艺的另一个优点在于,沉积层可以添加和回蚀刻,导致在各个周期时形成薄的沉积层。这种薄层有助于防止分层,其中形成单个厚层会导致这种分层。单个厚层还会导致其它问题。此外,循环工艺提供更多控制参数来提供更佳的适形沉积层,其中这些更多的控制参数允许更好地调节参数。由于循环工艺在CD减小工艺中始终将面包条保持为最小,沉积剖面底部的CD增量会保持增加。
电介质蚀刻的示例
在本发明示例中,将被蚀刻的层为电介质层408,该电介质层408置于基板404上,如图4A所示。抗反射层(ARL)410置于电介质层408上。248nm光敏抗蚀剂的图案化光敏抗蚀剂掩模412置于ARL 410上(步骤204)。光敏抗蚀剂掩模特征414形成于图案化光敏抗蚀剂掩模412内。目前,对于248nm的光敏抗蚀剂蚀刻掩模,使用常规工艺,光敏抗蚀剂的典型CD为230-250nm。基板置于等离子体处理腔体内。
图5为可以用于执行CD减小、蚀刻和剥离的等离子体处理腔体500的示意图。等离子体处理腔体500包括限制环502、上电极504、下电极508、气体源510、以及排气泵520。在等离子体处理腔体500内,基板404置于下电极508上。下电极508含有合适的基板卡盘机制(例如,静电、机械夹具等)用于支持基板304。反应器顶部528包含置成与下电极508直接对立的上电极504。上电极504、下电极508、以及限制环502定义封闭的等离子体体积。气体由气体源510供给到封闭等离子体体积,并通过限制环502和排气口由排气泵520从该封闭等离子体体积排放。第一RF源544电连接到上电极504。第二RF源548电连接到下电极508。腔体壁552包围限制环502、上电极504、以及下电极508。第一RF源544和第二RF源548均可包括27MHz电源和2MHz电源。将RF电源连接到电极的不同组合是可能的。对于由California Fremont的LAM Research CorporationTM制造的Exelan HPTTM的情形,27MHz和2MHz电源均构成连接到下电极的第二RF电源548,且该上电极接地,其中该Exelan HPTTM与将Turbo Pump附着到腔体的Exelan HP基本上相同,其可以用于本发明的优选实施例中。控制器535可控制地连接到RF源544、548,排气泵520以及气体源510。当将被蚀刻的层308为例如氧化硅或有机硅酸盐玻璃的电介质层时,Exelan HPT将被使用。
图6A和6B示出了计算机系统1300,该计算机系统1300适于实施用于本发明实施例的控制器535。图6A示出该计算机系统的一种可能的物理形式。当然,计算机系统可具有许多种物理形式,例如集成电路、印刷电路板、以及小的手持装置,甚至是巨型超级计算机。计算机系统1300包括监视器1302、显示器1304、框架1306、盘驱动器1308、键盘1310、以及鼠标1312。盘1314为用于将数据传输到计算机系统1300或者从该计算机系统1300传输数据的计算机可读取介质。
图6B为计算机系统1300的方框图的示例。系统总线1320附着有各种子系统。处理器1322(也称为中央处理单元或CPU)耦合到包括存储器1324的存储装置。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。本领域中公知的是,ROM用于将数据和指令单向地传输到CPU,以及RAM通常用于双向地传输数据和指令。这两种类型的存储器均包括任一下述合适的计算机可读取介质。固定盘1326也双向地耦合到CPU 1322;该固定盘1326提供附加的数据存储容量且也可包括任一下述的计算机可读取介质。固定盘1326可用于存储程序、数据等,且通常为比初级存储慢的次级存储介质(例如硬盘)。将会理解,保持在固定盘1326内的信息在恰当情况下可以按照标准方式结合成存储器1324内的虚拟存储器。可移动盘1314可以是任一下述的计算机可读取介质。
CPU 1322还耦合到各种输入/输出装置,例如显示器1304、键盘1310、鼠标1312和扬声器1330。一般而言,输入/输出装置可以是下述的任意一种:视频显示器、跟踪球、鼠标、键盘、麦克风、触敏显示器、换能器卡片阅读器、磁或纸带读取器、手写板、触笔、语音或手写识别器、生物阅读器、或者其它计算机。CPU 1322使用网络接口1340可选地耦合到另一个计算机或远程通信网络。采用这种网络接口,在执行上述方法步骤的过程中,CPU可以从网络接收信息,或者可以将信息输出到该网络。此外,本发明的方法实施例可以仅在CPU 1322上执行,或者在结合远程CPU的例如互联网的网络上执行,该远程CPU分享一部分处理。
此外,本发明实施例还涉及具有计算机可读取介质的计算机存储产品,该计算机存储产品上具有计算机代码用于执行各种计算机实施的操作。该介质和计算机代码可以是专门设计和构造用于本发明目的的介质和计算机代码,或者可以是对于计算机软件领域技术人员公知且可得到的类型。计算机可读取介质的示例包括但不限于:例如硬盘、软盘、和磁带的磁性介质;例如CD-ROM和全息装置的光学介质;例如光软盘的磁光介质;以及专门配置成存储和执行程序代码的硬件装置,例如专用集成电路(ASIC)、可编程逻辑装置(PLD)、以及ROM和RAM装置。计算机代码的示例包括例如由编译器产生的机器代码,以及包含由计算机使用解释器执行的更高级代码的文件。计算机可读取介质还可以是由实施于载波中的计算机数据信号来传送的、并且代表处理器执行指令的序列的计算机代码。
其它示例可以使用其它装置来实施本发明。
接着,执行循环临界尺寸减小以提供具有减小的CD的沉积层特征(步骤208)。在本示例中,沉积阶段(步骤209)包括提供沉积气体和由该沉积气体产生等离子体以形成沉积层。在本示例中,沉积气体包括聚合物形成配方。这种聚合物形成配方的示例为例如CH4和C2H4的碳氢化合物气体以及例如CH3F、CH2F2、CHF3、C4F6和C4F8的碳氟化合物气体。聚合物形成配方的另一个示例为碳氟化合物化学品和含氢气的气体,例如CF4和H2的配方。在优选实施例中,CF4和H2摩尔比(CF4∶H2)的范围为1∶2至2∶1。在本示例中,以2MHz供给400瓦特的电源,以27MHz供给800瓦特的电源。图4B为通过沉积阶段(步骤209)形成于光敏抗蚀剂掩模412上的沉积层420的示意性剖面视图。在本示例中,除了位于光敏抗蚀剂412的侧壁上之外,部分沉积层420还位于光敏抗蚀剂412的顶面上以及位于掩模特征底部的暴露ARL 410部分上。
蚀刻阶段(步骤210)包括提供蚀刻阶段气体并由该蚀刻阶段气体产生蚀刻阶段等离子体以蚀刻掉部分沉积层420。蚀刻阶段气体不同于沉积气体。如所示,沉积阶段(步骤209)和蚀刻阶段(步骤210)发生于不同时间。优选地,该蚀刻为各向异性蚀刻。在本示例中,蚀刻气体包括碳氟化合物化学品,例如CF4、CHF3和CH2F2。可以添加例如O2、N2和H2的其它添加剂。在本示例中,以2MHz供给0瓦特的电源,以27MHz供给800瓦特的电源。图4C为沉积层已经通过蚀刻阶段(步骤210)被蚀刻掉之后,形成于光敏抗蚀剂掩模412上的沉积层420的示意性剖面视图。在本示例中,蚀刻阶段(步骤210)减薄并除去位于光敏抗蚀剂412顶面上和暴露的ARL 410部分上的部分沉积层420,如所示。
在本示例中,沉积阶段(步骤209)重复第二次。这里使用与上述相同的沉积配方。在备选实施例中,该沉积配方也可以是从第一沉积阶段的配方修改得到的。图4D为通过第二沉积阶段(步骤208),形成于光敏抗蚀剂掩模412上的沉积层420的示意性剖面视图。同样,除了位于光敏抗蚀剂412侧壁上之外,部分沉积层420还位于光敏抗蚀剂412的顶面上以及位于部分暴露的ARL 410上。由于先前蚀刻之后侧壁上的剩余沉积,本实施例中的选择性蚀刻允许侧壁上的净沉积更厚。
该蚀刻阶段(步骤210)重复第二次。这里使用与上述相同的蚀刻配方。该蚀刻配方也可以是从第一沉积阶段的配方修改得到的。图4E为在部分沉积层420通过第二蚀刻阶段(步骤210)被蚀刻掉之后,形成于光敏抗蚀剂掩模412上的沉积层420的示意性剖面视图。同样,蚀刻阶段(步骤210)除去光敏抗蚀剂412顶面上以及部分暴露的ARL410上的部分沉积层420,如所示。可以看出,侧壁上剩余的沉积层厚于图4C所示侧壁上的剩余沉积层。
循环临界尺寸工艺(步骤208)可以重复这些周期尽可能多的次数,直到达到期望的临界尺寸减小。
在循环临界尺寸减小(步骤208)完成之后,随后使用具有减小的CD的蚀刻掩模来蚀刻该电介质层(步骤212)。该蚀刻包括提供蚀刻气体以及由该蚀刻气体形成蚀刻等离子体。在本示例中,电介质层蚀刻(步骤212)使用的蚀刻配方不同于蚀刻阶段(步骤210)中使用的蚀刻配方或者沉积阶段(步骤209)中的配方。这是因为,期望电介质层408在循环临界尺寸减小(步骤208)期间不被蚀刻。用于蚀刻电介质层的蚀刻化学品的示例为具有O2或N2的C4F6。图4F为已经在电介质层408内蚀刻形成特征452之后,电介质层408的剖面视图。在电介质层408内蚀刻形成的特征452的临界尺寸小于原始光敏抗蚀剂掩模特征的临界尺寸。
蚀刻掩模随后被除去(步骤216)。在本示例中,使用标准光敏抗蚀剂剥离来除去该蚀刻掩模。还可以执行附加的形成步骤(步骤220)。
优选地,各个沉积阶段的各个沉积层介于1至100nm之间。更优选地,各个沉积阶段的各个沉积层介于1至50nm之间。最优选地,各个沉积阶段的各个沉积层介于1至10nm之间。结果,各个沉积层具有介于典型底部抗反射涂层(BARC)的厚度和CD减小厚度的四分之一之间的厚度,使得期望的CD减小可以在两个周期内执行。优选地,该循环临界尺寸减小执行至少两个周期。更优选地,该循环临界尺寸减小执行至少五个周期。
本发明对于减小为沟槽或孔的特征的CD是有用的。
在本发明不同实施例中,蚀刻层可以是电介质层,例如低k电介质层或者包含金属的层。蚀刻层也可以是硬掩模层,例如用作后来蚀刻特征的硬掩模的无定形碳或SiN层。
在本发明其它实施例中,晶片的温度保持低于光敏抗蚀剂材料的玻璃转变温度,以避免光敏抗蚀剂掩模特征的畸变。优选地,该晶片温度保持在100℃至-100℃的范围。更优选地,该晶片温度保持在80℃至-80℃的范围。最优选地,该晶片温度保持在40℃至-40℃的范围。
由于沉积的材料非常可能具有不同于光敏抗蚀剂材料的性能,因此在光敏抗蚀剂层顶部上的沉积材料的过量积累会导致光敏抗蚀剂特征的不期望畸变。通过以五个以上的周期进行沉积和蚀刻工艺,可以避免CD减小工艺中任意时刻期间的沉积材料累积的过量积累。
尽管本发明已经结合若干优选实施例进行描述,但在本发明的范围存在变更、置换、以及各种替代的等同特征。还应该注意,存在许多备选方法来实施本发明的方法和设备。因此下述所附权利要求解释为包括落在本发明精神和范围内的所有这些变更、置换以及各种替代的等同特征。
Claims (28)
1.一种用于在蚀刻层上具有蚀刻掩模的蚀刻叠层中的蚀刻层内形成特征的方法,其中所述蚀刻掩模具有带有侧壁的蚀刻掩模特征,其中所述蚀刻掩模特征具有第一临界尺寸,所述方法包括:
执行循环临界尺寸减小以形成具有第二临界尺寸的沉积层特征,所述第二临界尺寸小于所述第一临界尺寸,其中各个周期包括:
沉积阶段,用于在所述蚀刻掩模特征的包括垂直侧壁的暴露表面上沉积一沉积层;以及
蚀刻阶段,用于回蚀刻所述沉积层,在所述垂直侧壁上留下选择性沉积;以及
在所述蚀刻层内蚀刻形成特征,其中所述蚀刻层特征具有第三临界尺寸,所述第三临界尺寸小于所述第一临界尺寸。
2.如权利要求1所述的方法,其中所述循环临界尺寸减小执行至少两个周期。
3.如权利要求1所述的方法,其中所述循环临界尺寸减小执行至少五个周期。
4.如权利要求1-3任意一项所述的方法,其中所述蚀刻阶段不蚀刻所述蚀刻层。
5.如权利要求1-4任意一项所述的方法,其中执行所述临界尺寸减小形成基本上垂直的沉积侧壁。
6.如权利要求1-5任意一项所述的方法,其中所述第二临界尺寸小于所述第一临界尺寸的70%。
7.如权利要求1-6任意一项所述的方法,其中所述第三临界尺寸小于所述第一临界尺寸的70%。
8.如权利要求1-7任意一项所述的方法,其中所述蚀刻掩模为光敏抗蚀剂掩模,还包括剥离所述光敏抗蚀剂掩模和所述沉积层。
9.如权利要求8所述的方法,其中剥离所述光敏抗蚀剂掩模和沉积层包括灰化所述光敏抗蚀剂掩模和沉积层。
10.如权利要求1-9任意一项所述的方法,其中所述沉积阶段在所述蚀刻掩模特征的底部上以及所述蚀刻掩模的顶面上沉积部分所述沉积层。
11.如权利要求10所述的方法,其中所述蚀刻阶段至少部分除去所述蚀刻掩模特征的底部上的所述沉积层。
12.如权利要求8-11任意一项所述的方法,其中所述光敏抗蚀剂掩模由248nm光敏抗蚀剂形成,且所述蚀刻层特征具有不大于140nm的CD。
13.如权利要求1-12任意一项所述的方法,其中所述沉积阶段、蚀刻阶段、以及在所述蚀刻腔体内蚀刻形成特征是在同一蚀刻腔体内完成的。
14.如权利要求1-13任意一项所述的方法,其中所述沉积阶段、蚀刻阶段、以及在所述蚀刻腔体内蚀刻形成特征是在分离的时间执行,使得所有这些工艺均不同时执行。
15.如权利要求1-14任意一项所述的方法,其中所述沉积阶段包括:
提供沉积气体;以及
由所述沉积气体形成沉积等离子体。
16.如权利要求1-15任意一项所述的方法,其中所述蚀刻阶段内,所述蚀刻工艺为各向异性的。
17.如权利要求1-16任意一项所述的方法,其中所述蚀刻等离子体包括碳氟化合物和O2的至少一种。
18.如权利要求1-16任意一项所述的方法,其中所述蚀刻等离子体包括CF4和O2的至少一种。
19.如权利要求15-18任意一项所述的方法,其中所述沉积气体包含碳氢化合物和碳氟化合物的至少一种。
20.如权利要求15-18任意一项所述的方法,其中所述沉积气体至少均包含CF4和H2。
21.如权利要求20所述的方法,其中所述CF4和H2的摩尔比(CF4∶H2)范围为1∶2至2∶1。
22.如权利要求1-21任意一项所述的方法,其中所述蚀刻阶段包括:
提供不同于所述沉积气体的蚀刻阶段气体;以及
由所述蚀刻阶段气体形成蚀刻阶段等离子体。
23.如权利要求22所述的方法,其中在所述蚀刻层内蚀刻形成特征包括:
提供不同于所述蚀刻阶段气体和所述沉积气体的蚀刻气体;以及
由所述蚀刻气体形成蚀刻等离子体。
24.如权利要求1-23任意一项所述的方法,其中所述沉积阶段气体为聚合物形成气体。
25.一种由权利要求1-24任意一项的方法形成的半导体装置。
26.一种用于执行权利要求1-24任意一项的方法的设备。
27.一种在蚀刻层内形成特征的方法,包括:
具有蚀刻层的蚀刻叠层置于蚀刻腔体内,其中具有带有侧壁的蚀刻掩模特征的蚀刻掩模位于所述蚀刻层上,其中所述蚀刻掩模特征具有第一临界尺寸;
在所述蚀刻腔体内,执行循环临界尺寸减小至少两个周期,以形成具有第二临界尺寸的沉积层特征,所述第二临界尺寸小于所述第一临界尺寸,其中各个周期包括:
沉积阶段,用于在所述蚀刻掩模特征的侧壁上沉积一沉积层;以及
蚀刻阶段,用于回蚀刻所述沉积层;以及
在所述蚀刻腔体内在所述蚀刻层内蚀刻形成特征,其中所述蚀刻层特征具有第三临界尺寸,所述第三临界尺寸小于所述第一临界尺寸。
28.一种用于在蚀刻层内形成特征的设备,其中所述层由基板支持且其中所述蚀刻层被具有第一CD的掩模特征的蚀刻掩模覆盖,包括:
等离子体处理腔体,包括:
形成等离子体处理腔体外壳的腔壁;
在所述等离子体处理腔体外壳内支持基板的基板支座;
用于调节所述等离子体处理腔体外壳内压力的压力调节器;
用于向所述等离子体处理腔体外壳供电以维持等离子体的至少一个电极;
用于将气体提供到所述等离子体处理腔体外壳内的气体入口;以及
用于从所述等离子体处理腔体外壳排放气体的气体出口;
与所述气体入口流体连通的气体源,
可控制地连接到所述气体源和所述至少一个电极的控制器,包括:
至少一个处理器;以及
计算机可读取介质,包括:
用于提供至少五个周期的循环临界尺寸减小工艺以形成具有第二临界尺寸的沉积层特征的计算机可读取代码,包括:
用于向所述等离子体处理腔体外壳提供沉积气体流的计算机可读取代码;
用于停止向所述等离子体处理腔体外壳提供所述沉积气体流的计算机可读取代码;
用于在所述第一沉积气体流停止提供之后向所述等离子体处理腔体外壳提供蚀刻阶段气体流的计算机可读取代码;以及
用于停止向所述等离子体处理腔体外壳提供所述蚀刻阶段气体流的计算机可读取代码;以及
用于在所述至少五个周期的循环临界尺寸减小工艺结束之后向所述等离子体处理腔体提供蚀刻气体流的计算机可读取代码;以及
用于使用所述蚀刻气体在所述蚀刻层内蚀刻形成特征的计算机可读取代码,其中所述层内的特征具有第三临界尺寸。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103337476A (zh) * | 2013-06-27 | 2013-10-02 | 上海华力微电子有限公司 | 一种减小铜互连沟槽关键尺寸的方法 |
CN103346119A (zh) * | 2013-06-27 | 2013-10-09 | 上海华力微电子有限公司 | 一种减小铜互连沟槽关键尺寸的方法 |
CN101726993B (zh) * | 2008-11-03 | 2013-12-18 | 朗姆研究公司 | 双层、三层掩模cd控制 |
CN104241100A (zh) * | 2014-09-23 | 2014-12-24 | 上海华力微电子有限公司 | 小尺寸图形的制作方法 |
CN102150244B (zh) * | 2008-09-18 | 2017-02-22 | 朗姆研究公司 | 侧壁形成工艺 |
CN109804460A (zh) * | 2016-10-11 | 2019-05-24 | 朗姆研究公司 | 深宽比依赖性降低的选择性蚀刻的方法 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
US7491647B2 (en) * | 2005-03-08 | 2009-02-17 | Lam Research Corporation | Etch with striation control |
JP2007012819A (ja) * | 2005-06-29 | 2007-01-18 | Toshiba Corp | ドライエッチング方法 |
US7273815B2 (en) * | 2005-08-18 | 2007-09-25 | Lam Research Corporation | Etch features with reduced line edge roughness |
US7682516B2 (en) * | 2005-10-05 | 2010-03-23 | Lam Research Corporation | Vertical profile fixing |
US7264743B2 (en) | 2006-01-23 | 2007-09-04 | Lam Research Corporation | Fin structure formation |
US7309646B1 (en) * | 2006-10-10 | 2007-12-18 | Lam Research Corporation | De-fluoridation process |
US20080152823A1 (en) * | 2006-12-20 | 2008-06-26 | Lam Research Corporation | Self-limiting plating method |
US7794530B2 (en) * | 2006-12-22 | 2010-09-14 | Lam Research Corporation | Electroless deposition of cobalt alloys |
US7521358B2 (en) * | 2006-12-26 | 2009-04-21 | Lam Research Corporation | Process integration scheme to lower overall dielectric constant in BEoL interconnect structures |
JP5065787B2 (ja) * | 2007-07-27 | 2012-11-07 | 東京エレクトロン株式会社 | プラズマエッチング方法、プラズマエッチング装置、および記憶媒体 |
JP2010041028A (ja) * | 2008-07-11 | 2010-02-18 | Tokyo Electron Ltd | 基板処理方法 |
US9601349B2 (en) | 2009-02-17 | 2017-03-21 | Macronix International Co., Ltd. | Etching method |
US20120094494A1 (en) * | 2010-10-14 | 2012-04-19 | Macronix International Co., Ltd. | Methods for etching multi-layer hardmasks |
US8304262B2 (en) * | 2011-02-17 | 2012-11-06 | Lam Research Corporation | Wiggling control for pseudo-hardmask |
CN103000505B (zh) * | 2011-09-16 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 多栅器件的形成方法 |
CN104157556B (zh) * | 2013-05-15 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 金属硬掩模开口刻蚀方法 |
GB201322931D0 (en) | 2013-12-23 | 2014-02-12 | Spts Technologies Ltd | Method of etching |
US9324578B2 (en) | 2014-01-29 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company Limited | Hard mask reshaping |
KR102187291B1 (ko) | 2016-11-21 | 2020-12-07 | 나노스트링 테크놀로지스, 인크. | 화학적 조성물 및 이것을 사용하는 방법 |
US10734238B2 (en) * | 2017-11-21 | 2020-08-04 | Lam Research Corporation | Atomic layer deposition and etch in a single plasma chamber for critical dimension control |
JP7145031B2 (ja) * | 2017-12-25 | 2022-09-30 | 東京エレクトロン株式会社 | 基板を処理する方法、プラズマ処理装置、及び基板処理装置 |
CN110010464B (zh) * | 2017-12-25 | 2023-07-14 | 东京毅力科创株式会社 | 处理基板的方法 |
JP2021523723A (ja) | 2018-05-14 | 2021-09-09 | ナノストリング テクノロジーズ,インコーポレイティド | 化学的組成物とそれを利用する方法 |
US10818508B2 (en) * | 2018-10-17 | 2020-10-27 | Nanya Technology Corporation | Semiconductor structure and method for preparing the same |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5378170A (en) * | 1976-12-22 | 1978-07-11 | Toshiba Corp | Continuous processor for gas plasma etching |
US4871630A (en) * | 1986-10-28 | 1989-10-03 | International Business Machines Corporation | Mask using lithographic image size reduction |
US5013680A (en) * | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
US5273609A (en) * | 1990-09-12 | 1993-12-28 | Texas Instruments Incorporated | Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment |
DE4241045C1 (de) * | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
US5296410A (en) * | 1992-12-16 | 1994-03-22 | Samsung Electronics Co., Ltd. | Method for separating fine patterns of a semiconductor device |
JPH0997833A (ja) * | 1995-07-22 | 1997-04-08 | Ricoh Co Ltd | 半導体装置とその製造方法 |
US5879853A (en) * | 1996-01-18 | 1999-03-09 | Kabushiki Kaisha Toshiba | Top antireflective coating material and its process for DUV and VUV lithography systems |
US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
GB9616225D0 (en) * | 1996-08-01 | 1996-09-11 | Surface Tech Sys Ltd | Method of surface treatment of semiconductor substrates |
US5895740A (en) * | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
US5766998A (en) * | 1996-12-27 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method for fabricating narrow channel field effect transistors having titanium shallow junctions |
US5907775A (en) * | 1997-04-11 | 1999-05-25 | Vanguard International Semiconductor Corporation | Non-volatile memory device with high gate coupling ratio and manufacturing process therefor |
US6187685B1 (en) * | 1997-08-01 | 2001-02-13 | Surface Technology Systems Limited | Method and apparatus for etching a substrate |
FR2777145B1 (fr) * | 1998-04-02 | 2000-04-28 | Alsthom Cge Alcatel | Modulateur multiporteuses large bande et procede de programmation correspondant |
US6218288B1 (en) * | 1998-05-11 | 2001-04-17 | Micron Technology, Inc. | Multiple step methods for forming conformal layers |
US6100014A (en) * | 1998-11-24 | 2000-08-08 | United Microelectronics Corp. | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers |
US6162733A (en) * | 1999-01-15 | 2000-12-19 | Lucent Technologies Inc. | Method for removing contaminants from integrated circuits |
US6368974B1 (en) * | 1999-08-02 | 2002-04-09 | United Microelectronics Corp. | Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching |
US6905800B1 (en) * | 2000-11-21 | 2005-06-14 | Stephen Yuen | Etching a substrate in a process zone |
US6656282B2 (en) * | 2001-10-11 | 2003-12-02 | Moohan Co., Ltd. | Atomic layer deposition apparatus and process using remote plasma |
US6750150B2 (en) * | 2001-10-18 | 2004-06-15 | Macronix International Co., Ltd. | Method for reducing dimensions between patterns on a photoresist |
KR100448714B1 (ko) * | 2002-04-24 | 2004-09-13 | 삼성전자주식회사 | 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법 |
US7105442B2 (en) * | 2002-05-22 | 2006-09-12 | Applied Materials, Inc. | Ashable layers for reducing critical dimensions of integrated circuit features |
US20030235998A1 (en) * | 2002-06-24 | 2003-12-25 | Ming-Chung Liang | Method for eliminating standing waves in a photoresist profile |
US20040010769A1 (en) * | 2002-07-12 | 2004-01-15 | Macronix International Co., Ltd. | Method for reducing a pitch of a procedure |
US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
US7169695B2 (en) * | 2002-10-11 | 2007-01-30 | Lam Research Corporation | Method for forming a dual damascene structure |
US7090967B2 (en) * | 2002-12-30 | 2006-08-15 | Infineon Technologies Ag | Pattern transfer in device fabrication |
US6780708B1 (en) * | 2003-03-05 | 2004-08-24 | Advanced Micro Devices, Inc. | Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography |
US6829056B1 (en) * | 2003-08-21 | 2004-12-07 | Michael Barnes | Monitoring dimensions of features at different locations in the processing of substrates |
US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
US7012027B2 (en) * | 2004-01-27 | 2006-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Zirconium oxide and hafnium oxide etching using halogen containing chemicals |
US6864184B1 (en) * | 2004-02-05 | 2005-03-08 | Advanced Micro Devices, Inc. | Method for reducing critical dimension attainable via the use of an organic conforming layer |
US20060032833A1 (en) * | 2004-08-10 | 2006-02-16 | Applied Materials, Inc. | Encapsulation of post-etch halogenic residue |
US7723235B2 (en) * | 2004-09-17 | 2010-05-25 | Renesas Technology Corp. | Method for smoothing a resist pattern prior to etching a layer using the resist pattern |
US7053003B2 (en) * | 2004-10-27 | 2006-05-30 | Lam Research Corporation | Photoresist conditioning with hydrogen ramping |
US7282441B2 (en) * | 2004-11-10 | 2007-10-16 | International Business Machines Corporation | De-fluorination after via etch to preserve passivation |
US20070026682A1 (en) * | 2005-02-10 | 2007-02-01 | Hochberg Michael J | Method for advanced time-multiplexed etching |
US7241683B2 (en) * | 2005-03-08 | 2007-07-10 | Lam Research Corporation | Stabilized photoresist structure for etching process |
US7049209B1 (en) * | 2005-04-01 | 2006-05-23 | International Business Machines Corporation | De-fluorination of wafer surface and related structure |
KR100810303B1 (ko) * | 2005-04-28 | 2008-03-06 | 삼성전자주식회사 | 휴대단말기의 데이터 표시 및 전송방법 |
US7695632B2 (en) * | 2005-05-31 | 2010-04-13 | Lam Research Corporation | Critical dimension reduction and roughness control |
US7273815B2 (en) * | 2005-08-18 | 2007-09-25 | Lam Research Corporation | Etch features with reduced line edge roughness |
-
2004
- 2004-12-16 US US11/016,455 patent/US20060134917A1/en not_active Abandoned
-
2005
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-
2007
- 2007-06-10 IL IL183814A patent/IL183814A0/en unknown
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102150244B (zh) * | 2008-09-18 | 2017-02-22 | 朗姆研究公司 | 侧壁形成工艺 |
CN101726993B (zh) * | 2008-11-03 | 2013-12-18 | 朗姆研究公司 | 双层、三层掩模cd控制 |
CN103337476A (zh) * | 2013-06-27 | 2013-10-02 | 上海华力微电子有限公司 | 一种减小铜互连沟槽关键尺寸的方法 |
CN103346119A (zh) * | 2013-06-27 | 2013-10-09 | 上海华力微电子有限公司 | 一种减小铜互连沟槽关键尺寸的方法 |
CN104241100A (zh) * | 2014-09-23 | 2014-12-24 | 上海华力微电子有限公司 | 小尺寸图形的制作方法 |
CN109804460A (zh) * | 2016-10-11 | 2019-05-24 | 朗姆研究公司 | 深宽比依赖性降低的选择性蚀刻的方法 |
Also Published As
Publication number | Publication date |
---|---|
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