KR20060062491A - 전도성 잔류물 제거가 가능한 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 실린더 타입의 하부전극 형성시 발생되는 전도성 잔류물을 효과적으로 제거할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 캐패시터 희생막을 형성하는 단계; 상기 캐패시터 희생막을 선택적으로 식각하여 실린더형 캐패시터 하부전극 형성 영역을 정의하는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 캐패시터 하부전극용 전도막을 형성하는 단계; 상기 전도막 상에 상기 오픈부를 충분히 매립하도록 보호막을 형성하는 단계; 다이 에지에서만 상기 보호막이 남도록 네트 다이에서의 상기 보호막을 제거하는 단계; 전면식각을 통해 상기 네트 다이에서의 상기 캐패시터 희생막 상의 상기 전도막을 식각하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 상기 보호막을 제거하는 단계-상기 다이 에지에서 전도성 잔류물이 발생함; 상기 다이에서 발생한 전도성 잔류물을 제거하는 단계; 및 딥-아웃 공정을 실시하여 상기 네트 다이에서의 상기 캐패시터 희생막을 제거하여 실린더 타입을 구현하는 단계- 상기 다이 에지에서는 상기 전도막이 분리되지 않음을 포함하는 반도체 소자 제조 방법을 제공한다.
캐패시터, 실린더, 딥-아웃, 전도성 잔류물, 베벨 식각 장치, 네트 다이, 다이 에지.
Description
도 1a 내지 도 1f는 종래기술에 따른 실린더 타입의 캐패시터 하부전극 형성 공정을 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 실린더 타입 캐패시터 하부전극 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 201 : 캐패시터 희생막
202a : 전도막 202b : 하부전극
A : 네트 다이 B : 다이 에지
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 실린더 타입의 캐패 시터 형성시 다이 에지 부분에서 잔류하는 전도성 잔류물로 인한 불량 발생을 억제할 수 있는 반도체 소자 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 고집적화에 따라 줄어드는 피치 만큼 캐패시턴스를 확보하기 위한 노력이 꾸준히 이어지고 있으며, 그 중의 대표적인 방식 중의 하나의 캐패시터의 수직 높이의 증가와 실린더(Cylinder) 또는 컨캐이브(Concave)등과 같은 형태로의 캐패시터의 구조 변화이다.
도 1a 내지 도 1f는 종래기술에 따른 실린더 타입의 캐패시터 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 캐패시터 하부전극 형성 공정 시 발생하는 문제점을 살펴본다.
도 1a에 도시된 바와 같이, 웰과 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(100) 상에 캐패시터 희생막(101)을 증착한 후, 하부전극 형성 영역을 정의하는 마스크 패턴을 이용한 선택적 식각 공정을 통해 캐패시터 희생막(101)을 식각함으로써, 캐패시터 하부전극 형성 영역을 정의한다.
도면부호 'A'는 네트 다이 즉, 다이 안쪽(Inner die)를 나타내고, 도면부호 'B'는 다이 에지(Edge die)를 나타낸다. 다이 에지(B)의 경우 디포커스(De-focus)와 EBR(Edge Beed Removal) 또는 WEE(Wafer Edge Exposure) 등과의 중첩으로 패턴 불량이 발생한다.
도 1b에 도시된 바와 같이, 마스크 패턴 제거 후 캐패시터 하부전극용 전도막(102a)을 증착한다.
전도막(102a)은 캐패시터 희생막(101)이 식각되어 정의된 프로파일을 따라 균일한 두께로 증착한다.
도 1c에 도시된 바와 같이, 전도막(102a)이 형성된 전면에 아이솔레이션시 오픈부 부분의 어택을 방지하기 위한 보호막으로 포토레지스트(103a)을 도포한다.
이어서, 전면 노광을 실시한다.
캐패시터 희생막(101) 상부의 포토레지스트(103b)는 노광이 이루어져 광 가교 반응이 발생하며, 오픈부 내부의 포토레지스트(103a)는 노광이 이루어지지 않는다.
도 1d에 도시된 바와 같이, 현상 공정을 통해 광 가교 반응이 발생한 캐패시터 희생막(101) 상부의 포토레지스트(103b)을 제거한다.
이어서, 아이솔레이션 공정을 실시한다.
즉, 도 1e에 도시된 바와 같이, 플라즈마에 의한 전면식각(104) 공정을 실시하여 캐패시터 희생막(101) 상의 전도막(102a)을 제거함으로써, 아이솔레이션된 복수의 캐패시터 하부전극(102b)을 형성한다.
한편, 웨이퍼의 베벨(Bevel)지역에 해당하는 다이 에지(B) 부분에서는 식각율(Etch rate)이 불균일하여 전도성 잔류물(105)이 남는다.
도 1f에 도시된 바와 같이, 딥-아웃(Dip-out) 공정을 실시하여 캐패시터 희생막(101)을 제거함으로써, 캐패시터 하부전극(102b)을 실린더 타입으로 형성한다.
한편, 다이 에지(B) 부분에서 기판(100)에 접촉되지 못하고 캐패시터 희생막(101)에 부착되어 있던 전도성 잔류물(105)은 기판(100)에 떠돌게 되며, 도면부호 '106'과 같이 네트 다이(A)으로 이동하여 전기적 단락 등의 불량을 유발한다.
한편, 이러한 전도성 부사물을 제거하기 위해 웨이퍼 안쪽의 안전한 다이만 노광할 수도 있으나, 이 경우 네트 다이(Net die) 수의 감소로 생산성이 저하된다.
또한, 패턴 불량이나 전도성 잔류물이 존재하는 웨이퍼 에지에만 막이 선택적으로 덮어지게 하여 후속 딥-아웃 공정시 전도성 잔류물이 드러나지 않도록 할 수도 있으나, 이 경우 공정이 복잡하고 웨이퍼 측면의 전도성 잔류물을 제거하는 것이 어렵다.
또한, 웨이퍼 에지에 적층되는 막들을 미리 제거하는 방법이 있으나, 이 경우에는 패턴 불량에 의한 디펙트(Defect) 예방 효과가 떨어진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 실린더 타입의 하부전극 형성시 발생되는 전도성 잔류물을 효과적으로 제거할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 캐패시터 희생막을 형성하는 단계; 상기 캐패시터 희생막을 선택적으로 식각하여 실린더형 캐패시터 하부전극 형성 영역을 정의하는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 캐패시터 하부전극용 전도막을 형성하는 단계; 상기 전도막 상에 상기 오픈부 를 충분히 매립하도록 보호막을 형성하는 단계; 다이 에지에서만 상기 보호막이 남도록 네트 다이에서의 상기 보호막을 제거하는 단계; 전면식각을 통해 상기 네트 다이에서의 상기 캐패시터 희생막 상의 상기 전도막을 식각하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 상기 보호막을 제거하는 단계-상기 다이 에지에서 전도성 잔류물이 발생함; 상기 다이에서 발생한 전도성 잔류물을 제거하는 단계; 및 딥-아웃 공정을 실시하여 상기 네트 다이에서의 상기 캐패시터 희생막을 제거하여 실린더 타입을 구현하는 단계- 상기 다이 에지에서는 상기 전도막이 분리되지 않음을 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 실린더 타입의 캐패시터 하부전극 형성을 위한 하부전극 간의 아이솔레이션시 마스크를 이용하며, 다이 에지 부분에 남아 있는 전도성 잔류물을 선택적으로 제거하며, 실린더 타입 형성을 위한 딥-아웃 공정시 네트 다이 부분의 캐패시터 희생막 만을 제거한다.
따라서, 전도성 잔류물 발생을 억제할 수 있어, 이로 인한 전기적 단락 등의 불량 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
이하, 본 발명의 일실시예에 따른 반도체 소자의 실린더 타입 캐패시터 하부 전극 형성 공정을 살펴 본다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 실린더 타입 캐패시터 하부전극 형성 공정을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 웰과 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(200) 상에 캐패시터 희생막(201)을 증착한 후, 하부전극 형성 영역을 정의하는 마스크 패턴을 이용한 선택적 식각 공정을 통해 캐패시터 희생막(201)을 식각함으로써, 캐패시터 하부전극 형성 영역을 정의한다.
캐패시터 희생막(201)으로는 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Slicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등의 산화막 계열의 절연막을 이용하며, 주로 PE-TEOS막(플라즈마 화학기상증착 방식을 이용하여 증착한 TEOS막)/PSG막의 적층 구조를 이용한다.
여기서, 도면부호 'A'는 네트 다이를 나타내고, 도면부호 'B'는 다이 에지를 나타낸다. 다이에지(B)의 경우 디포커스와 EBR 또는 WEE 등과의 중첩으로 인해 도시된 바와 같이 패턴 불량이 발생한다.
도 2b에 도시된 바와 같이, 마스크 패턴 제거 후 캐패시터 하부전극용 전도막(202a)을 증착한다.
전도막(202a)은 캐패시터 희생막(101)이 식각되어 정의된 프로파일을 따라 균일한 두께로 증착한다. 전도막(202a)으로는 폴리실리콘, Ti, TiN, W 등을 사용한 다.
도 2c에 도시된 바와 같이, 전도막(202a)이 형성된 전면에 아이솔레이션시 오픈부 부분의 어택을 방지하기 위한 보호막으로 포토레지스트(203a)을 도포한다.
이어서, 네트 다이 만을 마스킹하는 마스크 패턴(도시하지 않음)을 형성한 후, 네트 다이(A)만을 전면 노광한다.
즉, 종래의 경우 웨이퍼 전체를 전면 노광하였으나, 본 발명은 다이 에지(B)를 마스킹하고 네트 다이(A)만 노광한다. 이는 패턴 불량이 발생하는 다이 에지(B)에서 포토레지스트(203a)가 남도록 하기 위한 것이다.
다이 에지(B)의 캐패시터 희생막(201)은 적정한 EBR이나 WEE 세팅(Setting)으로 불량으로라도 형성되는 패턴이 없도록 'X'와 같이 안쪽으로 들어와 있다.
네트 다이(A)의 포토레지스트(203b)는 노광되어 광 가교 반응이 일어난다.
이 때, 오픈부 내부와 다이 에지(B)의 포토레지스트(203a)는 노광이 이루어지지 않는다.
도 2d에 도시된 바와 같이, 현상 공정을 통해 광 가교 반응이 발생한 캐패시터 희생막(201) 상부의 포토레지스트(203b)을 제거한다.
이어서, 아이솔레이션 공정을 실시한다.
즉, 도 2e에 도시된 바와 같이, 플라즈마를 이용한 전면식각 공정을 실시한다. 이 때, 잔류하는 포토레지스트(203a)는 마스크 역할을 하게 되므로, 오픈된 네트 다이(A)에서 캐패시터 희생막(201) 상부에 전도막(202a)이 제거되어 아이솔레이션된 복수의 캐패시터 하부전극(202b)이 형성된다.
포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트(203a)를 제거한다.
한편, 다이 에지(B)에서는 전도막(202a)이 분리되어 있지 않으며, 이 과정에서 다이 에지(B)에서 전도성 잔류물(204)이 남게된다.
도 2f에 도시된 바와 같이, 다이 에지(B)의 전도성 잔류물을 제거한다(205).
이 때, 베벨 식각 장치를 사용하거나, 다이 에지(B)만을 노출시키는 마스크를 이용하여 식각할 수도 있다. 마스크를 이용한 식각시 건식 또는 습식의 방식을 이용할 수 있다.
도 2g에 도시된 바와 같이, 딥-아웃 공정을 실시하여 네트 다이(A) 영역의 캐패시터 희생막(201)을 제거함으로써, 캐패시터 하부전극(202b)을 실린더 타입으로 형성한다.
한편, 다이 에지(B) 부분에서 잔류하는 전도막(202a)은 분리되지 않고 서로 연결되어 있어 디펙트로 작용하지 않는다.
캐패시터 희생막(201)으로 산화막 계열의 절연막을 사용하므로, 딥-아웃 시에는 NH4F와 HF가 혼합된 케미컬을 사용한다.
전술한 바와 같이 이루어지는 본 발명은, 실린더 타입의 캐패시터 하부전극 형성을 위한 하부전극 간의 아이솔레이션시 마스크를 이용하며, 다이 에지 부분에 남아 있는 전도성 잔류물을 선택적으로 제거하며, 실린더 타입 형성을 위한 딥-아 웃 공정시 네트 다이 부분의 캐패시터 희생막 만을 제거함으로써, 전도성 잔류물 발생을 억제할 수 있어 이로 인한 전기적 단락 등의 불량 발생을 억제할 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 전도성 잔류물로 인한 단락을 방지할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.
Claims (5)
- 기판 상에 캐패시터 희생막을 형성하는 단계;상기 캐패시터 희생막을 선택적으로 식각하여 실린더형 캐패시터 하부전극 형성 영역을 정의하는 오픈부를 형성하는 단계;상기 오픈부가 형성된 프로파일을 캐패시터 하부전극용 전도막을 형성하는 단계;상기 전도막 상에 상기 오픈부를 충분히 매립하도록 보호막을 형성하는 단계;다이 에지에서만 상기 보호막이 남도록 네트 다이에서의 상기 보호막을 제거하는 단계;전면식각을 통해 상기 네트 다이에서의 상기 캐패시터 희생막 상의 상기 전도막을 식각하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계;상기 보호막을 제거하는 단계-상기 다이 에지에서 전도성 잔류물이 발생함;상기 다이에서 발생한 전도성 잔류물을 제거하는 단계; 및딥-아웃 공정을 실시하여 상기 네트 다이에서의 상기 캐패시터 희생막을 제거하여 실린더 타입을 구현하는 단계- 상기 다이 에지에서는 상기 전도막이 분리되지 않음을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 보호막은 포토레지스트인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 네트 다이에서의 상기 보호막을 제거하는 단계는,상기 보호막 상에 상기 다이 에지 영역을 마스킹하는 마스크 패턴을 형성하는 단계와, 전면 노광을 실시하여 상기 네트 다이에서 상기 오픈부 내부를 제외한 상기 보호막에서 광 가교를 유도하는 단계와, 상기 광 가교가 유도된 상기 보호막을 현상 공정을 통해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 전도성 잔류물을 제거하는 단계에서, 베벨 식각 장치를 사용하거나 마스크 패턴을 이용하여 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 캐패시터 희생막은 산화막 계열이며, 상기 캐패시터 희생막을 제거하는 단계에서 NH4F와 HF가 혼합된 케미컬을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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| KR1020040101348A KR20060062491A (ko) | 2004-12-03 | 2004-12-03 | 전도성 잔류물 제거가 가능한 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040101348A KR20060062491A (ko) | 2004-12-03 | 2004-12-03 | 전도성 잔류물 제거가 가능한 반도체 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060062491A true KR20060062491A (ko) | 2006-06-12 |
Family
ID=37158640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040101348A KR20060062491A (ko) | 2004-12-03 | 2004-12-03 | 전도성 잔류물 제거가 가능한 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060062491A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
-
2004
- 2004-12-03 KR KR1020040101348A patent/KR20060062491A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
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