KR20090068935A - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로서, 반도체기판 상에 게이트 전도막과 게이트 절연막이 적층된 게이트전극 패턴을 형성하는 단계와, 게이트전극 패턴의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막을 형성하는 단계와, 식각정지막이 형성된 전체 상부에 층간절연막을 형성하는 단계와, 층간절연막 상에 포토레지스터 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 하여 콘택홀을 형성하는 단계를 포함하며, 식각정지막 형성 단계에서, 게이트전극 패턴의 상부측에 형성되는 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하는 것을 특징으로 한다. 따라서 본 발명에 의하면 게이트전극 패턴 상에 형성되는 식각저지막을 액티브영역 보다 더 두껍게 형성시켜서 콘택홀의 식각시 게이트전극의 손실을 방지하여 콘택 형성 공정시 SAC 폐일을 방지할 수 있는 효과가 있다.
콘택홀, SAC, 식각정지막, 두께

Description

반도체소자의 콘택홀 형성방법{FORMING METHOD OF CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 더욱 상세하게는 반도체소자의 제조 과정에서 자기 정렬 콘택홀(Self Align Contact:이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 게이트 전극의 손실을 방지할 수 있는 반도체소자의 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아 르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.
이하, 전술한 SAC 식각 공정을 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1b는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 전도막(103)과 게이트 절연막(102)이 적층된 게이트전극패턴(G1∼G5)을 형성한다.
게이트 절연막(102)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(103)은 통상 폴리 실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트전극패턴(G1∼G5) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(105)을 형성한다.
게이트전극 패턴(G1∼G5)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G1∼G5) 등의 하부 구조의 어택을 방지하기 위 해 식각 멈춤 역할을 하는 식각정지막(106)을 형성한다. 이때, 하부의 프로파일을 따라 식각정지막(106)이 형성되도록 하는 것이 바람직하며, 식각정지막(106)으로는 질화막 계열의 물질막을 이용한다.
다음으로, 도 1b에 도시한 바와 같이, 식각정지막(106)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(107)을 형성한다.
이어서, 층간절연막(107) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(108)을 형성한다.
계속해서, 포토레지스트 패턴(108)을 식각마스크로 층간절연막(107)과 식각정지막(106)을 식각하여 이웃하는 게이트전극 패턴(G1∼G5) 사이의 불순물 확산영역(105)을 노출시키는 콘택홀(109)을 형성한다.
그러나, 게이트전극 패턴(G1∼G5)의 고집적화에 따라 수직 높이는 증가한 반면, 피치의 감소에 따라 게이트전극 패턴의 폭과 그들 사이의 스페이싱이 줄어들게 되었다. 따라서, SAC 식각 공정에서 식각 타겟은 도시된 'a'와 같이 증가하게 되어, 충분한 과도 식각을 진행하기엔 도시된 'b'와 같이 게이트 전도막(103)의 과다한 손실이 발생하여 SAC 페일을 발생할 우려가 있고, 과도 식각을 마진없이 진행하기에는 콘택 낫 오픈(Contact not open)이 발생할 가능성이 증가한다.
따라서 본 발명은, 게이트전극 패턴 상에 형성되는 식각저지막을 액티브영역 보다 더 두껍게 형성시켜서 콘택홀의 식각시 게이트전극의 손실을 방지할 수 있는 반도체소자의 콘택홀 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 게이트 전도막과 게이트 절연막이 적층된 게이트전극 패턴을 형성하는 단계와, 게이트전극 패턴의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막을 형성하는 단계와, 식각정지막이 형성된 전체 상부에 층간절연막을 형성하는 단계와, 층간절연막 상에 포토레지스터 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 하여 콘택홀을 형성하는 단계를 포함하며, 식각정지막 형성 단계에서, 게이트전극 패턴의 상부측에 형성되는 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하는 반도체소자의 콘택홀 형성방법을 제공한다.
여기서 바람직하게 게이트전극 패턴의 상부측에 형성되는 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하기 위하여, 게이트전극 패턴상의 식각정지막에 포토레지스트 패턴을 형성하고, 게이트전극 패턴을 식각 마스크로 하여 액티브영역과 게이트전극 패턴에 형성되는 식각정지막의 두께를 다르게 형성하며,더욱 바람직하게 이때, 게이트전극 패턴에 형성되는 상기 식각정지막은 340Å~360Å의 두께로 형성되는 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명의 반도체소자의 콘택홀 형성방법에 따르면, 게이트전극 패턴 상에 형성되는 식각저지막을 액티브영역 보다 더 두껍게 형성시켜서 콘택홀의 식각시 게이트전극의 손실을 방지하여 콘택 형성 공정시 SAC 폐일을 방지할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따fk 반도체소자의 콘택홀 형성방법 을 도시한 공정도이다.
본 발명에서는, 반도체기판 상에 게이트 전도막과 게이트 절연막이 적층된 게이트전극 패턴을 형성하는 단계와, 게이트전극 패턴의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막을 형성하는 단계와, 식각정지막이 형성된 전체 상부에 층간절연막을 형성하는 단계와, 층간절연막 상에 포토레지스터 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 하여 콘택홀을 형성하는 단계를 포함한다. 그리고 본 발명의 특징에 따라 식각정지막 형성 단계에서, 게이트전극 패턴의 상부측에 형성되는 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하게 된다.
여기서 각 단계를 도시된 도면을 참고하여 설명하면 다음과 같다.
도 2a에 따르면, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(201)과 웰(도시하지 않음) 등이 형성된 반도체 기판(200) 상에 게이트 전도막(203)과 게이트 절연막(202)이 적층된 게이트전극패턴(G1∼G5)을 형성한다.
게이트 절연막(202)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(203)은 통상 폴리 실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트전극패턴(G1∼G5) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(205)을 형성한다.
그리고 게이트전극 패턴(G1∼G5)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G1∼G5) 등의 하부 구조의 어택을 방지하 기 위해 식각 멈춤 역할을 하는 식각정지막(206)을 형성한다.
이때, 식각정지막(206)은 하부의 프로파일을 따라 식각정지막(206)이 형성되되, 질화막 계열의 물질막을 이용하여 대략 1000Å의 두께로 형성된다.
그리고 이렇게 두껍게 형성된 식각정지막(206)은 식각 공정을 통하여 게이트전극 패턴(G1∼G5)의 상부측에 형성되는 식각정지막(206)의 두께를 액티브 영역보다 더 두껍게 형성시키게 된다.
즉, 도 2b에서와 같이, 게이트전극 패턴(G1∼G5)의 상부측에 형성되는 식각정지막(206)의 두께를 액티브 영역보다 더 두껍게 형성하기 위하여, 게이트전극 패턴(G1∼G5)상의 식각정지막(206)에 선택적으로 포토레지스트 패턴(208)을 형성하고, 이어서 게이트전극 패턴(G1∼G5)을 식각 마스크로 하여 액티브영역과 게이트전극 패턴(G1∼G5)에 형성되는 식각정지막(206)의 두께를 다르게 형성하게 된다. 바람직하게 이때, 게이트전극 패턴(G1∼G5)에 형성되는 식각정지막(206)은 340Å~360Å의 두께로 형성된다.
다음으로, 도 2c에 도시한 바와 같이, 식각정지막(206)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(207)을 형성한다.
층간절연막(207)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(207) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(208)을 형성한다. 포토레지스트 패턴(208)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서, 포토레지스트 패턴(208)을 식각마스크로 층간절연막(207)과 식각정지막(206)을 식각하여 이웃하는 게이트전극 패턴(G1∼G5) 사이의 불순물 확산영역(205)을 노출시키는 콘택홀(209)을 형성하게 된다.
전술한 콘택홀(209) 형성 공정은 대체적으로, 층간절연막(207)과 게이트 전도막(203)의 식각선택비를 이용한 SAC 식각 공정으로, 포토레지스트 패턴(208)을 식각마스크로 층간절연막(207)을 식각하여 식각정지막(206)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막(206)과 스페이서 등을 제거하여 기판(200, 구체적으로는 불순물 확산영역(205)을 노출시키는 콘택홀(209) 오픈 공정 및 콘택홀(209)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1∼10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1∼10) 가스를 혼합하여 사용한다.
이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(208)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(208)이 같이 제거된다.
그리고 미도시되었지만, 콘택홀(209)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(209)을 충분히 매립시킨 다음, 평탄화 공정을 실시하여 콘택홀(209)을 통해 불순물 확산영역(205)과 전기적으로 도통되며 게이트 전도 막(203)과 상부가 평탄화된 플러그를 형성한다. 플러그 형성용 전도성 물질로는 주로 폴리실리콘을 사용한다.
그러므로 본 발명은, 게이트전극 패턴(G1∼G5)의 상부측에 위치되는 식각정지막(206)을 액티브영역보다 더 두껍게 형성함으로써, 콘택홀의 식각시 게이트전극의 손실을 방지할 수 있는 매우 유용한 발명이다.
이상에서 설명한 것은 본 발명에 따른 반도체소자의 콘택홀 형성방법은 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 내지 도 1b는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명의 실시예에 따라 반도체소자의 콘택홀 형성방법을 도시한 공정도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 201 : 필드 절연막
202 : 게이트 절연막 203 : 게이트 전도막
205 : 불순물 확산영역 206 : 식각정지막
207 : 층간절연막 208 : 포토레지스트 패턴
209 : 콘택홀

Claims (3)

  1. 반도체기판 상에 게이트 전도막과 게이트 절연막이 적층된 게이트전극 패턴을 형성하는 단계와,
    상기 게이트전극 패턴의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막을 형성하는 단계와,
    상기 식각정지막이 형성된 전체 상부에 층간절연막을 형성하는 단계와,
    상기 층간절연막 상에 포토레지스터 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 하여 콘택홀을 형성하는 단계를 포함하며,
    상기 식각정지막 형성 단계에서,
    상기 게이트전극 패턴의 상부측에 형성되는 상기 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트전극 패턴의 상부측에 형성되는 상기 식각정지막의 두께를 액티브 영역보다 더 두껍게 형성하기 위하여,
    상기 게이트전극 패턴상의 상기 식각정지막에 포토레지스트 패턴을 형성하고, 상기 게이트전극 패턴을 식각 마스크로 하여 상기 액티브영역과 상기 게이트 전극 패턴에 형성되는 상기 식각정지막의 두께를 다르게 형성하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 게이트전극 패턴에 형성되는 상기 식각정지막은 340Å~360Å의 두께로 형성되는 반도체소자의 콘택홀 형성방법.
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