KR20000059612A - 단차를 갖는 층간 절연막의 평탄화 방법 - Google Patents

단차를 갖는 층간 절연막의 평탄화 방법 Download PDF

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Abstract

본 발명은 단차를 갖는 층간 절연막의 평탄화 방법에 관한 것으로, 셀 영역 및 코어 영역의 반도체 기판의 전면에 층간 절연막이 형성되는데 이때, 상기 층간 절연막은 셀 영역의 커패시터에 의해 셀 영역과 코어 영역간에 단차를 갖도록 형성된다. 포토레지스트 패턴을 마스크로 사용하여 셀 영역 층간 절연막의 일부 두께를 식각함으로써 셀 오픈 영역이 형성된다. 상기 식각 공정 후 셀 영역과 코어 영역의 사이에 층간 절연막 돌출부가 형성된다. 상기 셀 영역과 코어 영역 사이의 층간 절연막 돌출부가 습식 식각 공정으로 제거된다. 이와 같은 단차를 갖는 층간 절연막의 평탄화 방법에 의해서, 셀 영역의 오픈 공정 후 돌출한 층간 절연막을 습식 식각 공정으로 제거함으로써 평탄한 상부 표면을 갖는 층간 절연막을 형성하여 후속 배선들 사이의 브리지 소스를 제거할 수 있다. 그리고, 셀 영역과 코어 영역간에 단차가 없도록 함으로써 후속 포토 공정을 용이하게 수행할 수 있다.

Description

단차를 갖는 층간 절연막의 평탄화 방법{METHOD FOR PLANARIZATION INTER LAYER DIELECTRIC HAVING STEP DIFFERENCE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 단차를 갖는 층간 절연막의 평탄화 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 피치(pitch)가 0.18㎛ 이하인 소자에서는 셀 영역과 코어 영역(cell to core region)의 피치도 함께 감소되고 있다. 이는, 셀 영역과 코어 영역간의 단차를 증가시켜 금속 콘택(metal contact) 이후의 포토(photo) 공정에 어려움을 준다. 이를 개선하기 위하여 층간 절연막(inter layer dielectric:ILD)을 두껍게 형성한 후, 단차가 높은 셀 영역의 층간 절연막의 일부를 오픈(open)한다. 그런 후에, 셀 영역과 코어 영역 사이에 남은 층간 절연막을 화학적 기계적 연마(chemical mechanical polishing:이하 "CMP"라 함) 공정으로 제거하여 셀과 코어 영역의 단차를 극복하는 기술이 적용되고 있다.
이러한 층간 절연막의 평탄화 방법은 다음과 같다. 도 1a 내지 도 1c는 종래의 단차를 갖는 층간 절연막 평탄화 방법을 순차적으로 보여주는 흐름도이고, 도 2는 종래의 단차를 갖는 층간 절연막을 평탄화한 후 그 상에 형성된 금속 배선을 보여주는 평면도이다.
도 1a를 참조하면, 먼저 소자가 집적된 셀 영역(10)의 반도체 기판(도면에 도시 안됨) 상에 일반적인 공정으로 하부 전극(12), 유전막(14), 그리고 상부 전극(16)으로 구성된 커패시터가 형성된다. 상기 셀 영역(10)에 형성된 커패시터로 인해 셀 영역(10)과 코어 영역(11)의 단차가 크게 생기게 된다. 이어, 후속 공정을 위해 셀 영역(10) 및 코어 영역(11)의 반도체 기판 전면에 예를 들면, 산화막으로 층간 절연막(18)이 형성된다. 상기 층간 절연막(18)은 상술한 바와 같이 후속 포토 공정을 개선하기 위해 두껍게 형성되지만, 셀 영역(10)과 코어 영역(11) 간에는 커패시터에 의해 어느 정도의 단차를 갖는다.
셀 영역(10)과 코어 영역(11)의 단차를 감소시키기 위한 공정으로 계속해서, 단차가 높은 셀 영역(10)의 오픈 공정이 수행된다. 자세히 설명하면, 코어 영역(11)을 덮도록 형성된 포토레지스트 패턴(도면에 도시 안됨)을 마스크로 사용하여 셀 영역(10)에 높게 형성된 상기 층간 절연막(18)의 일부 두께를 식각하면 도 1b에 도시된 바와 같이, 셀 영역(10)과 코어 영역(11)의 사이에는 식각되지 않은 셀 영역(10)쪽 층간 절연막(18)의 일부가 돌출되어 남게 된다(참조 번호 20).
도 1c에 있어서, 상기 셀 영역(10)과 코어 영역(11)의 사이의 층간 절연막 돌출부(20)가 CMP 공정으로 제거된다. 그러나, 상기 CMP 공정이 갖는 균일도 변화(uniformity variation) 때문에 상기 CMP 공정 수행시 제거하고자 하는 층간 절연막 돌출부(20)가 완전히 제거되지 않고 셀 영역(10)과 코어 영역(11)의 사이에 턱이 생기는 경우가 있다(참조번호 22). 이는, 단차가 크지 않은 절연막의 CMP 공정 수행시에는 상기 문제없이 충분히 평탄하게 식각할 수 있지만, 셀 영역과 코어 영역에 큰 단차를 갖도록 형성된 절연막의 CMP 공정시에는 완전히 평탄하게 식각되지 않는다.
결과적으로 보면, 셀 영역의 층간 절연막 오픈 후에 돌출되어 남아있는 층간 절연막을 CMP 공정을 적용한 평탄화 식각 공정으로 셀 영역과 코어 영역간의 단차가 거의 생기지 않게 되어 후속 포토 공정을 용이하게 할 수 있다. 그러나, CMP 공정 후 완전히 제거되지 않은 턱에 의해 후속 금속 콘택 형성후 금속 배선 형성을 위한 식각 공정시 턱에 끼인 금속(metal) 또는 배리어 금속(barrier metal)이 식각되지 않고 남게 되면 도 2와 같이, 배선들(24)간에 브리지(26)를 유발하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀 영역과 코어 영역간의 단차를 줄여 후속 포토 공정을 용이하게 하면서 금속 배선간의 브리지를 유발하는 소스를 제거할 수 있는 단차를 갖는 층간 절연막의 평탄화 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 단차를 갖는 층간 절연막 평탄화 방법을 순차적으로 보여주는 흐름도;
도 2는 종래의 단차를 갖는 층간 절연막을 평탄화한 후 그 상에 형성된 금속 배선을 보여주는 평면도; 그리고
도 3a 내지 도 3d는 본 발명의 실시예에 따른 단차를 갖는 층간 절연막의 평탄화 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 30 : 셀 영역 11, 31 : 코어 영역
12, 32 : 하부 전극 14, 34 : 유전막
16, 36 : 상부 전극 18, 38 : 층간 절연막
20, 40 : 층간 절연막 돌출부 24 : 금속 배선
26 : 금속 배선간의 브리지
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 단차를 갖는 층간 절연막의 평탄화 방법은, 집적 회로 기판 상의 셀 영역에 하부 전극, 유전막, 그리고 상부 전극을 구비한 커패시터가 형성된다. 셀 영역 및 코어 영역의 반도체 기판의 전면에 층간 절연막이 형성되는데 이때, 상기 층간 절연막은 셀 영역의 상기 커패시터에 의해 셀 영역과 코어 영역간에 단차를 갖도록 형성된다. 포토레지스트 패턴을 마스크로 사용하여 상기 셀 영역 층간 절연막의 일부 두께를 식각함으로써 셀 오픈 영역이 형성된다. 상기 식각 공정 후 셀 영역과 코어 영역의 사이에 층간 절연막 돌출부가 형성된다. 상기 셀 영역과 코어 영역 사이의 층간 절연막 돌출부가 습식 식각 공정으로 제거된다.
(작용)
셀 영역 및 코어 영역간의 단차를 제거하여 후속 포토 공정을 용이하게 하고, 금속 배선 형성시 배선들간의 브리지를 방지하여 소자가 페일(fail)되는 것을 방지할 수 있다.
(실시예)
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 단차를 갖는 층간 절연막의 셀 영역 오픈 후 습식 식각 공정으로 셀 영역과 코어 영역 사이의 층간 절연막 돌출부를 제거하여 층간 절연막을 평탄화 시킴으로써 후속 포토 공정을 용이하게 수행할 수 있다.
이와 같이, 본 발명은 층간 절연막 평탄화 방법에 관한 것이기 때문에 도면의 간략화 및 설명의 명확화를 위하여 일반적인 방법으로 형성되는 여러 활성 소자들 예를 들면 게이트, 소스/드레인 영역, 그리고 비트 라인 등은 도면에 도시를 생략하였고, 도 3a 내지 도 3d에서는 셀 영역의 커패시터만이 도시되어져 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 단차를 갖는 층간 절연막의 평탄화 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 층간 절연막 평탄화 방법은, 도면의 간략화를 위해 미도시되었지만, 집적회로가 형성된 기판(도면에 도시 안됨)의 셀 영역(30)에 하부 전극(32), 유전막(34), 그리고 상부 전극(36)으로 구성된 커패시터가 종래의 방법에 의해 형성된다. 셀 영역(30)에 형성된 상기 커패시터로 인해 셀 영역(30)과 코어 영역(31)의 단차가 크게 생기게 된다. 이어, 후속 공정을 위해 셀 영역(30) 및 코어 영역(31)의 반도체 기판 전면에 예를 들면, 산화막으로 층간 절연막(38)이 종래와 같은 방법으로 형성된다. 상기 층간 절연막(38)은 후속 포토 공정을 개선하기 위해 두껍게 형성되지만, 셀 영역(30)과 코어 영역(31)간에는 상기 커패시터에 의해 어느 정도의 단차를 갖는다.
계속해서, 셀 영역(30)의 오픈 공정이 수행된다. 구체적으로, 코어 영역(31)의 층간 절연막(38)이 식각되는 것을 방지하기 위해 코어 영역(31)의 층간 절연막(38)을 덮는 포토레지스트 패턴(도면에 도시 안됨)을 마스크로 사용하여 셀 영역(30)에 높게 형성된 상기 층간 절연막(38)의 일부 두께를 식각하면 도 3b에 도시된 바와 같이, 셀 오픈 영역(39)이 형성된다. 그리고, 상기 셀 오픈 영역(39) 형성을 위한 식각 후에는 셀 영역(30)과 코어 영역(31) 사이에 셀 영역(30)의 식각되지 않은 층간 절연막(38)의 일부가 종래와 같이 돌출되어 남게 된다(참조 번호 40). 상기 셀 영역(30)의 오프닝 면적은 커패시터의 상부 전극(36)까지 오픈되도록 한다.
이때, 상기 셀 영역(30)을 오픈하기 위한 식각 공정시 식각되는 상기 층간 절연막(38)은 셀 영역(30)과 코어 영역(31) 사이의 층간 절연막 돌출부(40) 폭(W)보다 상기 커패시터의 상부 전극(36) 상에 남아있는 층간 절연막(38)의 두께(T)가 더 두꺼워야 한다(T〉W). 왜냐하면, 상기 층간 절연막 돌출부(40)의 폭(W)과 상부 전극(36) 상에 남아있는 층간 절연막(38)의 두께(T)가 같거나 상부 전극(36) 상에 남아있는 층간 절연막(38)의 두께(T)가 얇을 경우 상기 식각 공정시 커패시터 상부 전극(36)이 어택(attack) 받을 수 있기 때문이다. 그리고, 이러한 조건을 만족시키기 위해서는 SEM(scanning electron microscope) 분석을 통해 식각 타겟(etch target)을 설정하여 원하는 층간 절연막 돌출부(40)의 폭(W)과 상부 전극(36) 상의 층간 절연막(38) 두께(T) 조절이 가능함은 물론이다.
이후 단계는 본 발명과 관계된 층간 절연막의 평탄화 방법에 관한 것이다. 도 3c를 참조하면, 상기 셀 영역(30)과 코어 영역(31) 사이에 층간 절연막 돌출부(40)가 CMP 공정이 아닌 습식 식각 공정으로 제거된다. 상기 습식 식각 공정은 예를 들면, ALA 500으로 수행된다. 도면에는 등방성 습식 식각 공정시 상기 층간 절연막 돌출부(40)와 층간 절연막(38)이 식각되는 모습을 점선으로 보여주고 있다. 상기한 방법으로 상기 층간 절연막 돌출부(40)를 식각함으로써 도 3d에 도시된 바와 같이, 평탄한 층간 절연막(38)을 확보할 수 있다. 본 발명의 습식 식각 공정을 이용하여 층간 절연막 돌출부(40)를 식각함으로써 균일도 변화에 의한 층간 절연막의 턱짐 현상 등이 방지된다.
비록, 콘택 형성 공정이 도시되거나 설명되지 않았지만 통상적인 방법으로 형성되며 또한 금속 배선 형성 공정도 통상적인 방법으로 수행되는데, 층간 절연막이 셀 영역과 코어 영역에서 단차 및 턱을 갖지 않기 때문에 후속 금속 배선 형성을 위한 식각 공정 후에 배선간의 브리지를 유발하는 소스를 제거할 수 있다.
비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 본 발명의 발명적 사상 및 범위를 벗어나지 않고도 다양한 변형을 할 수 있음은 통상의 지식을 가지 자에게 있어서는 자명하다.
본 발명은 단차를 갖는 층간 절연막의 평탄화 방법에 있어서 셀 영역의 오픈 공정 후 돌출한 층간 절연막을 습식 식각 공정으로 제거함으로써 평탄한 상부 표면을 갖는 층간 절연막을 형성하여 후속 배선들 사이의 브리지 소스를 제거할 수 있다. 그리고, 셀 영역과 코어 영역간에 단차가 없도록 함으로써 후속 포토 공정을 용이하게 수행할 수 있는 효과가 있다.

Claims (3)

  1. 집적 회로 기판 상의 셀 영역에 하부 전극, 유전막, 그리고 상부 전극을 구비한 커패시터를 형성하는 단계와;
    셀 영역 및 코어 영역의 집적 회로 기판의 전면에 층간 절연막을 형성하되, 상기 층간 절연막은 셀 영역의 상기 커패시터에 의해 셀 영역과 코어 영역간에 단차를 갖도록 형성되고,
    포토레지스트 패턴을 마스크로 사용하여 상기 셀 영역 층간 절연막의 일부 두께를 식각하여 셀 오픈 영역을 형성하되,
    상기 식각 공정 후 셀 영역과 코어 영역의 사이에 층간 절연막 돌출부가 형성되는 단계 및;
    상기 셀 영역과 코어 영역 사이의 층간 절연막 돌출부를 습식 식각 공정으로 제거하여 상기 층간절연막을 평탄화 시키는 단계를 포함하는 단차를 갖는 층간 절연막의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막의 평탄화 공정 후 금속 배선 형성 공정을 수행하는 단계를 더 포함하는 단차를 갖는 층간 절연막의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 셀 오픈 영역 형성을 위한 식각 공정은 상기 층간 절연막 돌출부의 폭보다 상기 커패시터의 상부 전극 상에 남는 층간 절연막의 두께가 더 두껍도록 수행되는 단차를 갖는 층간 절연막의 평탄화 방법.
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