KR20010008957A - 반도체소자의 게이트 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 238000011065 in-situ storage Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 종래에는 게이트 식각된 면의 경사가 완만해지며, 이로 인해 후속 게이트측벽이 완만한 경사로 형성되고, 커패시터 하부전극을 형성하기 위한 식각공정에서 게이트측벽도 식각되어 커패시터 하부전극과 게이트전극에 단락이 발생하는 문제점이 있었고, 또한 식각 및 세정이 빈번하여 공정불량이 발생하였을 때, TAT가 길어짐에 따라 공정불량의 조기 검출이 어려운 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기 감광막 패턴을 제거한 다음 세정을 실시하는 공정으로 이루어지는 반도체소자의 게이트 형성방법을 제공하여 2단계의 인-시튜 식각을 통해 캡 산화막과 게이트전극을 동시에 식각함에 따라 캡 산화막 식각된 면의 경사를 수직에 근접하게 형성할 수 있게 되므로, 후속 공정에서 커패시터 하부전극과 게이트전극이 단락되는 공정마진을 확보하여 신뢰성을 향상시킬 수 있고, 또한 식각 및 세정 횟수를 줄일 수 있게 되므로, 생산성을 향상시킴과 아울러 TAT를 단축시킬 수 있으며, 공정불량을 조기에 검출할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 특히 식각 및 세정 횟수를 줄이고, 메모리 셀의 제1게이트(FG)로 적용되는 도핑된 폴리실리콘의 경사(slope)를 수직(vertical)에 근접화하기에 적당하도록 한 반도체소자의 게이트 형성방법에 관한 것이다.
종래 반도체소자의 게이트 형성방법을 상세히 설명하면 다음과 같다.
먼저, 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡(cap) 산화막을 순차적으로 형성한다. 이때, 게이트전극은 통상적으로 도핑된 폴리실리콘을 증착하여 형성하며, 캡 산화막은 고온저압 증착(high temperature low pressure deposition : HLD)을 통해 형성한다.
그리고, 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하고, 이를 적용하여 캡 산화막을 식각한 다음 감광막 패턴을 제거한다.
그리고, 상기 감광막 패턴이 제거된 구조물을 세정한 다음 식각된 캡 산화막을 마스크로 적용하여 게이트전극을 식각한다.
그리고, 상기 게이트전극이 제거된 구조물을 다시 세정한다.
이후, 상기 게이트전극의 측면에 게이트측벽을 형성하고, 기판 상에 불순물이온을 주입하여 소스/드레인 영역을 형성한 다음 층간절연막을 통해 선택적으로 드레인 영역과 접속되는 커패시터 하부전극을 형성한다.
이와같은 공정을 통해 제조되는 반도체소자의 주사형 전자현미경(scanning electron microscope : SEM) 사진을 도1에 도시하였다.
그러나, 상기한 바와같은 종래 반도체소자의 게이트 형성방법은 캡 산화막을 마스크로 적용하여 게이트전극을 식각함에 따라 캡 산화막 식각된 면의 경사가 완만해지며, 이로 인해 후속 게이트측벽이 완만한 경사로 형성되고, 커패시터 하부전극을 형성하기 위한 식각공정에서 게이트측벽도 식각되어 커패시터 하부전극과 게이트전극에 단락(short)이 발생하는 문제점이 있었고, 또한 식각 및 세정이 빈번하여 공정불량(특히, 게이트전극 형성을 위한 사진식각공정)이 발생하였을 때, TAT가 길어짐에 따라 공정불량의 조기 검출이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 식각 및 세정 횟수를 줄이고, 게이트전극 식각된 면의 경사를 수직에 근접화할 수 있는 반도체소자의 게이트 형성방법을 제공하는데 있다.
도1은 종래 반도체소자의 주사형 전자현미경(SEM) 사진.
도2는 본 발명에 의한 반도체소자의 주사형 전자현미경 사진.
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 게이트 형성방법은 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기 감광막 패턴을 제거한 다음 세정을 실시하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 게이트 형성방법을 보다 상세히 설명하면 다음과 같다.
먼저, 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성한다. 이때, 게이트전극은 통상적으로 도핑된 폴리실리콘을 증착하여 형성하며, 캡 산화막은 고온저압 증착(HLD)을 통해 형성한다.
그리고, 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하고, 이를 적용하여 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각한다. 이때, 식각은 모노 챔버(mono chamber) 장비가 아닌 멀티 챔버(multi chamber : 2 chamber) 장비에서 실시한다.
그리고, 상기 감광막 패턴을 제거한 다음 세정을 실시한다.
이와같은 공정을 통해 제조되는 본 발명에 의한 반도체소자의 주사형 전자현미경(SEM) 사진을 도2에 도시하였다.
상기한 바와같은 본 발명에 의한 반도체소자의 게이트 형성방법은 2단계의 인-시튜 식각을 통해 캡 산화막과 게이트전극을 동시에 식각함에 따라 캡 산화막 식각된 면의 경사를 수직에 근접하게 형성할 수 있게 되므로, 후속 공정에서 커패시터 하부전극과 게이트전극이 단락되는 공정마진을 확보하여 신뢰성을 향상시킬 수 있고, 또한 식각 및 세정 횟수를 줄일 수 있게 되므로, 생산성을 향상시킴과 아울러 TAT를 단축시킬 수 있으며, 공정불량을 조기에 검출할 수 있는 효과가 있다.
Claims (2)
- 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기 감광막 패턴을 제거한 다음 세정을 실시하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 캡 산화막과 게이트전극의 식각은 멀티 챔버(multi chamber : 2 chamber) 장비에서 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990027062A KR100336748B1 (ko) | 1999-07-06 | 1999-07-06 | 반도체소자의 게이트 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990027062A KR100336748B1 (ko) | 1999-07-06 | 1999-07-06 | 반도체소자의 게이트 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010008957A true KR20010008957A (ko) | 2001-02-05 |
KR100336748B1 KR100336748B1 (ko) | 2002-05-13 |
Family
ID=19599639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990027062A KR100336748B1 (ko) | 1999-07-06 | 1999-07-06 | 반도체소자의 게이트 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100336748B1 (ko) |
-
1999
- 1999-07-06 KR KR1019990027062A patent/KR100336748B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100336748B1 (ko) | 2002-05-13 |
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