KR20000027159A - 반도체 소자의 금속 배선 형성방법 - Google Patents
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Abstract
본 발명은 금속 배선을 형성한다음, 난반사 방지막을 사전에 제거함으로써 비어 콘택 에칭시 발생할 수 있는 금속성 화합물을 제거하여, 금속 배선 사이의 계면에서 생기는 TiF3등의 화합물을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명은, 절연막을 구비한 반도체 기판 상부에 Ti 계열의 베리어 금속막과 알루미늄 합금막 및 난반사 방지막을 순차적으로 적층하는 단계와, 상기 난반사 방지막, 알루미늄 합금막 및 베리어 금속막을 소정 부분 패터닝하여 금속 배선을 형성하는 단계와, 상기 금속 배선 양측에 금속 배선 보호용 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여, 노출된 금속 배선의 난반사 방지막을 식각 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다중 금속 배선 공정을 가지는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
도 1은 종래의 반도체 소자의 콘택홀 부분의 구조를 개략적으로 보여주는 단면도이다.
도면을 참조하여, 반도체 소자가 형성되어 있고, 그 상부에 절연막(1)을 형성된 실리콘 기판(100)이 제공된다. 절연막(1) 상부에 Ti로 된 베리어 금속막(2)과, 알루미늄 합금막(3) 및 TiN으로 된 난반사 방지막(4)을 형성한다.
그리고나서, 난반사 방지막(4), 알루미늄 합금막(3) 및 베리어 금속막(2)을 소정 부분 패터닝하여, 금속 배선(5)을 형성한다. 그후에, 금속 배선(5)이 형성된 실리콘 기판(100) 상부에 층간 절연막(6)을 형성한다음, 금속 배선(5)의 표면이 노출되도록 층간 절연막(6)을 식각하여 비아홀을 형성한다.
그후, 노출된 금속 배선(5)와 콘택되도록 제 2 금속 배선(7)을 형성한다.
그러나, 위의 공정중 비아홀을 형성하기 위한 비아 식각 공정시, 오버 에치를 통해 난반사 방지막(4)을 제거하게 된다. 이때, 통상 콘택 오버 에치시 사용되는 F계열의 가스는 Ti, N등과 반응하여 TiF3, NF 등의 화합물(8)이 형성한다. 이에따라, 알루미늄 합금막(3) 상부에 비저항이 매우 높은 금속성 폴리머 즉, TiF3, NF 등의 화합물이 형성되어 있으므로, 비어 저항이 증가된다.
이로 인하여, RC 지연시간을 증가된다. 이와같이, RC 지연시간이 증가되면, 소자의 동작속도가 저하되며, 이로 인해 소자의 신뢰성에 문제가 발생하여 제품의 품질의 저하를 가져온다.
따라서, 본 발명은 이러한 문제점을 해결하기 위하여, 금속 배선을 형성한다음, 난반사 방지막을 사전에 제거함으로써 비어 콘택 에칭시 발생할 수 있는 금속성 화합물을 제거하여, 금속 배선 사이의 계면에서 생기는 TiF3등의 화합물을 억제할 수 있는 반도체 소자의 금속배선형성방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 도면.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 - 실리콘 기판 11 - 절연막
12 - 베리어 금속막 13 - 알루미늄 합금막
14 - 난반사 방지막 15 - 예비 금속 배선
15a - 금속 배선 16 - 질화막 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은, 절연막을 구비한 반도체 기판 상부에 Ti 계열의 베리어 금속막과 알루미늄 합금막 및 난반사 방지막을 순차적으로 적층하는 단계와, 상기 난반사 방지막, 알루미늄 합금막 및 베리어 금속막을 소정 부분 패터닝하여 금속 배선을 형성하는 단계와, 상기 금속 배선 양측에 금속 배선 보호용 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여, 노출된 금속 배선의 난반사 방지막을 식각 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 비아 콘택시 저항을 기존 방식에 비해 2배이상 낮추어 줄수 있어, RC지연시간을 감소시킬 수 있게 되며, 이로 인해 소자의 동작속도를 빠르게 할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 소자가 형성되고, 그 상부에 절연막(11)이 형성된 실리콘 기판(10)상에 Ti 금속막으로 베리어 금속막(12)을 형성하고, 그 상부에 주 금속막으로 알루미늄 합금막(13)을 형성한다. 그리고나서, 알루미늄 합금막(13) 상부에 알루미늄 합금막(13)의 난반사를 방지하기 위하여, TiN막 또는 Ti/TiN막과 같은 난반사 방지막(14)을 증착한다. 그리고나서, 난반사 방지막(14) 상부에 공지의 포토리소그라피 공정에 의하여 레지스트 패턴(도시되지 않음)을 형성한다음, 레지스트 패턴의 형태로 난반사 방지막(14)과 알루미늄 합금막(13) 및 베리어 금속막(12)을 소정 부분 패터닝하여, 예비 금속 배선(15)을 형성한다. 그후, 예비 금속 배선(15)이 형성된 실리콘 기판(11) 상부에 실리콘 질화막을 약 500 내지 1000Å의 두께로 고르게 증착한다.
그후, 도 2b에 도시된 바와 같이, 실리콘 질화막(16)을 상기 난반사 방지막(14) 표면이 노출되도록 블랭킷 에치백(blanket etchback) 공정을 실시하여, 예비 금속 배선(15) 측벽에 실리콘 질화막으로 된 스페이서(16a)를 형성한다. 이때, 스페이서(16a)는 금속 배선(15)의 측벽을 보호하는 역할을 한다.
그런다음, 도 2c에 도시된 바와 같이, 스페이서(16a)를 마스크로 하여, 노출된 난반사 방지막(14)을 BCl3,Cl2등의 염소 계열 가스(chlorine base gas)를 사용하여 제거하여, 본 발명에 따른 금속 배선(15a)를 형성한다. 이때, 난반사 방지막(14)은 알루미늄 합금막(13)의 난반사를 방지하여 알루미늄 합금막(13)을 원하는 형태로 패터닝하는 역할을 다하였으므로, 제거하여도 후속의 공정에 지장이 없다.
또한, 난반사 방지막(14)을 제거하는 염소 계열의 식각 가스가 알루미늄 합금막과 반응성이 높다 하여도, 염소 계열의 가스와 반응 능력이 낮은 실리콘 질화막 스페이서로 금속 배선 측벽을 가리고 있으므로, 상기 식각 가스로부터 알루미늄 합금막을 보호할 수 있다.
아울러, TiN 계열의 난반사 방지막(14)이 제거되므로, 2차 금속 배선을 형성하기 위한 비아홀(도시되지 않음) 식각시, 오버 에치를 할 필요가 없다. 또한, 비아홀을 식각하기 위한 식각 가스, 예를들어, 불소 계열의 식각 가스와 알루미늄 합금막(13)이 서로 거의 반응되지 않으므로, 알루미늄 합금막(13) 상부에 TiF3, NF 등의 화합물이 발생되지 않는다.
결국 난반사 방지막(14)을 미리 제거시킴으로써 이후의 비아 콘택 에치시 난반사 방지막 오픈되는 공정이 스킵(skip)되어 계면에 생길 수 있는 TiF3등의 화합물의 생성의 문제를 해결할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 비어 콘택시 저항을 기존 방식에 비해 2배이상 낮추어 줄수 있어, RC지연시간을 감소시킬 수 있게 되며, 이로 인해 소자의 동작속도를 빠르게 할 수 있다.
아울러 반도체 소자가 고집적화, 고속도화되어 가며, 이중배선이상으로 금속층이 적층되고 비어콘택크기가 감소되어 결국 비어저항의 증가되는 문제가 발생되는 데 본 발명의 방법을 이용하면, 위의 문제를 해결할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 절연막을 구비한 반도체 기판 상부에 Ti 계열의 베리어 금속막과 알루미늄 합금막 및 난반사 방지막을 순차적으로 적층하는 단계;상기 난반사 방지막, 알루미늄 합금막 및 베리어 금속막을 소정 부분 패터닝하여 금속 배선을 형성하는 단계;상기 금속 배선 양측에 금속 배선 보호용 스페이서를 형성하는 단계; 및상기 스페이서를 마스크로 하여, 노출된 금속 배선의 난반사 방지막을 식각 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 금속 배선 보호용 스페이서를 형성하는 단계는,상기 금속 배선이 형성된 결과물 상부에 실리콘 질화막을 형성하는 단계;상기 실리콘 질화막을 블랭킷 에칭하여, 금속 배선 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 2 항에 있어서, 상기 실리콘 질화막은 500 내지 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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Cited By (2)
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| KR100450238B1 (ko) * | 2001-12-13 | 2004-09-24 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100835826B1 (ko) * | 2006-12-05 | 2008-06-05 | 동부일렉트로닉스 주식회사 | 금속 배선 및 이의 제조 방법 |
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1998
- 1998-10-27 KR KR1019980045026A patent/KR20000027159A/ko not_active Application Discontinuation
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