KR20120037256A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 더블 패터닝(Double Patterning) 공정 시 노광 후 베이크 공정의 온도가 상이한 감광막 패턴을 이용하여 미세한 콘택홀 패턴을 형성하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 피식각층 상부에 제 1 감광막을 도포하는 단계와 제 1 감광막에 대해 노광 및 1차 베이크 공정을 진행하는 단계와, 노광된 제 1 감광막에 대해 현상 공정을 진행하여 제 1 감광막 패턴을 형성하는 단계와, 제 1 감광막 패턴을 포함하는 상기 피식각층 상부에 제 2 감광막을 도포하는 단계와, 제 2 감광막에 대해 노광 및 2차 베이크 공정을 진행하되, 상기 2차 베이크 공정은 상기 1차 베이크 공정에 비해 낮은 온도에서 진행하는 단계와, 노광된 제 2 감광막에 대해 현상 공정을 진행하여 제 2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING THE PATTERN IN THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 보다 상세하게는 더블 패터닝 공정을 이용하여 콘택홀 패턴을 형성하는 방법을 포함하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서 반도체 소자의 크기도 급격하게 감소되고 있다. 따라서, 반도체 소자를 구성하는 미세 패턴들을 형성하는 공정 마진이 감소되었다. 반도체 소자를 제조함에 있어서, 금속배선을 포함한 각종 패턴들은 포토리소그래피(Photolithography) 공정을 통해 형성하고 있다.
이러한 포토리소그래피 공정은 식각 대상층 상에 감광막을 도포하는 도포(Coating) 공정과, 도포된 감광막의 소정 부분에 광을 조사하는 노광(Exposure) 공정 및 노광된 감광막 부분을 제거하는 현상(Develop) 공정으로 구성된다. 최종적으로 얻어진 감광막 패턴을 이용해서 식각 대상층을 식각함으로써 원하는 패턴을 형성하게 된다.
그런데, 최근에는 반도체 소자가 고집적화되면서 미세 패턴을 형성하는 기술이 매우 중요하게 되었다. 하지만 현재 포토리소그래피 장비로 구현할 수 있는 감광막의 임계 치수(Critical Dimension; CD)의 한계는 라인의 경우 40nm 정도이고 컨택홀의 경우 55nm 정도이며 그 이하의 감광막 패턴 형성은 불가능한 상황이다. 이러한 상황에서 최근 40nm 이하의 라인 선폭을 갖는 패턴을 형성하기 위해 더블 패터닝(Double Patterning)이 제안되었다. 특히, 규칙적인 배열을 하고 있는 콘택홀 패턴 또는 라인 스페이스 패턴을 형성하는 데 있어 노광 장비의 임계치수 이하의 패턴을 형성하기 위해서는 한 번의 마스크 공정으로는 패턴 형성이 어렵다. 따라서, 마스크를 2개 연속으로 사용하는 더블 패터닝(Double Patterning) 공정이 실시되고 있다. 이러한 더블 패터닝 공정 시 2차로 감광막 패턴을 형성한 후 1차로 형성된 감광막 패턴의 CD를 측정해보면, 1차로 형성된 감광막 패턴의 CD 균일도(Critical Dimension Uniformity)가 저하되고, 이에 따라 최종 형성된 미세 패턴의 프로파일(Profile) 특성이 저하되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 제 1 감광막 및 제 2 감광막에 대한 노광 후 베이크(Post Expose Bake) 공정을 진행 시 베이크 공정의 온도에 차이를 이용하여 미세 콘택홀 패턴을 형성하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 패턴 형성 방법은 피식각층 상부에 제 1 감광막을 도포하는 단계와, 제 1 감광막에 대해 노광 및 1차 베이크 공정을 진행하는 단계와, 노광된 제 1 감광막에 대해 현상 공정을 진행하여 제 1 감광막 패턴을 형성하는 단계와, 제 1 감광막 패턴을 포함하는 상기 피식각층 상부에 제 2 감광막을 도포하는 단계와, 제 2 감광막에 대해 노광 및 2차 베이크 공정을 진행하되, 2차 베이크 공정은 상기 1차 베이크 공정에 비해 낮은 온도에서 진행하는 단계와, 노광된 제 2 감광막에 대해 현상 공정을 진행하여 제 2 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 감광막 패턴을 형성하는 단계 이전에, 피식각층 상부에 반사방지막을 형성하는 단계를 더 포함한다.
그리고, 제 1 감광막 패턴을 형성하는 단계에서, 제 1 감광막 패턴은 라인 형태로 형성하며, 제 1 감광막에 대해 노광 및 1차 베이크 공정을 진행하는 단계 이전에 제 1 감광막에 대해 소프트 베이크 공정을 진행하는 단계를 더 포함한다.
또한, 2차 베이크 공정을 진행하는 단계에서 2차 베이크 공정은 1차 베이크 공정에 비해 30 ~ 50℃ 낮은 온도로 진행하며, 제 2 감광막 패턴을 형성하는 단계에서 제 2 감광막 패턴은 라인 형태로 형성하며, 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 교차되도록 형성하는 것을 특징으로 한다.
또한, 제 2 감광막 패턴을 형성하는 단계 이후 제 1 감광막 패턴 및 제 2 감광막 패턴을 마스크로 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 패턴 형성 방법은 더블 패터닝 공정 시 제 1 감광막 및 제 2 감광막에 대한 PEB(Post Expose Bake) 공정 시 온도 차이를 이용하여 패턴 프로파일 및 CD 균일도(Critical Dimension Uniformity)를 향상시켜 미세한 콘택홀 패턴을 형성하는 효과를 제공한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 사시도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 패턴 형성 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 사시도이다.
도 1a를 참조하면, 반도체 기판(미도시) 상부에 피식각층(10)을 형성한다. 그 다음, 피식각층(10) 상부에 반사방지막(15)을 형성한다. 이어서, 반사방지막(15) 상부에 제 1 감광막(20)을 도포한다. 이때, 제 1 감광막(20)은 300 ~ 6000Å의 두께로 형성한다.
도 1b를 참조하면, 제 1 감광막(20)에 대해 소프트 베이크(Soft Bake) 공정을 진행한 후 라인 패턴(50a)을 포함하는 노광 마스크(50)를 이용하여 1차 노광을 진행한다. 1차 노광에 의해 제 1 감광막(20)의 PAG(Photo Acid Generator)로부터 산(Acid)이 발생하게 된다. 여기서, 노광 공정은 KrF(248nm), ArF(193nm), F2(157nm), EUV(13nm) 및 Electron-Beam 과 같은 광원을 이용한 모든 종류의 화학 증폭형 감광막 노광 공정에서 사용 가능하다.
그 다음, 노광된 제 1 감광막(20)에 대해 1차 PEB(Post Expose Bake) 공정을 진행한다. 상기 포토레지스트 내에서, 상기 베이스 수지의 탈보호 반응이 일어나기 위해서는 활성 에너지가 필요하다. 상기 탈보호 반응의 활성 에너지(activation energy)는 통상적으로 열에 의해 제공된다. 따라서, 상기 노광 공정 후에 포토레지스트막을 가열하는 노광 후 베이크(post exposure bake) 공정이 수행된다. 그러나, 상기 노광 후 베이크 공정에 의해, 노광 공정에서 발생된 산은 확산을 하게 된다.
도 1c를 참조하면, 노광된 제 1 감광막(20)에 대해 현상 공정을 진행하여 제 1 감광막 패턴(20a)을 형성한다. 이때, 제 1 감광막 패턴(20a)은 라인 형태로 형성된다. 여기서, 제 1 감광막 패턴(20a) 표면에 캡핑막(미도시)을 형성하는 공정을 더 수행할 수도 있다. 캡핑막(미도시)을 형성하는 공정은 제 1 감광막 패턴(20a)을 포함하는 피식각층(10) 표면에 프리징(Freezing) 처리를 하여 프리징 물질(미도시)을 형성한다. 이어서, 현상 공정을 진행하여 피식각층(10) 표면에 형성된 프리징 물질을 제거한다. 즉, 제 1 감광막 패턴(20a) 표면에만 프리징 물질(미도시)이 남겨진다. 이때, 프리징 처리는 감광막 패턴을 빛에 반응하지 않는 물질로 변화시키는 공정이다. 이러한 프리징 처리를 진행하여 제 1 감광막 패턴(20a) 표면에 프리징 물질(미도시)을 형성하면 이후 제 2 감광막 패턴 형성을 위한 현상 공정 시 제 1 감광막 패턴(20a)이 보호되어 프로파일(Profile) 특성이 개선되는 효과를 얻을 수 있다.
그 다음, 도 1d를 참조하면, 제 1 감광막 패턴(20a)을 포함하는 피식각층(10) 상부에 제 2 감광막(25)을 도포한다. 이후, 제 2 감광막(25)에 대해 소프트 베이크(Soft Bake) 공정을 진행한다.
다음으로, 도 1e를 참조하면 라인 패턴(60a)을 포함하는 노광 마스크(60)를 이용하여 2차 노광을 진행한다. 다음으로, 노광된 제 2 감광막(25)에 대해 2차 PEB(Post Expose Bake) 공정을 진행한다. 이때, 2차 PEB 공정은 1차 PEB 공정에 비해 낮은 온도에서 진행하는 것이 바람직하다. 예컨대, 2차 PEB 공정은 1차 PEB 공정 보다 30 ~ 50℃ 낮은 온도에서 진행한다. 여기서, 노광되어 산이 발생된 감광막에 대해 PEB 공정을 진행하면 산이 확산하게 된다. 이때, PEB 공정 시 온도가 높으면 산확산 속도가 증가하고, PEB 공정 시 온도가 낮으면 산확산 속도가 감소하게 된다.
그 다음, 도 1f를 참조하면 노광된 제 2 감광막(25)에 대해 현상 공정을 진행하여 제 2 감광막 패턴(25a)을 형성한다. 이때, 제 2 감광막 패턴(25a)은 라인 형태로 형성되며, 제 1 감광막 패턴(20a)과 교차되도록 형성하는 것이 바람직하다.
도시하지는 않았으나 후속 공정을 설명하면, 제 1 감광막 패턴(20a) 및 제 2 감광막 패턴(25a)을 마스크로 반사방지막(15) 및 피식각층(10)을 식각한다. 이어서, 제 1 감광막 패턴(20a), 제 2 감광막 패턴(25a) 및 반사방지막(15)을 제거하여 콘택홀을 정의하는 미세 패턴을 형성한다. 여기서, 제 1 감광막 패턴(20a)과 제 2 감광막 패턴(25a)이 교차되어 형성되었으므로, 제 1 감광막 패턴(20a)과 제 2 감광막 패턴(25a) 사이의 영역이 콘택홀로 정의된다.
상술한 바와 같이 PEB 공정의 온도가 상이한 제 1 감광막 패턴(20a)과 제 2 감광막 패턴(25a)을 이용한 더블 패터닝 공정을 진행함으로써, 제 2 감광막 패턴(25a) 형성 후 제 1 감광막 패턴(20a)의 CD 변화량을 감소시키고 CD 균일도가 우수한 콘택홀 패턴을 형성할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 피식각층 15 : 반사방지막
20 : 제 1 감광막 20a : 제 1 감광막 패턴
25 : 제 2 감광막 25a : 제 2 감광막 패턴

Claims (8)

  1. 피식각층 상부에 제 1 감광막을 도포하는 단계;
    상기 제 1 감광막에 대해 노광 및 1차 베이크 공정을 진행하는 단계;
    상기 노광된 제 1 감광막에 대해 현상 공정을 진행하여 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 포함하는 상기 피식각층 상부에 제 2 감광막을 도포하는 단계;
    상기 제 2 감광막에 대해 노광 및 2차 베이크 공정을 진행하되, 상기 2차 베이크 공정은 상기 1차 베이크 공정 보다 낮은 온도에서 진행하는 단계; 및
    상기 노광된 제 2 감광막에 대해 현상 공정을 진행하여 제 2 감광막 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  2. 청구항 1에 있어서,
    상기 제 1 감광막 패턴을 형성하는 단계 이전에,
    상기 피식각층 상부에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  3. 청구항 1에 있어서,
    상기 제 1 감광막 패턴을 형성하는 단계에서,
    상기 제 1 감광막 패턴은 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  4. 청구항 1에 있어서,
    상기 제 1 감광막에 대해 노광 및 1차 베이크 공정을 진행하는 단계 이전에,
    상기 제 1 감광막에 대해 소프트 베이크 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  5. 청구항 1에 있어서,
    상기 2차 베이크 공정을 진행하는 단계에서
    상기 2차 베이크 공정은 상기 1차 베이크 공정에 비해 30 ~ 50℃ 낮은 온도로 진행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 청구항 1에 있어서,
    상기 제 2 감광막 패턴을 형성하는 단계에서,
    상기 제 2 감광막 패턴은 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  7. 청구항 1에 있어서,
    상기 제 2 감광막 패턴을 형성하는 단계에서,
    상기 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 교차되도록 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  8. 청구항 1에 있어서,
    상기 제 2 감광막 패턴을 형성하는 단계 이후,
    상기 제 1 감광막 패턴 및 상기 제 2 감광막 패턴을 마스크로 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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