CN110783257A - 具有对称的导电互连图案的半导体器件 - Google Patents

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Abstract

本发明公开了具有对称的导电互连图案的半导体器件。半导体器件可以包括：下层间电介质层，在下层间电介质层之上的导电互连图案结构和填充图案，以及在导电互连图案结构和填充图案之上的上层间电介质层。每个导电互连图案结构可以包括在其中部的中间图案、在中间图案的第一侧表面上的第一导电互连图案以及在中间图案的第二侧表面上的第二导电互连图案。第一导电互连图案和第二导电互连图案可以具有彼此对称的结构。

Description

具有对称的导电互连图案的半导体器件
相关申请的交叉引用
本申请要求于2018年7月24日提交的第10-2018-0085972号韩国专利申请的优先权，其内容通过引用整体合并于此。
技术领域
本专利文件中公开的技术和实施方式涉及对称的导电互连图案及其形成方法，所述对称的导电互连图案的宽度和/或空隙小于在光刻工艺中形成的掩模图案的宽度和/或空隙。
背景技术
随着半导体器件的集成度增加，导电互连图案的水平宽度和间隔逐渐变小。为了形成细图案，要使用昂贵的光刻设备和复杂的光刻工艺。例如，要使用双重曝光工艺、双重图案化工艺、双重间隔件工艺等。因为类似的工艺被执行两次，所以这些双重工艺非常复杂并且失败概率高。
发明内容
示例性实施例提供了一种形成导电互连图案的方法，所述导电互连图案的宽度和空隙比光刻工艺中形成的掩模图案的线宽和间隔更细。
示例性实施例提供了一种形成导电互连图案的方法，所述导电互连图案的宽度和空隙比主要通过使用单重间隔件形成技术而形成的图案的线宽和间隔更细。
所公开的技术的具体实施方式中的各种目的可以被实现，并且所公开的技术的应用不限于本专利文件中公开的具体实施方式或示例。
根据一个实施例，一种半导体器件可以包括：下层间电介质层；在下层间电介质层之上的导电互连图案结构和填充图案；以及在导电互连图案结构和填充图案之上的上层间电介质层。每个导电互连图案结构可以包括在其中部的中间图案、在中间图案的第一侧表面上的第一导电互连图案、以及在中间图案的第二侧表面上的第二导电互连图案。第一导电互连图案和第二导电互连图案可以具有彼此对称的结构。
根据一个实施例，一种用于制造半导体器件的方法可以包括：形成阻止层；在阻止层之上形成中间图案材料层；通过将中间图案材料层图案化而形成多个第一初步中间图案；通过使第一初步中间图案收缩而形成多个第二初步中间图案；形成导电材料层以覆盖第二初步中间图案；通过将导电材料层图案化而形成多个初步导电互连图案；在初步导电互连图案之间形成填充层；以及通过去除填充层、初步导电互连图案和第二初步中间图案的顶部而形成多个中间图案、多个导电互连图案和多个填充图案。
根据一个实施例，一种用于制造半导体器件的方法可以包括：在衬底之上形成下层间电介质层；在下层间电介质层之上形成阻止层；在阻止层之上形成第一初步中间图案；通过使第一初步中间图案收缩而形成第二初步中间图案；形成初步导电互连图案以覆盖第二初步中间图案的顶表面和两个侧表面；在初步导电互连图案之间形成填充层；通过去除填充层、初步导电互连图案和第二初步中间图案中的每个的顶部，形成具有侧表面的中间图案、在中间图案的侧表面上的导电互连图案以及在导电互连图案之间的填充图案；在中间图案、导电互连图案和填充图案之上形成覆盖层；以及在覆盖层之上形成上层间电介质层。
其他实施例的细节包括在详细描述和附图中。
附图说明
图1至图9是示出根据本公开的实施例的形成半导体存储器件的导电互连图案的方法的截面图。
图10至图15是示出根据本公开的实施例的形成半导体存储器件的导电互连图案的方法的截面图。
具体实施方式
下面将参考附图来更详细地描述各种实施例。然而，本公开的实施例可以具有不同的形式，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且将向本领域技术人员充分传达权利要求的范围。
在整个说明书中，相同的附图标记表示相同的元件。因此，尽管在对应的附图中没有提及或描述相同或相似的附图标记，但是可以参考其他附图来描述这些附图标记。此外，尽管没有通过附图标记来表示元件，但是可以参考其他附图来描述所述元件。
图1至图9是示出根据实施例的形成半导体器件的导电互连图案的方法的截面图。
参考图1，形成半导体器件的导电互连图案的方法可以包括：通过执行第一沉积工艺在衬底10上形成下层间电介质层20；通过执行第二沉积工艺在下层间电介质层20上形成阻止层30；通过执行第三沉积工艺在阻止层30上形成中间图案材料层40；以及通过执行光刻工艺在中间图案材料层40上形成掩模图案M。
衬底10可以包括单晶硅晶片、外延生长的单晶硅层和绝缘体上硅(SOI)层中的至少一种。在一些实施例中，衬底10可以是覆盖各种电路的电介质材料。
下层间电介质层20可以包括覆盖形成在衬底10上的各种电路(未示出)的电介质材料。例如，下层间电介质层20可以包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、硅氢氧化物(SiOH)和硅碳氧化物(SiCO)中的至少一种，或其任意组合。第一沉积工艺可以包括化学气相沉积(CVD)工艺。
阻止层30可以包括比下层间电介质层20和中间图案材料层40更致密和更硬的电介质材料。阻止层30可以包括与下层间电介质层20不同或下层间电介质层20中不包括的材料，使得阻止层30的刻蚀选择性不同于下层间电介质层20和中间图案材料层40两者。例如，阻止层30可以包括氮化硅(SiN)、氮氧化硅(SiON)、诸如硅氢氧化物(SiOH)的含氢(H)材料、诸如硅碳氧化物(SiCO)的含碳(C)材料以及硅碳氮化物(SiCN)或硅碳氮氧化物(SiCON)中的至少一种，或其任意组合。因此，第二沉积工艺可以包括CVD工艺以形成氮化硅层。
中间图案材料层40可以包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、诸如硅氢氧化物(SiOH)的含氢(H)材料、诸如硅碳氧化物(SiCO)的含碳(C)材料、硅碳氮化物(SiCN)以及硅碳氮氧化物(SiCON)中的至少一种，或其任意组合。例如，第三沉积工艺可以包括CVD工艺以形成氧化硅层。
掩模图案M可以包括包含有机聚合物材料(例如光致抗蚀剂)的有机图案，和/或诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、硅碳氮化物(SiCN)或硅碳氮氧化物(SiCON)的其他无机图案。
掩模图案M的水平宽度W1可以与掩模图案M之间的水平间隔W2基本相等或相近。掩模图案M的水平宽度W1和掩模图案M之间的水平间隔W2可以是处于或接近于光刻工艺的最小分辨率的尺寸。最小分辨率可以表示或指代在任何给定的光刻装置中可以形成的图案内的最小宽度和/或最小间隔。
参考图2，该方法可以包括通过使用掩模图案M作为刻蚀掩模而执行第一刻蚀工艺来将中间图案材料层40图案化。中间图案材料层40可以被图案化为第一初步中间图案41。每个第一初步中间图案41可以具有水平延伸的线形或条形形状。在第一初步中间图案41之间可以存在第一沟槽空隙TS1。在第一初步中间图案41之间可以暴露出阻止层30。在第一刻蚀工艺中，掩模图案M的垂直高度和水平宽度(如图2所示)可以减小。
参考图3，该方法可以包括例如通过执行灰化工艺或剥离工艺来去除掩模图案M。灰化工艺可以包括氧(O2)等离子体工艺。剥离工艺可以包括使用氢氟酸或磷酸的湿法去除工艺和硫酸沸腾工艺。第一初步中间图案41的第一水平宽度Wp1可以与第一沟槽空隙TS1的第一水平宽度Ws1基本相等或相近，即，Wp1＝Ws1。再次参考图1，第一初步中间图案41的第一水平宽度Wp1可以基本上等于或者接近于或者小于掩模图案M的水平宽度W1。第一沟槽空隙TS1的第一水平宽度Ws1可以基本上等于或者接近于或者大于掩模图案M之间的水平间隔W2。
参考图4，该方法可以包括通过执行收缩工艺使第一初步中间图案41收缩来形成第二初步中间图案42。收缩工艺可以包括使用稀释的刻蚀剂的软刻蚀工艺，或使用浓缩的清洁液的强清洁工艺。例如，形成第二初步中间图案42可以包括：通过执行各向同性刻蚀工艺等来部分地去除第一初步中间图案41的上部和所有侧部、或上面部分和所有侧面部分。第一初步中间图案41的大小缩小到第二初步中间图案42。当材料从第一初步中间图案41的侧面区域或部位被去除时，第一沟槽空隙TS1可以变换为扩宽的第二沟槽空隙TS2。即，收缩工艺可以包括扩宽第一沟槽空隙TS1以形成第二沟槽空隙TS2。第二沟槽空隙TS2的水平宽度Ws2可以是第二初步中间图案42的水平宽度Wp2的大约三倍大。水平宽度Wp2与水平宽度Ws2的尺寸之比可以是1:3。垂直高度(即厚度)可以按照第一初步中间图案41的一半的比例来收缩。
参考图5，该方法还可以包括通过执行沉积工艺来完整地形成导电材料层60以覆盖第二初步中间图案42的暴露出的表面。这可以是该方法中的第四沉积工艺。例如，导电材料层60可以包括诸如金属的导体。导电材料层60可以完全覆盖第二初步中间图案42。导电材料层60可以沿着第二初步中间图案42的轮廓而半共形(semi-conformal)地形成。沉积工艺可以包括溅射工艺、物理气相沉积(PVD)工艺或CVD工艺以形成金属层。
参考图6，该方法还可以包括通过在第二刻蚀工艺中对导电材料层60进行毯式刻蚀(blanket-etching)来形成第一初步导电互连图案61。第二刻蚀工艺可以包括各向异性回蚀工艺。例如，第二刻蚀工艺可以包括物理溅射刻蚀工艺。随着导电材料层60在垂直和水平方向上均被收缩或缩小，通过使用用于形成间隔件形状的回蚀工艺可以形成具有丘形或鞘形形状的第一初步导电互连图案61，所述第一初步导电互连图案61覆盖或包围第二初步中间图案42。换言之，第一初步导电互连图案61可以完全覆盖第二初步中间图案42的顶表面和侧表面。在第一初步导电互连图案61之间可以暴露出阻止层30的表面。第一初步导电互连图案61可以被转换为或配置为用作彼此物理和电分隔的单独图案。
参考图7，该方法还可以包括通过执行沉积工艺来全部地或完整地形成覆盖第一初步导电互连图案61的填充层70。这可以是第五沉积工艺。填充层70可以填充第一初步导电互连图案61之间的空隙。填充层70可以包括氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiON)中的至少一种，或其任意组合。沉积工艺可以包括CVD工艺以形成氧化硅层。
参考图8，该方法还可以包括：通过执行化学机械抛光(CMP)工艺而部分地去除填充层70的、第一初步导电互连图案61的、以及第二初步中间图案42的上部或上面区域，来形成导电图案结构100A和填充图案71。每个得到的导电图案结构100A可以包括在导电互连图案62L和62R之间、或被导电互连图案62L和62R夹在中间的中间图案43。例如，导电图案结构100A包括位于中部的中间图案43、位于中间图案43的左侧的左导电互连图案62L、以及位于中间图案43的右侧的右导电互连图案62R。两个或更多个导电图案结构100A可以间隔开地形成在阻止层30上。填充图案71可以形成在导电图案结构100A之间的阻止层30上。例如，左导电互连图案62L可以形成在中间图案43的左侧表面上，右导电互连图案62R可以形成在中间图案43的右侧表面上。每个左导电互连图案62L可以具有基本上垂直且平坦的、与中间图案43靠近或接触的右侧表面，以及非平面的并且在垂直方向上从与阻止层30的表面靠近或接触的较宽的基部(较宽的下部)到较窄的上部而渐变的左侧表面。例如，导电互连图案62L的左侧表面的截面可以是弧形(rounded)且倾斜的，例如依循圆弧或椭圆弧，使得上部较窄而下部较宽。每个右导电互连图案62R可以具有基本上垂直且平坦的、与中间图案43靠近或接触的左侧表面，以及非平面的并且在垂直方向上从与阻止层30的表面靠近或接触的较宽的基部(较宽的下部)到较窄的上部而渐变的右侧表面。例如，导电互连图案62R的右侧表面的截面可以是弧形并且倾斜的，使得上部较窄而下部较宽，例如沿着圆弧或椭圆弧。左导电互连图案62L和右导电互连图案62R可以形成两侧对称结构，中间图案43位于该结构的中部。例如，左导电互连图案62L和右导电互连图案62R可以交替地设置在中间图案43的任一侧上以彼此面对或相对。左导电互连图案62L和右导电互连图案62R可以具有基本平坦或平面的底(或下)表面和顶(或上)表面。左导电互连图案62L和右导电互连图案62R的顶表面的水平宽度可以小于左导电互连图案62L和右导电互连图案62R的与阻止层30靠近或接触的底表面的水平宽度Wa。填充图案71可以设置在导电图案结构100A之间。例如，在一个导电图案结构100A的左导电图案62L与相邻导电图案结构100A的右导电图案62R之间的空隙或间隙中的阻止层30上可以形成填充图案71。填充图案71还可以设置在一个导电图案结构100A的右导电图案62R和另一个相邻导电图案结构100A的左导电图案62L之间。
每个中间图案43可以具有基本上垂直且平坦的两个侧表面，所述两个侧表面与左导电互连图案62L和右导电互连图案62R靠近或接触。每个填充图案71可以具有非平面的并且在垂直方向上从与阻止层30靠近或接触的较窄基部(较窄下部)到较宽上表面而渐变的侧表面。例如，填充图案71的两个侧表面可以是反弧形(negatively rounded)的，使得上部较宽而下部较窄。所述弧形的侧面可以具有依循圆弧或椭圆弧的截面形状。
CMP工艺可以包括第一CMP工艺、第二CMP工艺和第三CMP工艺。第一CMP工艺可以主要去除填充层70。第二CMP工艺可以去除填充层70和初步导电互连图案61。第三CMP工艺可以去除填充层70、初步导电互连图案61和第二初步中间图案42。中间图案43、导电互连图案62L和62R以及填充图案71可以基本上彼此共面。在第二CMP工艺和第三CMP工艺中，中间图案43可以用作CMP阻止层。
在本文公开的实施例中，左导电互连图案62L和右导电互连图案62R在与阻挡层30靠近或接触处可以具有水平宽度Wa和/或水平间隔Wb，该水平宽度Wa和/或水平间隔Wb小于光刻工艺的极限(临界)分辨率的最小水平宽度W1和/或最小水平间隔W2。作为示例，在左导电互连图案62L与右导电互连图案62R之间的水平间隔Wb可以等于或接近于中间图案43和/或填充图案71的水平宽度，它们中的每个都小于W1和/或W2。
在本文公开的实施例中，左导电互连图案62L或右导电互连图案62R的水平宽度Wa与左导电互连图案62L和右导电互连图案62R之间的水平间隔Wb的和可以等于或基本上等于极限分辨率的最小水平宽度W1和/或最小水平间隔W2。例如，Wa+Wb＝W1＝W2＝Wp1＝Ws1。
参考图9，该方法可以包括通过执行沉积工艺在导电图案结构100A和填充图案71上形成覆盖层80。这可以是第六沉积工艺。该方法还可以包括通过执行另一沉积工艺在覆盖层80上形成上层间电介质层90，其可以是第七沉积工艺。覆盖层80可以包括比用于形成中间图案43和填充图案71的材料更致密和更硬的材料。例如，覆盖层80可以包括氮化硅(SiN)、氮氧化硅(SiON)及其组合中的至少一种。因此，第六沉积工艺可以包括用于沉积氮化硅(SiN)的CVD工艺。上层间电介质层90可以包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、硅氢氧化物(SiOH)和硅碳氧化物(SiCO)中的至少一种，或其任意组合。例如，第七沉积工艺可以包括CVD工艺以形成氧化硅(SiO2)。
在所公开的实施例中，通过仅在光刻工艺中使用掩模图案可以形成具有比极限(临界)分辨率更高的分辨率的图案。
图10至图15是示出根据实施例的形成半导体器件的导电互连图案的方法的截面图。
参考图10，形成半导体器件的导电互连图案的方法可以包括：通过执行参考图1至图4的上述一系列工艺，而在衬底10之上顺序地形成下层间电介质层20、阻止层30、中间图案材料层40和掩模图案M，通过图案化中间图案材料层40来形成第一初步中间图案41，去除掩模图案M，并且通过收缩第一初步中间图案41来形成第二初步中间图案42，然后形成阻挡材料层50以覆盖或包围阻止层30的暴露出的部分和第二初步中间图案42的暴露出的区域。
阻挡材料层50可以共形地形成在第二初步中间图案42的顶表面和侧表面以及阻止层30的暴露出的表面上。阻挡材料层50可以包括诸如氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN)的导电阻挡材料，或诸如氮化硅(SiN)或氮氧化硅(SiON)的电介质阻挡材料中的至少一种。可以通过执行PVD工艺或CVD工艺来形成阻挡材料层50。
参考图11，该方法还可以包括通过执行参考图5的上述工艺来形成全部地或完整地覆盖阻挡材料层50的暴露出的表面的导电材料层60。阻挡材料层50可以增强第二初步中间图案42与导电材料层60之间的粘附。
参考图12，该方法还可以包括：通过执行参考图6的上述工艺，通过毯式刻蚀导电材料层60来形成初步导电互连图案61，以及通过顺序地刻蚀导电材料层60和阻挡材料层50以在与阻止层30靠近或接触的阻挡材料层50和导电材料层60中产生间隙或空隙来形成初步阻挡图案51。结果，在初步导电互连图案61与初步阻挡图案51之间可以暴露出阻止层30的上表面的部分。
参考图13，该方法还可以包括通过执行参考图7的上述工艺在整个所得结构上形成填充层70。
参考图14，该方法还可以包括：通过执行CMP工艺来部分地去除填充层70、初步导电互连图案61、初步阻挡图案51和第二初步中间图案42的上面的部位而形成导电图案结构100B和填充图案71。导电图案结构100B可以包括中间图案43、左阻挡图案52L、右阻挡图案52R、左导电互连图案62L和右导电互连图案62R。填充图案71可以设置在导电图案结构100B之间。
每个中间图案43可以具有基本上垂直且平坦的两个侧表面，所述两个侧表面与左导电互连图案62L和右导电互连图案62R靠近或接触。每个填充图案71可以具有两个侧表面，所述两个侧表面非平面并且在垂直方向上从与阻止层30靠近或接触的较窄基部到较宽上表面而渐变。例如，填充图案71的两个侧表面可以是反弧形的，使得上部较宽而下部较窄。所述弧形的侧面可以具有依循圆弧或椭圆弧的截面形状。
每个左阻挡图案52L可以包括在中间图案43的左侧表面与左导电互连图案62L的右侧表面之间的垂直部分，以及在左导电互连图案62L的底(或下)表面与阻止层30的顶表面之间的水平部分。每个右阻挡图案52R可以包括在中间图案43的右侧表面与右导电互连图案62R的左侧表面之间的垂直部分，以及在右导电互连图案62R的底表面与阻止层30的顶表面之间的水平部分。换言之，每个左阻挡图案52L可以具有反L形截面，并且每个右阻挡图案52R可以具有L形截面。因此，左阻挡图案52L和右阻挡图案52R可以形成以中间图案43为中部的两侧对称结构。
每个左导电互连图案62L可以具有与左阻挡图案52L靠近或接触的基本上垂直且平坦的右侧表面，以及非平面的并且在垂直方向上从与阻止层30靠近或接触的较宽基部到较窄上部而渐变的左侧表面。例如，导电互连图案62L的左侧表面的截面可以是弧形的并且倾斜的，例如依循圆弧或椭圆弧，使得上部较窄而下部较宽。每个右导电互连图案62R可以具有与右阻挡图案52R靠近或接触的基本上垂直且平坦的左侧表面，以及非平面的并且在垂直方向上从与阻止层30靠近或接触的较宽基部到较窄上部而渐变的右侧表面。例如，导电互连图案62R的右侧表面的截面可以是弧形的并且倾斜的，使得上部较窄而下部较宽，例如沿着圆弧或椭圆弧。左导电互连图案62L与右导电互连图案62R可以形成两侧对称结构，在该结构的中部具有中间图案43。
每个填充图案71可以具有渐变的侧表面，所述侧表面具有反斜面(negativeslope)。例如，填充图案71的两个侧表面可以是反弧形的，使得上部较宽而下部较窄。所述弧形的侧面可以具有依循圆弧或椭圆弧的截面形状。
作为CMP工艺的结果，中间图案43、左阻挡图案52L和右阻挡图案52R、左导电互连图案62L和右导电互连图案62R以及填充图案71可以基本上彼此共面。中间图案43可以用作CMP阻止层。
参考图15，该方法还可以包括：通过执行参考图9的上述一系列工艺，在导电图案结构100B上形成覆盖层80并在覆盖层80上形成上层间电介质层90。
根据所公开的实施例，可以形成具有比光刻工艺中的掩模图案的宽度和间隔小的宽度和间隔的导电互连图案。
根据所公开的实施例，可以通过执行一次光刻工艺和用于形成丘形或鞘形形状的一次回蚀工艺来形成导电互连图案，所述导电互连图案的宽度和间隔小于在光刻工艺中形成的掩模图案的宽度和间隔。
虽然已经在特定实施例方面描述了本发明，但是应注意，本领域技术人员可以在不脱离由以下权利要求所限定的本发明的精神和/或范围的情况下通过执行替换、改变和修改而以各种方式来实现本发明。因此，应该注意实施例不是限制性的而是描述性的。

Claims (40)

1.一种半导体器件，包括：
下层间电介质层；
在所述下层间电介质层之上的导电互连图案结构和填充图案；和
在所述导电互连图案结构和所述填充图案之上的上层间电介质层，
其中，所述导电互连图案结构包括：
中间图案，其在所述导电互连图案结构的中部；
第一导电互连图案，其在所述中间图案的第一侧表面上；和
第二导电互连图案，其在所述中间图案的第二侧表面上，
其中，所述第一导电互连图案和所述第二导电互连图案具有彼此对称的结构。
2.如权利要求1所述的半导体器件，其中，所述第一导电互连图案具有垂直平坦的第一侧表面以及倾斜且弧形的第二侧表面。
3.如权利要求2所述的半导体器件，其中，所述第一导电互连图案的所述第二侧表面具有相对小的顶水平宽度和相对大的底水平宽度。
4.如权利要求1所述的半导体器件，其中，所述第二导电互连图案具有垂直平坦的第一侧表面以及弧形的第二侧表面。
5.如权利要求4所述的半导体器件，其中，所述第二导电互连图案的所述第二侧表面具有相对小的顶水平宽度和相对大的底水平宽度。
6.如权利要求1所述的半导体器件，其中，所述第一导电互连图案和所述第二导电互连图案均包括金属。
7.如权利要求1所述的半导体器件，其中，所述中间图案具有垂直平坦的第一侧表面和第二侧表面。
8.如权利要求1所述的半导体器件，其中，所述中间图案包括电介质材料。
9.如权利要求1所述的半导体器件，其中，所述填充图案具有相对小的底水平宽度和相对大的顶水平宽度。
10.如权利要求9所述的半导体器件，其中，所述填充图案具有反弧形的侧表面。
11.如权利要求1所述的半导体器件，其中，所述填充图案包括电介质材料。
12.如权利要求1所述的半导体器件，其中，每个所述导电互连图案结构还包括：
第一阻挡图案，其设置在所述中间图案与所述第一导电互连图案之间；和
第二阻挡图案，其设置在所述中间图案与所述第二导电互连图案之间。
13.如权利要求12所述的半导体器件，其中，所述第一阻挡图案包括垂直部分和水平部分，所述垂直部分在所述中间图案的所述第一侧表面与所述第一导电互连图案的第一侧表面之间，所述水平部分在所述第一导电互连图案的底表面与所述下层间电介质层的顶表面之间。
14.如权利要求12所述的半导体器件，其中，所述第二阻挡图案包括垂直部分和水平部分，所述垂直部分在所述中间图案的所述第二侧表面与所述第二导电互连图案的第一侧表面之间，所述水平部分在所述第二导电互连图案的底表面与所述下层间电介质层的顶表面之间。
15.如权利要求12所述的半导体器件，其中，所述第一阻挡图案和所述第二阻挡图案包括氮化钛。
16.如权利要求12所述的半导体器件，
其中，所述第一导电互连图案的第二侧表面和所述第二导电互连图案的第二侧表面分别与每个所述填充图案的两个侧表面邻接，
所述第一导电互连图案的第一侧表面和底表面与所述第一阻挡图案邻接，并且
所述第二导电互连图案的第一侧表面和底表面与所述第二阻挡图案邻接。
17.如权利要求1所述的半导体器件，其中，所述第一导电互连图案和所述第二导电互连图案以及所述填充图案彼此共面。
18.如权利要求1所述的半导体器件，还包括在所述下层间电介质层与所述填充图案之间的阻止层，
其中，所述阻止层包括比所述填充图案和所述下层间电介质层中所包括的材料更硬的电介质材料。
19.如权利要求1所述的半导体器件，还包括在所述填充图案与所述上层间电介质层之间的覆盖层，
其中，所述覆盖层包括比所述上层间电介质层和所述填充图案中所包括的材料更硬的电介质材料。
20.如权利要求1所述的半导体器件，其中，所述中间图案的平均水平宽度、所述导电互连图案结构的最大水平宽度以及所述填充图案的最小水平宽度基本上彼此相等。
21.一种用于制造半导体器件的方法，包括：
形成阻止层；
在所述阻止层之上形成中间图案材料层；
通过将所述中间图案材料层图案化而形成多个第一初步中间图案；
通过使所述第一初步中间图案收缩而形成多个第二初步中间图案；
形成覆盖所述第二初步中间图案的导电材料层；
通过将所述导电材料层图案化而形成多个初步导电互连图案；
在所述初步导电互连图案之间形成填充层；和
通过去除所述填充层的顶部、所述初步导电互连图案的顶部和所述第二初步中间图案的顶部而形成多个中间图案、多个导电互连图案和多个填充图案。
22.如权利要求21所述的方法，其中，所述第一初步中间图案的垂直高度和水平宽度大于所述第二初步中间图案的垂直高度和水平宽度。
23.如权利要求21所述的方法，其中，所述导电互连图案包括形成在所述中间图案的左侧的左导电互连图案和形成在所述中间图案的右侧的右导电互连图案，
其中，所述左导电互连图案中的每个包括平坦的右侧表面和弧形的左侧表面，以及
所述右导电互连图案中的每个包括平坦的左侧表面和弧形的右侧表面。
24.如权利要求23所述的方法，其中，所述中间图案中的每个包括两个平坦的侧表面，以及
所述填充图案中的每个包括两个弧形以具有反斜面的侧表面，使得底部窄而顶部宽。
25.如权利要求23所述的方法，其中，每个左导电互连图案的水平宽度与每个中间图案的水平宽度之和等于每个第一初步中间图案的水平宽度。
26.如权利要求23所述的方法，其中，每个右导电互连图案的水平宽度与每个中间图案的水平宽度之和等于每个第一初步中间图案的水平宽度。
27.如权利要求23所述的方法，其中，每个左导电互连图案的水平宽度与每个右导电互连图案的水平宽度之和等于每个第一初步中间图案的水平宽度。
28.如权利要求21所述的方法，其中，所述中间图案材料层和所述填充层包括氧化硅、氮化硅以及氮氧化硅中的至少一种，或其任意组合。
29.如权利要求21所述的方法，其中，所述导电材料层包括金属。
30.如权利要求21所述的方法，其中，通过将所述导电材料层图案化而形成所述初步导电互连图案的步骤包括执行回蚀工艺，以及
所述多个初步导电互连图案是通过将所述导电材料层分隔开而形成的。
31.如权利要求21所述的方法，其中，去除所述填充层的顶部、所述初步导电互连图案的顶部和所述第二初步中间图案的顶部的步骤包括执行化学机械抛光CMP工艺，以及
其中，所述中间图案、所述导电互连图案和所述填充图案中的每个的顶表面彼此共面。
32.如权利要求21所述的方法，还包括：
在所述第二初步中间图案与所述导电材料层之间形成阻挡材料层；以及
在形成所述初步导电互连图案之后，通过将所述阻挡材料层图案化而形成物理上分隔开的多个阻挡图案。
33.一种用于制造半导体器件的方法，包括：
在衬底之上形成下层间电介质层；
在所述下层间电介质层之上形成阻止层；
在所述阻止层之上形成第一初步中间图案；
通过使所述第一初步中间图案收缩而形成第二初步中间图案；
形成初步导电互连图案，所述初步导电互连图案覆盖所述第二初步中间图案的顶表面和两个侧表面；
在所述初步导电互连图案之间形成填充层；
通过去除所述填充层、所述初步导电互连图案和所述第二初步中间图案中的每个的顶部，形成具有侧表面的中间图案、在所述中间图案的所述侧表面上的导电互连图案以及在所述导电互连图案之间的填充图案；
在所述中间图案、所述导电互连图案和所述填充图案之上形成覆盖层；以及
在所述覆盖层之上形成上层间电介质层。
34.如权利要求33所述的方法，其中，形成所述第二初步中间图案的步骤包括：通过对所述第一初步中间图案执行各向同性刻蚀工艺而部分地去除所述第一初步中间图案的顶部的一部分和两侧各自的一部分。
35.如权利要求33所述的方法，其中，形成所述初步导电互连图案的步骤包括：
在所述阻止层之上形成导电材料层，所述导电材料层覆盖所述第二初步中间图案的顶表面和侧表面；以及
通过执行回蚀工艺而将所述导电材料层分隔成所述初步导电互连图案。
36.如权利要求33所述的方法，其中，所述填充图案、所述导电互连图案和所述中间图案的顶表面彼此共面。
37.如权利要求33所述的方法，其中，所述导电互连图案包括形成在所述中间图案的左侧的左导电互连图案和形成在所述中间图案的右侧的右导电互连图案，
其中，所述左导电互连图案中的每个包括平坦的右侧表面和弧形的左侧表面，以及
所述右导电互连图案中的每个包括平坦的左侧表面和弧形的右侧表面。
38.如权利要求37所述的方法，其中，所述中间图案中的每个包括两个平坦的侧表面，以及
所述填充图案中的每个包括两个弧形以具有反斜面的侧表面，使得底部窄而顶部宽。
39.如权利要求37所述的方法，每个左导电互连图案的水平宽度与每个中间图案的水平宽度之和等于每个第一初步中间图案的水平宽度。
40.如权利要求37所述的方法，其中，每个右导电互连图案的水平宽度与每个中间图案的水平宽度之和等于每个第一初步中间图案的水平宽度。
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