KR100942075B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 매트릭스 형태의 목표 패턴(예를 들어, DRAM의 활성 영역)을 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
DRAM, 활성 영역, 소자 분리 영역, 6F2, 카본, 카본 폴리머, 더블 패터닝, 피치, 해상도

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming a micro pattern in a semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 매트릭스 형태로 배열된 목표 패턴들을 정의하기 위한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 기판에는 트랜지스터와 같은 다수의 반도체 소자들이 형성되며, 반도체 소자들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다.
DRAM 소자의 경우에는 반도체 기판에 트랜지스터를 형성하고 스토리지 노드 콘택 플러그를 형성하며, 이를 위해 콘택 플러그를 형성하기 전에 층간 절연막을 형성한 후 콘택홀을 형성한다. DRAM은 메모리 셀 어레이의 배열에 따라서 여러 가지로 구분되는데, 6F2 DRAM 소자는 셀 영역에서 활성 영역이 매트릭스 형태로 배열 된다. 특히, 활성 영역이 직사각형으로 형성된다. 한편, 소자의 집적도가 높아짐에 따라 6F2 DRAM 소자에서 활성 영역의 사이즈나 간격은 노광 장비의 해상도(resolution) 한계 이하의 피치를 가지게 된다. 이로 인해, 활성 영역을 정의하기 위한 포토레지스트 패턴 형성 시 포토레지스트막에 대한 노광 공정을 두 차례에 걸쳐서 실시해야 한다. 이로 인해, 공정 단가가 높아지고 해상도의 척도인 k1을 0.20 이하로 감소시키기 어렵다.
본 발명이 제시하는 반도체 소자의 미세 패턴 형성 방법은 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 매트릭스 형태의 목표 패턴(예를 들어, DRAM의 활성 영역)을 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 목표 패턴의 제1 피치보다 2배 큰 제2 피치를 갖는 제1 식각 마스크 패턴들을 열방향으로 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 반도체 기판 상에 보조막을 형성하는 단계와, 보조막을 포함한 반도체 기판 상에 식각 마스크막을 형성하는 단계와, 식각 마스크막, 보조막 및 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 식각 마스크막을 제1 식각 마스크 패턴들 사이에 잔류시켜 제2 피치를 갖는 제2 식각 마스크 패턴이 형성되도록 식각 공정을 실시하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 반도체 기판 상에 보조막을 형성하는 단계와, 보조막을 포함한 반도 체 기판 상에 식각 마스크막을 형성하는 단계와, 식각 마스크막, 보조막 및 제1 식각 마스크 패턴들을 제1 식각 마스크 패턴들과 교차하는 방향으로 격리시키고, 식각 마스크막을 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔류시켜 제2 식각 마스크 패턴이 형성되도록 식각 공정을 실시하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 열방향으로 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 반도체 기판 상에 보조막을 형성하는 단계와, 보조막을 포함한 반도체 기판 상에 식각 마스크막을 형성하는 단계와, 식각 마스크막, 보조막 및 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 식각 마스크막을 격리된 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔류시켜 제2 식각 마스크 패턴이 형성되도록 식각 공정을 실시하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 패터닝하여 열방향으로 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 하드 마스크 상에 보조막을 형성하는 단계와, 보조막을 포함한 반도체 기판 상에 제2 식각 마스크막을 형성하는 단계와, 제2 식각 마스크막, 보조막 및 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 제2 식각 마스크막을 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔 류시켜 제2 식각 마스크 패턴이 형성되도록 식각 공정을 실시하는 단계, 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계, 및 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함한다.
상기의 실시예들에 있어서, 제1 식각 마스크 패턴들의 피치와 제2 식각 마스크 패턴들의 피치가 목표 패턴들의 피치보다 2배 크다. 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께에 의해 제1 및 제2 식각 마스크 패턴의 간격이 결정된다. 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께가 활성 영역의 행방향 간격에 대응한다. 제1 및 제2 식각 마스크 패턴의 폭이 활성 영역의 단방향 폭에 대응한다. 제1 식각 마스크 패턴이 격리되는 간격이 활성 영역의 열방향 간격에 대응한다. 식각 공정에 의해 격리된 제1 식각 마스크 패턴의 길이가 활성 영역의 장방향 길이에 대응한다. 식각 공정에 의해 격리된 제1 식각 마스크 패턴의 길이가 폭의 두배가 될 수 있다.
상기의 실시예들에 있어서, 제1 식각 마스크 패턴들을 형성하는 단계는, 제1 식각 마스크막 상에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 이용한 식각 공정으로 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계, 및 포토레지스트 패턴이 제거되도록 하드 마스크막을 더 식각하는 단계를 포함한다.
상기의 실시예들에 있어서, 식각 공정을 실시하는 단계는, 제1 식각 마스크 패턴과 교차하는 방향으로 식각 마스크막 및 보조막이 격리되도록 식각 마스크막 및 보조막을 식각하는 단계, 및 보조막 사이에 노출된 제1 식각 마스크 패턴들을 식각하고, 격리된 식각 마스크막이 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 잔류되도록 식각 마스크막을 식각하여 제2 식각 마스크 패턴들을 형성하는 단계를 포함한다.
상기의 실시예들에 있어서, 식각 공정을 실시하는 단계는, 제1 식각 마스크 패턴과 교차하는 방향으로 제2 식각 마스크막 및 보조막이 격리되도록 제2 식각 마스크막 및 보조막을 식각하는 단계, 및 보조막 사이에 노출된 제1 식각 마스크 패턴들을 식각하고, 격리된 제2 식각 마스크막이 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 잔류되도록 제2 식각 마스크막을 식각하여 제2 식각 마스크 패턴들을 형성하는 단계를 포함한다.
상기의 실시예들에 있어서, 제1 및 제2 식각 마스크 패턴은 동일한 물질로 형성되는 것이 바람직하며, Si 함유 Barc막으로 형성할 수 있다. 보조막은 카본 폴리머막으로 형성하는 것이 바람직하며, 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거할 수 있다. 하드 마스크막은 카본막으로 형성할 수 있다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 식각 마스크 패턴들을 형성하기 위하여 실시되는 노광 공정 시 목표 패턴보다 2배 큰 피치를 갖는 포토레지스트 패턴을 형성하므로, 노광 장비의 해 상도보다 미세한 패턴을 형성할 수 있다.
둘째, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성함으로써 정렬 오차가 발생되는 것을 방지할 수 있다.
셋째, 제1 및 제2 식각 마스크 패턴들의 간격을 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께로 제어할 수 있다. 따라서, 제1 및 제2 식각 마스크 패턴들의 간격을 보다 정확하게 제어할 수 있다.
넷째, 제1 식각 마스크 패턴, 보조막 및 제2 식각 마스크 패턴을 Si 함유 Barc막이나 카본 폴리머막과 같이 투명한 막으로 형성하는 경우, 후속 노광 공정 시 오버레이 버어니어와 같은 정렬 키를 노출시키기 위한 키 오픈 공정을 생략할 수 있다.
다섯째, Si 함유 Barc막의 식각 공정과 카본 폴리머막의 증착 공정을 동일한 장비 내에서 진공 상태를 유지하면 연속적인 인-시투(In-situ) 방식으로 실시할 수 있으므로, 공정 조건을 안정적으로 유지할 수 있으며 공정 시간을 줄일 수 있다.
여섯째, Si 함유 Barc막을 스핀 코팅 방식으로 형성하면 매립 특성이 향상되므로, 종횡비가 큰 미세 패턴 사이의 공간에도 보이드 없이 Si 함유 Barc막을 용이하게 형성할 수 있다.
일곱째, 종래에는 매트릭스 형태로 배열되는 활성 영역을 정의하기 위하여 홀수 번째 행과 홀수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제1 마스크와 짝수 번째 행과 짝수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제2 마스크를 이용하여 노광 공정을 실시하였다. 이로 인해 2개의 마스크를 사용하기 때 문에 정렬 오차에 문제가 발생될 수 있다. 하지만, 본 발명에서는 패터닝 공정이 수평 방향과 수직 방향으로 한번씩 진행되므로, 정렬 오차가 발생하더라도 목표 패턴들(활성 영역들)의 폭과 간격을 정확하게 제어할 수 있다. 즉, 정렬 오차에 의한 패턴 불량을 방지할 수 있다.
여덟째, DRAM에서 콘택 어레이를 DEET(Double Expose & Etch Tech)로 구현하려면 체크 보드(Check board) 형태로 마스크를 2장으로 분리해야 한다. 체크 보드 타입의 콘택 어레이를 노광 장비로 디파인(define)하려면 2차원으로 대칭인 형태의 조명(Illumination)을 적용해야 하므로 해상도가 떨어지게 된다. 이로 인해 DEET로 구현할 수 있는 k1은 0.20 이상이다. 하지만, 본 발명에서는 라인 형태를 노광 장비로 디파인(define)하므로 쌍극자(dipole)와 같은 강한 조명을 적용하여 k1을 0.14까지 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경 우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 하드 마스크막(103), 제1 식각 마스크막(105), 제1 반사 방지막(107) 및 제1 포토레지스트 패턴(109)을 형성한다. 하드 마스크막(103)을 형성하기 전에 산화막과 같은 버퍼막을 더 형성할 수 있다. 여기서, 하드 마스크막(103)은 카본막으로 형성하는 것이 바람직하며, 카본막은 스핀 코팅 방식을 적용하여 형성할 수 있다. 제1 식각 마스크막(105)은 Si 함유 Barc(Bottom anti reflection coating)막으로 형성하는 것이 바람직하다. 제1 반사 방지막(107)은 제1 포토레지스트 패턴(109)을 형성하기 위한 노광 공정 시 난반사를 억제하기 위하여 형성된다. 제1 식각 마스크막(105)이 반사 방지 기능을 수행할 수 있으면 제1 반사 방지막(107)은 생략 가능하다.
상기에서, 직사각형의 목표 패턴들이 매트릭스 형태로 배열되고 이러한 목표 패턴들을 정의하기 위한 하드 마스크 패턴을 형성하는 경우를 예로써 설명하기로 한다. 즉, 매트릭트 형태로 배열된 직사각형의 하드 마스크 패턴이 형성되는 경우를 예로써 설명하기로 한다. 매트릭스 형태의 하드 마스크 패턴은 6F2 DRAM 제조 공정에서 활성 영역을 정의하기 위하여 사용될 수 있으며, 이 경우 하드 마스크 패 턴은 소자 분리 영역의 반도체 기판을 식각하기 위한 식각 공정 시 소자 분리 마스크로 사용될 수 있다.
활성 영역들(Active Region; AR)은 매트릭스 형태로 배열되며 직사각형으로 정의된다. 활성 영역(AR)의 장방향의 길이(L)는 단반향의 폭(W)보다 길며, 2배가 될 수 있다. 제1 포토레지스트 패턴(109)은 일방향으로 평행하게 형성된다. 구체적으로 예를 들어 설명하면, 6F2 DRAM 소자의 경우 홀수번째(또는 짝수번째) 열에 위치하는 활성 영역(AR)들 상에 활성 영역(AR)의 장방향과 평행한 방향으로 형성된다. 따라서, 제1 포토레지스트 패턴(109)의 피치(P2)는 활성 영역(AR)의 행방향 피치(P1)의 두 배가 된다. 또한, 제1 포토레지스트 패턴(109)의 폭이 활성 영역(AR)의 폭을 결정한다.
도 1b를 참조하면, 제1 포토레지스트 패턴(109)을 이용한 식각 공정으로 제1 반사 방지막(107) 및 제1 식각 마스크막(105)을 패터닝하여 제1 식각 마스크 패턴(105a)을 형성한다. 제1 포토레지스트 패턴(109)의 형태에 따라, 제1 식각 마스크 패턴(105a)도 홀수번째(또는 짝수번째) 행(또는 열)의 활성 영역(AR)들 상에서 일방향으로 평행하게 패터닝되며, 제1 식각 마스크 패턴(105a)의 피치(P2)는 활성 영역(AR) 피치의 두 배가 된다. 또한, 제1 식각 마스크 패턴(105a)의 폭은 활성 영역(AR)의 폭을 결정한다.
한편, 제1 식각 마스크 패턴(105a)을 형성한 후 제1 포토레지스트 패턴(109) 및 제1 반사 방지막(107)을 잔류시킨 상태에서 후속 공정을 진행할 수 있으나, 후속 열공정에 의해 제1 포토레지스트 패턴(109) 및 제1 반사 방지막(107)이 변성되 어 패턴이 붕괴될 수 있다. 따라서, 제1 포토레지스트 패턴(109) 및 제1 반사 방지막(107)을 제거하는 것이 바람직하다. 제1 포토레지스트 패턴(109) 및 제1 반사 방지막(107)을 제거하기 위하여 추가로 식각 공정을 실시할 수 있다. 또한, 제1 식각 마스크막(105)을 식각하여 제1 식각 마스크 패턴(105a)을 형성하고 하드 마스크막(103)의 노출된 부분을 보다 더 식각하면, 식각 선택비가 차이가 나더라도 제1 포토레지스트 패턴(109) 및 제1 반사 방지막(107)을 함께 제거할 수 있다. 후자의 경우, 제1 식각 마스크 패턴(105a)을 형성한 후 후속 공정(예를 들어, 제2 식각 마스크막 형성 공정)을 실시하기 전에 실시하는 하드 베이킹 공정을 생략할 수 있다. 또한, 제1 식각 마스크 패턴(105a)을 형성하기 위한 식각 공정과 제2 식각 마스크막 형성 공정을 동일한 챔버 내에서 진공 상태를 유지하면서 연속적으로 실시하는 인시투(In-situ) 방식으로 실시할 수 있다. 한편, 제1 포토레지스트 패턴(109) 또는 제1 반사 방지막(107)의 일부가 잔류되더라도 잔류되는 양이 작기 때문에, 후속 열공정에 의해 패턴 붕괴가 발생되는 것을 방지할 수 있다. 노출된 하드 마스크막(103)의 일부를 식각함에 따라 하드 마스크막(103)에는 트렌치가 형성된다.
도 1c를 참조하면, 노출된 제1 식각 마스크 패턴(105a)의 표면을 포함한 하드 마스크막(103) 상에 보조막(111)을 형성한다. 보조막(111)은 카본 폴리머로 형성하는 것이 바람직하다.
보조막(111)은 제1 식각 마스크 패턴(105a)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 제1 식각 마스크 패턴(105a)의 측벽에 형성되는 보조막(111)의 두께는 후속 공정에서 활성 영역의 일방향 간격을 결정하게 되므로, 활 성 영역의 일방향 간격에 따라 보조막(111)의 두께를 조절하는 것이 바람직하다. 보조막(111)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제1 식각 마스크 패턴(105a) 사이의 보조막(111)에는 활성 영역(AR)의 폭에 대응하는 트렌치와 같은 요(凹)부(111a)가 발생한다. 즉, 보조막(111)의 요(凹)부에 대응하는 리세스의 폭이 활성 영역의 폭이 된다.
도 1d를 참조하면, 제1 식각 마스크 패턴(105a)의 측벽에 형성된 보조막(111) 사이의 공간(즉, 리세스 또는 요부)이 채워지도록 보조막(111)을 포함한 반도체 기판(101) 상에 제2 식각 마스크막(113)을 형성한다. 제2 식각 마스크막(113)상에는 제2 반사 방지막(115)을 형성한다. 제2 반사 방지막(115) 상에는 제2 포토레지스트 패턴(117)을 형성한다.
제2 식각 마스크막(113)은 후속 공정을 용이하게 하기 위하여 제1 식각 마스크 패턴(105a)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2 식각 마스크막(113)은 Si 함유 BARC막으로 형성할 수 있다. 도 1a에서 설명한 바와 같이, 제2 식각 마스크막(113)이 제2 포토레지스트 패턴(117)을 형성하기 위한 노광 공정 시 난반사 방지 기능을 수행할 수 있는 경우, 제2 반사 방지막(115)은 생략 가능하다.
제2 포토레지스트 패턴(117)은 제1 포토레지스트 패턴(도 1a의 109)과 교차하는 방향으로 형성되며, 제2 포토레지스트 패턴(117)의 폭보다 2배 넓은 폭으로 형성된다. 구체적으로 예를 들어 설명하면, 6F2 DRAM 소자의 경우 제2 포토레지스트 패턴(117)은 열방향의 활성 영역(AR)들 상에서 제1 포토레지스트 패턴(도 1a의 109)과 교차하는 방향으로 평행하게 형성된다. 제2 포토레지스트 패턴(117)의 행방 향 피치는 활성 영역(AR)의 행방향 사이의 피치와 동일하다. 또한, 제2 포토레지스트 패턴(117)의 폭(L)은 활성 영역(AR)의 장방향 길이(도 1a의 L)에 대응한다.
도 1e를 참조하면, 제2 포토레지스트 패턴(117)을 이용한 식각 공정으로 제2 반사 방지막(115) 및 제2 식각 마스크막(113)을 식각한다. 이어서, 제2 포토레지스트 패턴(117) 사이에 노출된 보조막(111)을 식각한다. 보조막(111)을 식각할 때 제2 포토레지스트 패턴(117) 및 제2 반사 방지막(115)과의 식각 선택비가 동일하도록 식각 공정 조건을 조절함으로써, 제2 포토레지스트 패턴(117)과 제2 반사 방지막(115)을 함께 제거할 수 있다. 만일, 제2 포토레지스트 패턴(117) 및 제2 반사 방지막(115)이 잔류된다면 추가로 식각 공정을 실시하여 제2 포토레지스트 패턴(117) 및 제2 반사 방지막(115)을 제거한다. 이로써, 보조막(111)은 행방향으로 격리된다.
이어서, 제2 포토레지스트 패턴(117)이 제거된 후 노출된 제2 식각 마스크막(113)과 보조막(111) 사이에 노출된 제1 식각 마스크 패턴(105a)을 식각한다. 이로써, 제1 식각 마스크 패턴(105a)은 열방향으로 격리된다. 또한, 제2 식각 마스크막(113)은 제1 식각 마스크 패턴(105a)의 측벽에 형성된 보조막(111) 사이의 단차가 낮은 요(凹)부에만 잔류된다. 이로써, 제2 식각 마스크 패턴(113a)이 제1 식각 마스크 패턴(105a) 사이에 자동 정렬되어 형성된다. 즉, 제1 식각 마스크 패턴(105a)은 홀수 번째(또는 짝수 번째) 열의 활성 영역 상에만 잔류되고, 제2 식각 마스크 패턴(113a)은 짝수 번째(또는 홀수 번째) 열의 활성 영역 상에만 잔류된다.
제2 식각 마스크 패턴(113a)은 제1 식각 마스크 패턴(105a) 사이에 평행하게 형성되며, 제1 식각 마스크 패턴(105a)과 같이 목표 패턴의 피치보다 2배 큰 피치(P3)를 갖는다. 제2 식각 마스크 패턴(113a)의 폭(W)은 활성 영역의 폭에 대응한다.
한편, 제1 식각 마스크 패턴(105a)과 제2 식각 마스크 패턴(113a)의 간격은 제1 식각 마스크 패턴(105a)의 측벽에 형성된 보조막(111)의 두께에 의해 자동적으로 정해진다. 특히, 제1 식각 마스크 패턴(105a)의 양측벽에 형성된 보조막(111)의 두께가 균일하다면 제1 식각 마스크 패턴(105a) 사이의 중앙에 제2 식각 마스크 패턴(113a)이 자동 정렬된다. 제2 식각 마스크 패턴(113a)이 형성됨에 따라 제1 식각 마스크 패턴(105a)의 측벽 및 상부에 형성된 보조막(111)이 노출된다.
도 1f를 참조하면, 제1 및 제2 식각 마스크 패턴들(105a 및 113a) 사이의 보조막(111)을 제거한다. 보조막(111)은 O2 플라즈마를 이용한 식각 공정으로 제거할 수 있다. 이때, 제1 식각 마스크 패턴(105a) 상부의 보조막(111)도 함께 제거된다. 보조막(111)이 제거됨에 따라, 제1 및 제2 식각 마스크 패턴들(105a 및 113a) 사이의 하드 마스크막(105)이 노출된다. 하드 마스크막(105)의 노출된 부분을 제거하여 하드 마스크 패턴(105a)을 형성한다. 하드 마스크 패턴(105a)은 활성 영역들(AR) 상에만 잔류된다. 이후, 도면에는 도시되어 있지 않지만, 하드 마스크 패턴(105a)을 이용한 식각 공정으로 반도체 기판(101)을 식각하여 소자 분리 영역에 트렌치를 형성할 수 있다.
상기에서는 제1 및 제2 식각 마스크 패턴들(105a 및 113a)을 이용하는 식각 공정으로 하드 마스크막(103)을 패터닝하여 하드 마스크 패턴(103a)을 형성한 후, 하드 마스크 패턴(103a)을 이용하는 식각 공정으로 반도체 기판(101)을 식각하였다. 하지만, 하드 마스크막(103)을 사용하지 않고 제1 및 제2 식각 마스크 패턴들(105a 및 113a)을 이용한 식각 공정으로 반도체 기판(101)을 직접 식각할 수도 있다. 이 경우, 하드 마스크막(103)의 형성 공정과 식각 공정을 생략할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 하드 마스크막
103a : 하드 마스크 패턴 105 : 제1 식각 마스크막
105a : 제1 식각 마스크 패턴 107 : 제1 반사 방지막
109 : 제1 포토레지스트 패턴 111 : 보조막
111a : 보조막에 발생된 요(凹)부, 트렌치
113 : 제2 식각 마스크막 113a : 제2 식각 마스크 패턴
115 : 제2 반사 방지막 117 : 제2 포토레지스트 패턴
AR : 목표 패턴 영역, 활성 영역
L : 목표 패턴의 길이, 활성 영역의 장방향 길이
W : 목표 패턴의 폭, 활성 영역의 단방향 폭
P1 : 목표 패턴의 피치, 활성 영역의 피치
P2 : 제1 식각 마스크 패턴의 피치
P3 : 제2 식각 마스크 패턴의 피치

Claims (20)

  1. 반도체 기판 상에 목표 패턴의 제1 피치보다 2배 큰 제2 피치를 갖는 제1 식각 마스크 패턴들을 열방향으로 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판 상에 보조막을 형성하는 단계;
    상기 보조막을 포함한 상기 반도체 기판 상에 식각 마스크막을 형성하는 단계;
    상기 식각 마스크막, 상기 보조막, 상기 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 상기 식각 마스크막을 상기 제1 식각 마스크 패턴들 사이에 잔류시켜 상기 제2 피치를 갖는 제2 식각 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 반도체 기판 상에 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판 상에 보조막을 형성하는 단계;
    상기 보조막을 포함한 상기 반도체 기판 상에 식각 마스크막을 형성하는 단계;
    상기 식각 마스크막, 상기 보조막, 상기 제1 식각 마스크 패턴들을 상기 제1 식각 마스크 패턴들과 교차하는 방향으로 격리시키고, 상기 식각 마스크막을 상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔류시켜 제2 식각 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 반도체 기판 상에 열방향으로 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 반도체 기판 상에 보조막을 형성하는 단계;
    상기 보조막을 포함한 상기 반도체 기판 상에 식각 마스크막을 형성하는 단계;
    상기 식각 마스크막, 상기 보조막 및 상기 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 상기 식각 마스크막을 격리된 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔류시켜 제2 식각 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  4. 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 패터닝하여 열방향으로 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 하드 마스크 상에 보조막을 형성하는 단계;
    상기 보조막을 포함한 상기 반도체 기판 상에 제2 식각 마스크막을 형성하는 단계;
    상기 제2 식각 마스크막, 상기 보조막 및 상기 제1 식각 마스크 패턴들을 행방향으로 격리시키고, 상기 제2 식각 마스크막을 상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막 사이의 공간에 잔류시켜 제2 식각 마스크 패턴이 형성되도록 식각 공정을 실시하는 단계;
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴들의 피치와 상기 제2 식각 마스크 패턴들의 피치가 목표 패턴들의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께에 의해 상기 제1 및 제2 식각 마스크 패턴의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께가 활성 영역의 행방향 간격에 대응하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 식각 마스크 패턴의 폭이 활성 영역의 단방향 폭에 대응하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴이 격리되는 간격이 활성 영역의 열방향 간격에 대응하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 식각 공정에 의해 격리된 상기 제1 식각 마스크 패턴의 길이가 활성 영역의 장방향 길이에 대응하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 식각 공정에 의해 격리된 상기 제1 식각 마스크 패턴의 길이가 폭의 두배인 반도체 소자의 미세 패턴 형성 방법.
  12. 제 4 항에 있어서, 상기 제1 식각 마스크 패턴들을 형성하는 단계는,
    상기 제1 식각 마스크막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 식각 마스크막을 식각하여 상기 제1 식각 마스크 패턴들을 형성하는 단계; 및
    상기 포토레지스트 패턴이 제거되도록 상기 하드 마스크막을 더 식각하는 단 계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기 식각 공정을 실시하는 단계는,
    상기 제1 식각 마스크 패턴과 교차하는 방향으로 상기 식각 마스크막 및 상기 보조막이 격리되도록 상기 식각 마스크막 및 상기 보조막을 식각하는 단계; 및
    상기 보조막 사이에 노출된 상기 제1 식각 마스크 패턴들을 식각하고, 격리된 상기 식각 마스크막이 상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 잔류되도록 상기 식각 마스크막을 식각하여 상기 제2 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제 4 항에 있어서, 상기 식각 공정을 실시하는 단계는,
    상기 제1 식각 마스크 패턴과 교차하는 방향으로 상기 제2 식각 마스크막 및 상기 보조막이 격리되도록 상기 제2 식각 마스크막 및 상기 보조막을 식각하는 단계; 및
    상기 보조막 사이에 노출된 상기 제1 식각 마스크 패턴들을 식각하고, 격리된 상기 제2 식각 마스크막이 상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 잔류되도록 상기 제2 식각 마스크막을 식각하여 상기 제2 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  15. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 식각 마스크 패턴은 동일한 물질로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  16. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴은 Si 함유 Barc막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  17. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제2 식각 마스크 패턴은 Si 함유 Barc막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  18. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 보조막은 카본 폴리머막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  19. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거되는 반도체 소자의 미세 패턴 형성 방법.
  20. 제 4 항에 있어서,
    상기 하드 마스크막이 카본막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
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