CN108615758A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n‑型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n‑型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n‑型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。

Description

半导体器件及其制造方法
相关申请的引证
本申请要求于2016年12月13日提交的韩国专利申请第10-2016-0169810号的优先权，其全部内容通过引证结合于此以用于所有目的。
技术领域
本发明涉及一种包含碳化硅(SiC)的半导体器件及其制造方法。
背景技术
功率半导体器件需要低导通电阻或低饱和电压，以便在允许特别大的电流流动的同时降低导电状态下的功耗。另外，需要可在断开状态或开关断开的时刻经受PN结的施加至功率半导体器件的两端的反向高电压的特性，即，高击穿电压特性。
在功率半导体器件中，金属氧化物半导体场效应晶体管(MOSFET)数字电路和模拟电路是最常见的场效应晶体管。
形成功率半导体器件的原材料的外延层或漂移区的浓度和厚度根据电力系统所需的额定电压来确定。根据泊松方程，当要求功率半导体器件的高击穿电压时，需要浓度低和厚度厚的外延层或漂移区，然而，它们是增加导通电阻并降低正向电流密度的原因。
在本发明的该背景部分中公开的信息仅用于增强对本发明的整体背景的理解并且不得被视为承认或任何形式地暗示该信息构成对于本领域技术人员而言已知的现有技术。
发明内容
本发明的各种实施方式涉及一种提高电流密度的碳化硅半导体器件。
根据本发明的示例性实施方式的半导体器件，包含：n-型层，布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n-型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n-型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
辅助电极可与p型区域接触。
根据本发明的示例性实施方式的半导体器件可进一步包含：第一沟槽，布置在n-型层处；以及栅极绝缘层，布置在第一沟槽中。
栅电极可布置在第一沟槽中，并且辅助n+型区域可布置为邻近于第一沟槽的侧表面。
p型区域可布置为邻近于第一沟槽的侧表面。
根据本发明的示例性实施方式的半导体器件可进一步包含：绝缘层，布置在栅电极、辅助电极与源电极之间。
根据本发明的示例性实施方式的半导体器件可进一步包含：第二沟槽，布置在n-型层处且与第一沟槽分离。
p型区域可布置为邻近于第二沟槽的侧表面，并且可在第二沟槽的下表面下方延伸。
n+型区域可布置在第二沟槽的下表面下。
辅助电极可经由第二沟槽的侧表面从辅助n+型区域上方延伸至第二沟槽的下表面。
根据本发明的示例性实施方式的半导体器件可进一步包含：栅极绝缘层，布置在n-型层、p型区域和辅助n+型区域上。
栅电极可布置在栅极绝缘层上，并且辅助电极可布置在栅极绝缘层的侧表面处。
根据本发明的示例性实施方式的半导体器件的制造方法，包括：在n+型碳化硅衬底的第一表面处形成n-型层；蚀刻n-型层以形成第一沟槽和第二沟槽；形成邻近于第二沟槽的侧表面并延伸至第二沟槽的下表面的p型区域；在p型区域和n-型层上形成辅助n+型区域；形成与辅助n+型区域分离且布置在p型区域中的n+型区域；在辅助n+型区域上形成辅助电极；在第一沟槽中形成栅极绝缘层；在栅极绝缘层上形成栅电极；在栅电极和辅助电极上形成绝缘层；在绝缘层和n+型区域上形成源电极；以及在n+型碳化硅衬底的第二表面处形成漏电极，其中，辅助电极与栅电极和源电极分离，并且源电极与n+型区域接触。
根据本发明的示例性实施方式，通过布置与栅电极和源电极分离的辅助电极，当施加正向电压时，由于电子导致的电流以及由于空穴导致的电流通过辅助电极而在漏电极与源电极之间流动，由此半导体器件的电流密度可提高。因此，由于电流密度提高，所以针对相同电流量，半导体器件的面积可降低。
另外，半导体器件的导通电阻可通过由于空穴导致的电流的流动而降低。
本发明的方法和装置具有从附图中将显而易见或在附图中更详细阐述的其他特征和优点，附图被结合在此，并且与以下具体实施方式一起用于解释本发明的特定原理。
附图说明
图1是示意性描绘根据本发明的示例性实施方式的半导体器件的一个实例的截面图。
图2、图3和图4是示意性描绘根据图1的半导体器件的运行的视图。
图5、图6、图7、图8、图9和图10是示意性描绘根据本发明的示例性实施方式的半导体器件的制造方法的一个实例的视图。
图11、图12和图13是示意性描绘根据本发明的示例性实施方式的半导体器件的一个实例的截面图。
应理解，附图不一定按比例绘制，呈现了例证本发明的基本原理的各种特征的略微简化表示。如在此公开的本发明的具体设计特征(例如，包含具体尺寸、方位、位置以及形状)将部分地由具体预期应用和使用环境确定。
在附图中，贯穿附图的一些图，参考标号指的是本发明的相同或等同部件。
具体实施方式
现在将详细参考本发明的各个实施方式，其实例在附图中示出并且描述如下。尽管本发明将与示例性实施方式相结合进行描述，但是将理解，本说明并非旨在将本发明限制为那些示例性实施方式。相反，本发明旨在不仅涵盖示例性实施方式，而且还涵盖可包含在由所附权利要求限定的本发明的精神和范围内的各种替换、修改、等同物及其他实施方式。
另外，当层被称为在另一层或衬底“上”时，该层可直接形成在另一层或衬底上，或者第三层可介于其间。
图1是示意性描绘根据本发明的示例性实施方式的半导体器件的一个实例的截面图。
参考图1，根据本示例性实施方式的半导体器件包括：n+型碳化硅衬底100、n-型层200、p型区域300、辅助n+型区域400、n+型区域450、辅助电极500、栅电极700、源电极800以及漏电极900。
n-型层200布置在n+型碳化硅衬底100的第一表面处。彼此分离的第一沟槽210和第二沟槽220布置在n-型层200处。第一沟槽210与第二沟槽220的深度可彼此相等。
p型区域300布置为邻近于第二沟槽220的侧表面，并且向下延伸至第二沟槽220的下表面。p型区域300不与第一沟槽210的侧表面接触。
辅助n+型区域400布置在n-型层200和p型区域300上，并且布置在第一沟槽210与第二沟槽220之间。
n+型区域450布置在第二沟槽220的下表面下，并且布置在p型区域300中。n+型区域450与辅助n+型区域400彼此分离。
辅助电极500布置在辅助n+型区域400上，并且穿过第二沟槽220的侧表面的内部延伸至第二沟槽220的下表面。即，辅助电极500与辅助n+型区域400接触，并且在第二沟槽220的侧表面和下表面处，辅助电极500与p型区域300接触。辅助电极500与栅电极700、源电极800和漏电极900分离。辅助电极500可包含欧姆金属。
栅极绝缘层610布置在第一沟槽210中。栅电极700布置在栅极绝缘层610上。栅极绝缘层610延伸到布置为邻近于第一沟槽210的辅助n+型区域400上。栅极绝缘层610可包含氧化硅(SiO2)，并且栅电极700可包含多晶硅酮(poly-crystalline silicone)或金属。
绝缘层620布置在栅电极700和辅助电极500上。绝缘层620覆盖栅电极700。绝缘层620延伸至第二沟槽220的下表面，并且覆盖辅助电极500。
源电极800布置在n+型区域450上、绝缘层620上以及第二沟槽220中。在第二沟槽220的下表面处，源电极800与n+型区域450接触。漏电极900布置在n+型碳化硅衬底100的第二表面处。此处，源电极800和漏电极900可包含欧姆金属。另外，n+型碳化硅衬底100的第二表面指与n+型碳化硅衬底100的第一表面相对的表面。
接下来，将参考图2、图3和图4描述根据本示例性实施方式的半导体器件的运行。
图2、图3和图4是示意性描绘根据图1的半导体器件的运行的视图。
图2是描绘图1的半导体器件的断开状态的视图。图3和图4是描绘图1的半导体器件的导通状态的视图。图3是描绘在图1的半导体器件小于拐点电压(knee voltage)时的运行状态的视图。图4是描绘在图1的半导体器件大于拐点电压时的运行状态的视图。图3的运行和图4的运行连续执行。
在以下条件中执行半导体器件的断开状态。
VGS<VTH，VDS≥0V
在以下条件中出现小于拐点电压的半导体器件的运行。
VGS≥VTH，0<VDS<Vknee
在以下条件中出现大于拐点电压的半导体器件的运行。
VGS≥VTH，VDS≥Vknee
此处，VTH是MOSFET的阈值电压，Vknee是拐点电压，VGS是(VG-VS)，并且VDS是(VD-VS)。VG是施加至栅电极的电压，VD是施加至漏电极的电压，并且VS是施加至源电极的电压。
另一方面，电压不直接施加至辅助电极500。
参考图2，当关断半导体器件时，耗尽层50形成在n-型层200中，其中，不产生电子流和电流。耗尽层50围绕第一沟槽210的侧表面和下表面，并且围绕p型区域300。
参考图3，当半导体器件在拐点电压以下运行时，与半导体器件的关断相比，形成在第一沟槽210的下表面下的耗尽层50以及形成在第一沟槽210的侧表面处的耗尽层50被移除。即，耗尽层50仅形成在包围p型区域300的区域处。
在本情况下，沟道形成在布置为邻近于第一沟槽210的侧表面的n-型层200处，并且电子(e-)通过沟道从辅助n+型区域400移动至漏电极900。因此，通过电子(e-)的电流从漏电极900流动至辅助n+型区域400。根据电流的流动，电压被施加至辅助电极500和p型区域300。
参考图3，当半导体器件在拐点电压以上运行时，与在拐点电压以下运行的半导体器件相比，形成在p型区域300下的部分耗尽层50被移除。即，耗尽层50不形成在与n+型区域450相对应的部分的部分中。
在本情况下，电子(e-)通过n+型区域450从源电极800移动至漏电极900。因此，通过电子(e-)的电流从漏电极900流动至源电极800。
另外，空穴(h+)从漏电极900移动至源电极800。因此，通过空穴(h+)的电流从漏电极900移动至源电极800。
如上所述，当施加正向电压时，根据本示例性实施方式的半导体器件通过辅助电极500使得由于电子导致的电流以及由于空穴导致的电流在漏电极900与源电极800之间流动，电流密度可提高。由于电流密度可提高，所以针对相同电流量，半导体器件的面积可降低。
另外，半导体器件的导通电阻可通过由于空穴的电流的流动而降低。
随后，参考表1，比较根据本示例性实施方式的半导体器件与根据比较例的半导体器件的特性。
根据比较例的半导体器件是其中未应用加根据本示例性实施方式的辅助电极的普通MOSFET器件。
表1示出根据本示例性实施方式的半导体器件与根据比较例的半导体器件的模拟结果。
在表1中，通过使根据本示例性实施方式的半导体器件与比较例的半导体器件的击穿电压几乎相等，来比较电流密度。
(表1)
参考表1，根据比较例的半导体器件的导通电阻表现为11.0mΩcm2，并且根据本示例性实施方式的半导体器件的导通电阻表现为6.9mΩcm2。结果可证实，针对根据比较例的半导体器件的导通电阻，根据本示例性实施方式的半导体器件的导通电阻降低了约37％。
在电流密度的情况下，结果可证实，在10V时，根据比较例的半导体器件与根据本示例性实施方式的半导体器件几乎相同，并且在15V和20V时，根据本示例性实施方式的半导体器件大于根据比较例的半导体器件。
接下来，将参考图1和图5、图6、图7、图8、图9和图10描述根据本发明的示例性实施方式的半导体器件的制造方法。
图5、图6、图7、图8、图9和图10是示意性描绘根据本发明的示例性实施方式的半导体器件的制造方法的一个实例的视图。
参考图5，制备n+型碳化硅衬底100，并且n-型层200通过外延生长形成在n+型碳化硅衬底100的第一表面处。
参考图6，蚀刻n-型层200以形成彼此分离的第一沟槽210和第二沟槽220。在本情况下，第一沟槽210和第二沟槽220可同时形成。
参考图7，将包含硼(B)、铝(Al)、镓(Ga)和铟(In)的p型离子注入至第二沟槽220的侧表面和下表面，以形成p型区域300。因此，p型区域300布置为邻近于第二沟槽220的侧表面，并且在第二沟槽220的下表面以下延伸。
参考图8，将包含氮(N)、磷(P)、砷(As)和锑(Sb)等的n型离子注入至p型区域300和n-型层200中，以形成彼此分离的辅助n+型区域400和n+型区域450。辅助n+型区域400形成在布置于第一沟槽210与第二沟槽220之间的p型区域300和n-型层200上。n+型区域450形成在布置于第二沟槽220的下表面下方的p型区域300中。
参考图9，辅助电极500形成在辅助n+型区域400上。在辅助n+型区域400上，辅助电极500通过第二沟槽220的侧表面的内部延伸至第二沟槽220的下表面。因此，在第二沟槽220的侧表面和下表面处，辅助电极500与p型区域300接触。
参考图10，在栅极绝缘层610形成于第一沟槽210处之后，栅电极700形成在栅极绝缘层610上，随后绝缘层620形成在栅电极700和辅助电极500上。
参考图1，源电极800形成在绝缘层620和n+型区域450上，并且漏电极900形成在n+型碳化硅衬底100的第二表面处。
另一方面，在根据本示例性实施方式的半导体器件的制造方法中，在同时形成第一沟槽210和第二沟槽220之后，形成p型区域300，然而不限于此，第一沟槽210和第二沟槽220可分别形成。例如，可在首先形成第一沟槽210之后，可形成第二沟槽220随后可形成p型区域300，或者可在首先形成第二沟槽220之后，可形成p型区域300随后可形成第一沟槽210。
另一方面，辅助电极可应用于各种结构的半导体器件以及根据本示例性实施方式的半导体器件的结构。这些将参考图11、图12和图13进行描述。
图11、图12和图13是示意性描绘根据本发明的示例性实施方式的半导体器件的一个实例的截面图。
参考图11，除了p型区域300的形状以外，根据本示例性实施方式的半导体器件与根据图1的半导体器件相同。因此，针对相同结构的描述被省略。
p型区域300布置为邻近于第二沟槽220的侧表面，并且在第二沟槽220的下表面以下延伸。另外，p型区域300布置为邻近于第一沟槽210的侧表面。因此，在根据本示例性实施方式的半导体器件的导通运行中，沟道形成在布置为邻近于第一沟槽210的侧表面的p型区域300处。
参考图12，在根据本示例性实施方式的半导体器件中，与根据图1的半导体器件相比，不存在第二沟槽220。
p型区域300布置在n-型层200上并且布置为邻近于第一沟槽210的侧表面，并且n+型区域450和辅助n+型区域400彼此分离并布置在p型区域300中。辅助n+型区域450布置为邻近于第一沟槽210的侧表面。
辅助电极500布置在辅助n+型区域400和p型区域300上。辅助电极500与p型区域300的上表面接触。结构的剩余部分与根据图1的半导体器件的结构相同。用于相同结构的描述被省略。
在根据本示例性实施方式的半导体器件的导通运行中，沟道形成在布置为邻近于第一沟槽210的侧表面的p型区域300处。
参考图13，在根据本示例性实施方式的半导体器件中，与根据图1的半导体器件相比，不存在第一沟槽210和第二沟槽220。
接下来，将详细描述半导体器件的结构。
根据本示例性实施方式的半导体器件包含：n+型碳化硅衬底100、n-型层200、p型区域300、辅助n+型区域400、n+型区域450、辅助电极500、栅电极700、源电极800以及漏电极900。
n-型层200布置在n+型碳化硅衬底100的第一表面处，并且p型区域300向上布置在n-型层200中。辅助n+型区域400和n+型区域450彼此分离，并且向上布置在p型区域300中。
栅极绝缘层610布置在n-型层200、p型区域300以及辅助n+型区域400上，并且栅电极700布置在栅极绝缘层610上。
辅助电极500布置在栅极绝缘层610的侧表面处。辅助电极500布置在辅助n+型区域400和p型区域300上。辅助电极500与栅电极700、源电极800和漏电极900分离。辅助电极500与p型区域300的上表面接触。
绝缘层620布置在栅电极700和辅助电极500上。绝缘层620覆盖栅电极700的侧表面。
源电极800布置在n+型区域450和绝缘层620上。源电极800与n+型区域450接触。漏电极900布置在n+型碳化硅衬底100的第二表面处。此处，源电极800和漏电极900可包含欧姆金属。另外，n+型碳化硅衬底100的第二表面指与n+型碳化硅衬底100的第一表面相对的表面。
在根据本示例性实施方式的半导体器件的导通运行中，沟道形成在布置于栅电极700下方的p型区域300处。
为了便于解释且在所附权利要求中精确限定，术语“上部”、“下部”、“内”、“外”、“上”、“下”、“向上”、“向下”、“前”、“后”、“背面”、“内部”、“外部”、“向内”、“向外”、“内部”、“外部”、“向前”和“向后”用于参考如在附图中显示的特征的位置而描述示例性实施方式的这些特征。
已出于示出和描述的目的呈现了本发明的具体示例性实施方式的以上描述。以上描述并非旨在是详尽的或者将本发明限于公开的精确形式，并且显而易见，根据上述教导，许多修改和变型是可能的。选出并描述了示例性实施方式是为了解释本发明的某些原理及其实际应用，从而使本领域的其他技术人员能够做出并利用本发明的各种示例性实施方式及其各种替代和修改。本发明的范围旨在由所附权利要求书及其等同物来限定。

Claims (17)

1.一种半导体器件，包括：
n-型层，布置在n+型碳化硅衬底的第一表面处；
p型区域，布置在所述n-型层中；
辅助n+型区域，布置在所述p型区域上或所述p型区域中；
n+型区域，布置在所述p型区域中；
辅助电极，布置在所述辅助n+型区域和所述p型区域上；
栅电极，与所述辅助电极分离并布置在所述n-型层上；
源电极，与所述辅助电极和所述栅电极分离；以及
漏电极，布置在所述n+型碳化硅衬底的第二表面处，
其中，所述辅助n+型区域与所述n+型区域彼此分离，并且
所述源电极与所述n+型区域接触。
2.根据权利要求1所述的半导体器件，其中，
所述辅助电极与所述p型区域接触。
3.根据权利要求2所述的半导体器件，进一步包括：
第一沟槽，布置在所述n-型层处；以及
栅极绝缘层，布置在所述第一沟槽中。
4.根据权利要求3所述的半导体器件，其中，
所述栅电极布置在所述第一沟槽中，并且
所述辅助n+型区域布置为邻近于所述第一沟槽的侧表面。
5.根据权利要求4所述的半导体器件，其中，
所述p型区域布置为邻近于所述第一沟槽的侧表面。
6.根据权利要求5所述的半导体器件，进一步包括：
绝缘层，布置在所述栅电极、所述辅助电极以及所述源电极之间。
7.根据权利要求6所述的半导体器件，进一步包括：
第二沟槽，布置在所述n-型层处且与所述第一沟槽分离。
8.根据权利要求7所述的半导体器件，其中，
所述p型区域布置为邻近于所述第二沟槽的侧表面，并且所述p型区域在所述第二沟槽的下表面以下延伸。
9.根据权利要求8所述的半导体器件，其中，
所述n+型区域布置在所述第二沟槽的下表面下方。
10.根据权利要求9所述的半导体器件，其中，
所述辅助电极从所述辅助n+型区域的上方经由所述第二沟槽的侧表面而延伸至所述第二沟槽的下表面。
11.根据权利要求1所述的半导体器件，进一步包括：
栅极绝缘层，布置在所述n-型层、所述p型区域和所述辅助n+型区域上。
12.根据权利要求11所述的半导体器件，其中，
所述栅电极布置在所述栅极绝缘层上，并且
所述辅助电极布置在所述栅极绝缘层的侧表面处。
13.根据权利要求1所述的半导体器件，进一步包括：
绝缘层，布置在所述栅电极、所述辅助电极以及所述源电极之间。
14.一种用于制造半导体器件的方法，包括：
在n+型碳化硅衬底的第一表面处形成n-型层；
蚀刻所述n-型层以在所述n-型层上形成第一沟槽和第二沟槽；
形成邻近于所述第二沟槽的侧表面并延伸至所述第二沟槽的下表面的p型区域；
在所述p型区域和所述n-型层上形成辅助n+型区域；
形成与所述辅助n+型区域分离且布置在所述p型区域中的n+型区域；
在所述辅助n+型区域上形成辅助电极；
在所述第一沟槽中形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极；
在所述栅电极和所述辅助电极上形成绝缘层；
在所述绝缘层和所述n+型区域上形成源电极；以及
在所述n+型碳化硅衬底的第二表面处形成漏电极，
其中，所述辅助电极与所述栅电极和所述源电极分离，并且
所述源电极与
所述n+型区域接触。
15.根据权利要求14所述的方法，其中，
所述辅助电极与所述p型区域接触。
16.根据权利要求15所述的方法，其中，
所述n+型区域布置在所述第二沟槽的下表面下方。
17.根据权利要求16所述的方法，其中，
所述辅助电极从所述辅助n+型区域的上方经由所述第二沟槽的侧表面延伸至所述第二沟槽的下表面。
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