CN107078160B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107078160B
CN107078160B CN201580052278.6A CN201580052278A CN107078160B CN 107078160 B CN107078160 B CN 107078160B CN 201580052278 A CN201580052278 A CN 201580052278A CN 107078160 B CN107078160 B CN 107078160B
Authority
CN
China
Prior art keywords
region
source
resistance control
control region
source resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580052278.6A
Other languages
English (en)
Other versions
CN107078160A (zh
Inventor
八田英之
三浦成久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN107078160A publication Critical patent/CN107078160A/zh
Application granted granted Critical
Publication of CN107078160B publication Critical patent/CN107078160B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

MOSFET的源极区域(12)包括与源电极(41)连接的源极接触区域(12a)、与阱区域(20)的沟道区域邻接的源极伸展区域(12b)、以及在源极伸展区域(12b)与源极接触区域(12a)之间配设了的源极电阻控制区域(15)。源极电阻控制区域(15)包括杂质浓度比源极接触区域(12a)或者源极伸展区域(12b)低的低浓度源极电阻控制区域(15a)、和形成于阱区域(20)与低浓度源极电阻控制区域(15a)之间且杂质浓度比低浓度源极电阻控制区域(15a)高的高浓度源极电阻控制区域(15b)。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在功率电子领域中使用的半导体装置中，可以举出作为金属、绝缘体、及半导体结合的场效应型晶体管的MOSFET(Metal-Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等，而对于半导体装置，根据向功率电子的应用的观点，要求高可靠性化。
例如，在将MOSFET应用于逆变器电路等而使感应性负载、电阻性负载动作时，如果产生分支短路等负载短路，而对导通状态的 MOSFET的漏电极施加作为电源电压的高电压，则成为在该 MOSFET中流过大电流的状态。在该状态下，在MOSFET中引起额定电流的几倍至几十倍的漏极电流，如果未具有适合的保护功能，则导致MOSFET元件的破坏。
为了提前防止该问题，有在发生元件破坏之前探测过剩的漏极电流(过电流)并与其对应地输入向栅电极的截止信号来切断漏极电流的方法。在该情况下，对于MOSFET元件，要求从负载短路等的发生至探测过电流并向栅电极输入截止信号为止的时间以上，不发生元件的破坏的鲁棒性。即，作为半导体装置的高可靠性之一，强烈期望短路耐量优良。此外，关于短路耐量，用从产生短路至达到元件破坏所需的时间大致定义，短路耐量优良是指，直至破坏的时间长。
在专利文献1中，公开了提高MOSFET的短路耐量的技术。在专利文献1的MOSFET中，成为源极区域包括低电阻的区域(源极接触区域、源极伸展区域)、和高电阻的区域(源极电阻控制区域) 的结构。根据该结构，在负载短路时在源极电阻控制区域中流过的电流所致的电压下降变大，饱和电流值降低，所以MOSFET的短路耐量提高。
专利文献1：日本特开2013-239554号公报
发明内容
在专利文献1的MOSFET的源极区域中，成为在低电阻的源极接触区域与源极伸展区域之间，配设了高电阻的源极电阻控制区域的结构。能够通过调整源极电阻控制区域的长度(源极接触区域与源极伸展区域之间的距离)、杂质浓度，调节源极电阻控制区域的电阻值。在专利文献1中，通过增大源极电阻控制区域的长度、或者减小杂质浓度，使源极电阻控制区域高电阻化，由此，在负载短路时在源极电阻控制区域中产生有意的电压下降。
但是，如果使源极电阻控制区域低浓度化，则通过阱区域与源极电阻控制区域之间的pn结形成的耗尽层在通常动作时的导通状态下也扩散到源极电阻控制区域内，而可能会引起过度的导通电阻的增加。在该情况下，代替饱和电流的降低，元件的导通电阻增大，有时无法充分地改善短路耐量和导通电阻的折衷。另外，源极电阻控制区域的薄层电阻(sheet resistance)值的尺寸依赖性变强，所以还可能会导致MOSFET的导通电阻的偏差增大。
作为该问题的解决对策，考虑增大源极电阻控制区域的深度(与半导体基板表面垂直的方向的长度)，但源极电阻控制区域的深度需要成为阱区域的深度以下、并且导致半导体装置制造的吞吐量的降低，所以不优选。另外，在提高源极电阻控制区域的杂质浓度的同时加长源极电阻控制区域时，导致MOSFET的单元宽度增加所致的沟道宽度密度的降低，其结果，导通电阻增加，所以不能说是有效的解决对策。
本发明是为了解决以上问题而完成的，其目的在于提供一种能够在将导通电阻维持得较低的同时、增大从沟道区域至源电极的电压下降来提高短路耐量的半导体装置。
本发明的半导体装置具备：半导体基板；第1导电类型的漂移层，形成于所述半导体基板上；第2导电类型的阱区域，在所述漂移层的表层部选择性地形成；第1导电类型的源极区域，形成于所述阱区域内的表层部；作为所述漂移层的部分的JFET区域，与所述阱区域邻接；作为所述阱区域的部分的沟道区域，被所述源极区域和所述JFET 区域夹住；栅电极，在所述漂移层上隔着栅极绝缘膜配设，跨越所述源极区域、所述沟道区域及所述JFET区域而延伸；源电极，与所述源极区域连接；以及漏电极，形成于所述半导体基板的背面，所述源极区域包括：源极接触区域，形成于所述阱区域内的表层部，与所述源电极连接；源极伸展区域，形成于所述阱区域内的表层部，与所述沟道区域邻接；以及源极电阻控制区域，配设于所述源极伸展区域与所述源极接触区域之间，所述源极电阻控制区域包括：低浓度源极电阻控制区域，第1导电类型的杂质浓度低于所述源极伸展区域或者所述源极接触区域；以及高浓度源极电阻控制区域，形成于所述阱区域与所述低浓度源极电阻控制区域之间，第1导电类型的杂质浓度高于所述低浓度源极电阻控制区域。
根据本发明的半导体装置，高浓度源极电阻控制区域抑制在阱区域与源极电阻控制区域之间产生的耗尽层的延伸，所以能够在抑制通常动作时的导通电阻的过度增加的同时，改善短路耐量和导通电阻的折衷。
本发明的目的、特征、方案、以及优点通过以下的详细的说明和附图将更加明白。
附图说明
图1是示出实施方式1的半导体装置的结构的纵剖面图。
图2是示出实施方式1的半导体装置的部件单元的布局的俯视图。
图3是示出实施方式1的半导体装置的部件单元的布局的变形例的俯视图。
图4是示出实施方式1的半导体装置的制造方法的纵剖面图。
图5是示出实施方式1的半导体装置的制造方法的纵剖面图。
图6是示出实施方式1的半导体装置的制造方法的纵剖面图。
图7是示出实施方式1的半导体装置的制造方法的纵剖面图。
图8是示出实施方式1的半导体装置的制造方法的纵剖面图。
图9是示出实施方式1的半导体装置的制造方法的纵剖面图。
图10是示出实施方式1的半导体装置的制造方法的纵剖面图。
图11是示出实施方式1的半导体装置的源极电阻控制区域以及阱区域中的杂质浓度分布的数值计算结果的曲线图。
图12是示出图11所示的元件A的源极电阻控制区域以及阱区域中的|Nd-Na|分布的数值计算结果的曲线图。
图13是示出图11所示的元件B的源极电阻控制区域以及阱区域中的|Nd-Na|分布的数值计算结果的曲线图。
图14是示出图11所示的元件A的源极区域周边的杂质浓度分布的数值计算结果的图。
图15是示出图11所示的元件B的源极区域周边的杂质浓度分布的数值计算结果的图。
图16是示出实施方式1的半导体装置中的源极电阻控制区域的长度与导通电阻的关系的曲线图。
图17是示出实施方式1的半导体装置中的导通电阻与短路耐量的关系的曲线图。
图18是示出实施方式2的半导体装置的结构的纵剖面图。
图19是用于说明实施方式2的半导体装置的制造方法的纵剖面图。
图20是示出实施方式2的半导体装置的变形例的纵剖面图。
图21是用于说明图20的半导体装置的制造方法的纵剖面图。
图22是示出实施方式2的半导体装置的变形例的纵剖面图。
图23是用于说明图22的半导体装置的制造方法的纵剖面图。
图24是示出实施方式3的半导体装置的制造方法的纵剖面图。
图25是示出实施方式3的半导体装置的制造方法的纵剖面图。
图26是示出实施方式3的半导体装置的制造方法的纵剖面图。
图27是示出实施方式3的半导体装置的制造方法的变形例的纵剖面图。
图28是示出实施方式3的半导体装置的结构的纵剖面图。
图29是示出实施方式3的半导体装置的变形例的纵剖面图。
图30是示出实施方式3的半导体装置的变形例的纵剖面图。
图31是用于说明图30的半导体装置的制造方法的纵剖面图。
图32是示出实施方式4的半导体装置的制造方法的纵剖面图。
图33是示出实施方式4的半导体装置的制造方法的纵剖面图。
图34是示出实施方式4的半导体装置的结构的纵剖面图。
图35是示出实施方式5的半导体装置的结构的纵剖面图。
图36是示出实施方式5的半导体装置的制造方法的纵剖面图。
图37是示出实施方式5的半导体装置的制造方法的纵剖面图。
图38是示出实施方式6的半导体装置的制造方法的纵剖面图。
图39是示出实施方式6的半导体装置的结构的纵剖面图。
图40是示出实施方式6的半导体装置的结构的纵剖面图。
(附图标记说明)
1a、1b：半导体基板；2：漂移层；10：部件单元；11：JFET 区域；12：源极区域；12a：源极接触区域；12b：源极伸展区域；15：源极电阻控制区域；15a：低浓度源极电阻控制区域；15b：高浓度源极电阻控制区域；20：阱区域；25：阱接触区域；30：栅极绝缘膜； 32：层间绝缘膜；35：栅电极；40、42：欧姆电极；41：源电极；43：漏电极；51：肖特基二极管形成区域；52：肖特基电极；100a、100b、 100c：注入掩模。
具体实施方式
在以下的实施方式中，作为杂质的导电类型的定义，将“第1 导电类型”设为n型，将“第2导电类型”设为p型，但该定义也可以是相反的。即，也可以将“第1导电类型”设为p型，将“第2导电类型”设为n型。
另外，在本说明书中，将各个半导体元件按照狭义的含义称为“半导体装置”，但例如在引线框架上，搭载半导体元件的芯片、与该半导体元件逆并联地连接的续流二极管以及对该半导体元件的栅电极施加电压的控制电路，并一体地密封而成的半导体模块(例如逆变器模块等功率模块)也在广义的含义上包含于“半导体装置”中。
<实施方式1>
图1是示意地示出实施方式1的半导体装置(MOSFET)的结构的纵剖面图，示出了MOSFET的部件单元的右侧一半的构造。在半导体装置的有源区域中形成多个部件单元。即，图1示出了半导体装置的有源区域的任意的位置的剖面，没有包括在有源区域的外侧设置的终端区域。
如图1所示，实施方式1的MOSFET是使用包括第1导电类型的半导体基板1a、和在其表面上进行了外延生长的第1导电类型的漂移层2(碳化硅半导体层)的外延基板而形成的。作为半导体基板以及外延生长层的材料，除了碳化硅以外，也可以使用硅、带隙比硅大的宽带隙半导体。作为宽带隙半导体，除了碳化硅，还有例如氮化镓、氮化铝、金刚石等。
在漂移层2的表层部，选择性地形成了第2导电类型的阱区域 20。将漂移层2的表层部的与阱区域20邻接的部分11称为“JFET 区域”。
在阱区域20的表层部，选择性地形成了第1导电类型的源极区域12。阱区域20中的源极区域12与JFET区域11之间的部分是在 MOSFET导通时形成沟道的区域，被称为“沟道区域”。
如图1所示，源极区域12都包括第1导电类型的源极接触区域 12a、源极伸展区域12b以及源极电阻控制区域15。源极接触区域12a 经由与该源极接触区域12a欧姆连接的欧姆电极40，连接到源电极 41。源极电阻控制区域15被形成为包围源极接触区域12a的外侧。源极伸展区域12b被形成为包围源极电阻控制区域15的外侧。源极伸展区域12b是源极区域12的最外周部，与沟道区域邻接。
源极电阻控制区域15包括杂质浓度相互不同的低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b。高浓度源极电阻控制区域15b配设于低浓度源极电阻控制区域15a与阱区域20之间的部分、即源极电阻控制区域15中的与阱区域20的边界部分。低浓度源极电阻控制区域15a的杂质浓度被设定为比源极接触区域12a以及源极伸展区域12b的杂质浓度低。高浓度源极电阻控制区域15b的杂质浓度被设定为比低浓度源极电阻控制区域15a的杂质浓度高、并且、比源极接触区域12a或者源极伸展区域12b的杂质浓度低或者与其等同。
低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b 中的第1导电类型的杂质浓度分布优选在从源极伸展区域12b向源极接触区域12a的方向上均匀。在该情况下，针对在源极电阻控制区域 15中实现的源极电阻的设计值的控制性增加，制造上的鲁棒性提高。
源极接触区域12a的杂质浓度和源极伸展区域12b的杂质浓度是相同的程度即可。如后所述，源极接触区域12a和源极伸展区域12b 能够同时形成，在该情况下，两者具有相同的杂质浓度分布。
在源极接触区域12a的内侧，形成了第2导电类型的阱接触区域 25。阱接触区域25的深度(与半导体基板1a表面垂直的方向的长度) 大于源极接触区域12a的深度。即，阱接触区域25被形成为贯通源极接触区域12a到达阱区域20。另外，阱接触区域25经由欧姆电极40与源电极41连接。因此，源电极41不仅与源极接触区域12a电连接，而且与阱区域20也电连接。
在漂移层2的表面上，形成了栅极绝缘膜30，在栅极绝缘膜30 之上，形成了栅电极35。栅电极35以跨越源极伸展区域12b、阱区域20(沟道区域)以及JFET区域11的方式延伸。在构成源极区域12的源极接触区域12a、源极伸展区域12b以及源极电阻控制区域15 中，仅源极伸展区域12b与栅极绝缘膜30以及栅电极35一起形成了 MOS构造。
在栅电极35之上，形成了层间绝缘膜32。源电极41形成于层间绝缘膜32上。在层间绝缘膜32以及栅极绝缘膜30中，形成了用于使源电极41连接到源极接触区域12a以及阱接触区域25的接触孔，在该接触孔的底部，形成了欧姆电极40。
在半导体基板1a的背面侧，隔着与半导体基板1a欧姆连接的欧姆电极42，形成了漏电极43。
图2是示意地示出MOSFET的部件单元10的最表面部的平面构造的图。如图2那样，在阱区域20的中心部，形成了阱接触区域 25。另外，在阱接触区域25的外侧，形成了源极接触区域12a，在源极接触区域12a的外侧，形成了源极电阻控制区域15，在低浓度源极电阻控制区域15a的外侧，形成了源极伸展区域12b。另外，源极伸展区域12b的外侧的阱区域20的部分是沟道区域。虽然在图2中未示出，源极电阻控制区域15包括低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b。
在图2中，示出了欧姆电极40的形成区域(接触孔的形成区域)。欧姆电极40仅与构成源极区域12的源极接触区域12a、源极电阻控制区域15以及源极伸展区域12b中的源极接触区域12a接触。因此，源极接触区域12a、源极电阻控制区域15以及源极伸展区域12b在欧姆电极40与沟道区域之间串联连接。此外，关于源极接触区域12a，杂质浓度高，在与欧姆电极40之间实现了接触电阻低的欧姆接触。
在MOSFET的导通动作时或者负载短路时，从漏电极43流入到漂移层2的漏极电流(导通电流)通过在JFET区域11以及阱区域20的表面部(沟道区域)形成的沟道区域，通过源极伸展区域12b、源极电阻控制区域15以及源极接触区域12a，从欧姆电极40流入到源电极41。
此外，在图2中，示出了具有四边形的平面构造的部件单元10，但部件单元10的形状可以是任意的，也可以是例如六边形、八边形、圆形等。另外，MOSFET也可以不是包括多个部件单元10的单元构造，也可以是图3所示那样的梳形的构造。一般，梳形构造易于形成，但相比于单元构造，沟道宽度密度更低，所以元件的导通电阻比较高。
接下来，说明实施方式1的半导体装置(MOSFET)的制造方法。图4～图9是用于说明该制造方法的工序图，示出了图1所示的区域、即形成部件单元10的右侧一半的区域的纵剖面。
首先，准备含有第1导电类型的碳化硅的半导体基板1a。如上所述，对于半导体基板1a，除了硅以外，也可以使用带隙比硅大的宽带隙半导体。作为宽带隙半导体，除了碳化硅以外，例如还有氮化镓、氮化铝、金刚石等。半导体基板1a的面方位可以是任意的，例如，可以是其表面垂直方向相对c轴方向倾斜8°以下、或者也可以不倾斜。半导体基板1a的厚度也可以是任意的，例如可以是350μm程度，也可以是100μm程度。
接下来，在半导体基板1a上，通过外延结晶生长，形成第1导电类型的漂移层2。设漂移层2的第1导电类型的杂质浓度为 1×1013cm-3～1×1018cm-3程度，其厚度为3μm～200μm。
漂移层2的杂质浓度分布优选是在厚度方向上恒定，但也可以不是恒定的，也可以有意图地在例如表面附近提高杂质浓度，也可以相反地降低。在提高了漂移层2的表面附近的杂质浓度的情况下，除了得到降低后面形成的JFET区域11的电阻的效果、沟道迁移率提高的效果以外，能够将元件的阈值电压设定得较低。另外，在将其降低的情况下，在对元件施加了逆偏置时在栅极绝缘膜30中产生的电场降低，除了元件的可靠性提高以外，能够将元件的阈值电压设定得较高。
之后，如图4那样，形成通过照相制版处理加工的注入掩模100a (例如抗蚀剂、硅氧化膜)，通过使用它的选择性的离子注入，形成第2导电类型的阱区域20。在离子注入时，半导体基板1a优选在 100℃～800℃下加热，但也可以不加热。另外，关于离子注入的杂质(掺杂剂)，作为第1导电类型的杂质，优选为氮、磷，作为第2导电类型的杂质，优选为铝、硼。
关于阱区域20的底部的深度，需要设定为不超过漂移层2的底部，设为例如0.2μm～2.0μm程度。另外，阱区域20的最大杂质浓度超过漂移层2的表面附近的杂质浓度，设定为例如1×1015cm-3～ 1×1019cm-3的范围内。但是，仅限于漂移层2的最表面附近，为了提高沟道区域的导电性，也可以使阱区域20的第2导电类型的杂质浓度低于漂移层2的第1导电类型的杂质浓度。
接下来，如图5那样，通过使用了通过照相制版处理加工的注入掩模100b(抗蚀剂或者硅氧化膜)的选择性的离子注入，形成第1 导电类型的源极接触区域12a以及源极伸展区域12b。
由于注入掩模100b在源极接触区域12a的形成区域和源极伸展区域12b的形成区域中分别具有单独的开口，源极接触区域12a和源极伸展区域12b分开地形成。通过注入掩模100b中的、源极接触区域12a的形成区域的开口与源极伸展区域12b的形成区域的开口之间的距离，规定此后形成的源极电阻控制区域15的长度LN0。LN0是例如0.1μm～10μm，但为了不使部件单元10的单元间距过分地变大而抑制沟道宽度密度的降低，0.1μm～3μm的范围是有效的。
将源极接触区域12a以及源极伸展区域12b的底部的深度设定为不超过阱区域20的底部。另外，源极接触区域12a以及源极伸展区域12b的杂质浓度在它们的各区域内超过阱区域20的杂质浓度，例如其最大杂质浓度被设定为1×1018cm-3～1×1021cm-3程度。
如果这样同时形成源极接触区域12a和源极伸展区域12b，则不仅易于形成，而且还能够有助于通过削减工序数来降低制造成本。
接下来，如图6那样，通过使用了通过照相制版处理加工的注入掩模100c(例如抗蚀剂)的选择性的离子注入，形成第1导电类型的源极电阻控制区域15(低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b)。
在图6中，与源极接触区域12a以及源极伸展区域12b重叠形成了源极电阻控制区域15，但它们都是相同的导电类型(第1导电类型) 的区域，所以在图7以后的工序图中，源极电阻控制区域15仅图示在源极伸展区域12b与源极接触区域12a之间。另外，源极电阻控制区域15的长度被定义为源极接触区域12a和源极伸展区域12b的分开距离。
低浓度源极电阻控制区域15a形成为相比于源极接触区域12a 或者源极伸展区域12b，杂质浓度优选低1个数量级以上。高浓度源极电阻控制区域15b形成为相比于低浓度源极电阻控制区域15a，杂质浓度优选高1个数量级以上。
低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b 的厚度(漂移层2的深度方向的长度)分别是0.1μm～3.0μm程度即可。另外，源极电阻控制区域15的长度是0.1μm～5μm程度即可。
在高浓度源极电阻控制区域15b的厚度是和高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的厚度相同的程度、或者比其小的情况下，得到如下效果。在通常动作时的导通状态(以下称为“通常的导通状态”)时，限制耗尽层扩展到低浓度源极电阻控制区域15a内，MOSFET的导通电阻的增加被抑制。另外，在负载短路时，通过在低浓度源极电阻控制区域15a中产生的电压下降，降低饱和电流，所以MOSFET的短路耐量提高。其结果，改善短路耐量和导通电阻的折衷。
另一方面，在高浓度源极电阻控制区域15b的厚度大于高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的厚度的情况(高浓度源极电阻控制区域15b未完全耗尽化的情况)下，得到如下效果。在负载短路时，通过在源极电阻控制区域15中产生的电压下降，对源极电阻控制区域15与阱区域20之间施加逆偏置，耗尽层扩大。通过该耗尽层的扩展，电流的路径变得狭窄，得到源极电阻控制区域15的电阻进一步变大的效果、即电阻调制效果。
在高浓度源极电阻控制区域15b与杂质浓度比该高浓度源极电阻控制区域15b高某种程度的阱区域20相接的情况下，高浓度源极电阻控制区域15b的杂质浓度越高，源极电阻控制区域15中的电阻调制效果越大。因此，在高浓度源极电阻控制区域15b未完全耗尽化的条件下，通过提高高浓度源极电阻控制区域15b的杂质浓度，能够增大源极电阻控制区域15中的电阻调制效果。此外，在形成电阻调制效果大的源极电阻控制区域15的情况下，高浓度源极电阻控制区域15b的厚度优选以在通常的导通状态下未完全地耗尽化的范围尽可能小。
另外，低浓度源极电阻控制区域15a的导电类型也可以通过在阱区域20中离子注入的杂质成为第2导电类型。
在负载短路时，为了使在源极电阻控制区域15与阱区域20之间产生的耗尽层更有效地扩大到源极电阻控制区域15内，优选的是源极电阻控制区域15与阱区域20的杂质浓度高的部分相接。在形成具有相同的厚度且呈现相同的电阻值的源极电阻控制区域15的情况下，通过与高浓度的阱区域20相接，能够使高浓度源极电阻控制区域15b 成为更高的浓度。其结果，能够得到负载短路时的电阻调制效果大的源极电阻控制区域15。例如，在阱区域20的杂质浓度分布在深度方向上具有退减分布图(retro-grade profile)的情况下，通过高浓度源极电阻控制区域15b和阱区域20在更深的位置相接，得到负载短路时的电阻调制效果大的源极电阻控制区域15。
此外，低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b既可以通过1阶段的离子注入一次性形成，也可以通过多阶段注入形成。另外，低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b的深度方向的杂质浓度分布既可以成为退减分布图，也可以成为2阶段以上的阶梯状的分布图。
关于形成高浓度源极电阻控制区域15b的深度，在图6中，示出了使高浓度源极电阻控制区域15b的下端比源极接触区域12a或者源极伸展区域12b的深度更浅的例子。但是，也可以是源极接触区域12a 或者源极伸展区域12b的下端位于高浓度源极电阻控制区域15b的上端与下端之间。另外，也可以是高浓度源极电阻控制区域15b的上端在比源极接触区域12a或者源极伸展区域12b的下端更深的位置。
在本申请发明中，通过在源极区域12内插入第1导电类型的杂质浓度低的低浓度源极电阻控制区域15a，有意图地使源极区域12的电阻以被控制的形式增加，特别是得到从MOSFET的导通电阻程度到其以上的调制效果。另一方面，关于源极接触区域12a以及源极伸展区域12b，为了实现MOSFET的寄生电阻的降低进而为了实现与欧姆电极40的接触电阻的降低，提高第1导电类型的杂质浓度来降低薄层电阻。
在形成了源极电阻控制区域15之后，如图7那样，通过使用了通过照相制版处理加工的注入掩模100d的选择性的离子注入，形成第2导电类型的阱接触区域25。阱接触区域25形成为其底部达到第 2导电类型的阱区域20。另外，关于阱接触区域25，为了得到阱区域20与源电极41之间的良好的连接，将第2导电类型的杂质浓度设定得比阱区域20高。优选在150℃以上的基板温度下，执行该离子注入。由此，能够形成薄层电阻低的阱接触区域25。
之后，进行用于使注入到漂移层2的杂质电活性化的热处理。关于该热处理，在氩或者氮等惰性气体气氛、或者真空中，在 1500℃～2200℃的温度下，进行0.5分钟～60分钟的时间即可。也可以在该热处理时，在用含有碳的膜覆盖了漂移层2的表面的状态、或者、用含有碳的膜覆盖了漂移层2的表面、半导体基板1a的背面、以及半导体基板1a及漂移层2的各端面的状态下进行。由此，能够抑制由于在热处理时与装置内的残留水分、残留氧的反应所致的蚀刻而漂移层2的表面皲裂。
接下来，通过热氧化在漂移层2的表面形成硅氧化膜(牺牲氧化膜)，通过氢氟酸去除该氧化膜，从而去除表面的加工损坏层来得到清洁的面。然后，通过CVD(Chemical VaporDeposition，化学气相沉积)法等，在漂移层2上形成硅氧化膜，针对该硅氧化膜进行构图以在有源区域7之上形成开口，从而在有源区域7的外侧的区域形成场氧化膜(未图示)。场氧化膜的厚度是0.5μm～2μm即可。
接下来，在漂移层2的表面上形成硅氧化膜的栅极绝缘膜30。作为栅极绝缘膜30的形成方法，例如，可以举出热氧化法、沉积法。另外，也可以在通过热氧化法、沉积法形成硅氧化膜之后，进行氮化氧化气体(No、N2O等)气氛、氨气氛中的热处理、惰性气体(氩等) 气氛中的热处理。
然后，在栅极绝缘膜30上，通过CVD法，沉积多晶硅、多晶碳化硅，通过照相制版处理以及蚀刻进行构图，从而形成栅电极35。其结果，得到图8所示的构造。
在栅电极35中使用的多晶硅、多晶碳化硅优选为包含磷、硼、铝等，具有第1导电类型或者第2导电类型的低薄层电阻。在多晶硅、多晶碳化硅中包含的磷、硼、铝既可以在其成膜过程中加入，也可以在成膜之后进行离子注入来进行活性化热处理。进而，栅电极35的材料也可以是金属、金属间化合物或者它们的多层膜。
接下来，在漂移层2上，通过CVD法等，形成层间绝缘膜32。然后，通过例如干蚀刻法，在层间绝缘膜32中形成用于使源电极41 连接到源极接触区域12a以及阱接触区域25的接触孔(源极接触孔)。另外，在未图示的区域中，在层间绝缘膜32中形成用于使栅极布线连接到栅电极35的接触孔(栅极接触孔)。源极接触孔和栅极接触孔也可以在相同的蚀刻工序中同时形成。由此，工艺工序被简化，能够削减制造成本。
接下来，在源极接触孔的底部露出的漂移层2的表面，形成欧姆电极40。欧姆电极40实现与源极接触区域12a以及阱接触区域25的欧姆接触。作为漂移层2是碳化硅的情况下的欧姆电极40的形成方法，可以举出如下方法：在包括源极接触孔内部的层间绝缘膜32的整个面上形成以Ni为主成分的金属膜，通过600～1100℃的热处理使金属膜与碳化硅反应来形成成为欧姆电极40的硅化物膜，之后通过使用了硝酸、硫酸或者盐酸或者它们的与过氧化氢水的混合液等的湿蚀刻来去除在层间绝缘膜32上残留的未反应的金属膜。也可以在去除了在层间绝缘膜32上残留的金属膜之后，再次进行热处理。在该情况下，通过在比先前的热处理更高的温度下进行，进而形成接触电阻更低的欧姆接触。
此外，如果在欧姆电极40的形成工序之前形成有栅极接触孔(未图示)，则在该栅极接触孔的底部也形成含有硅化物的欧姆电极。在欧姆电极40的形成工序之前未形成栅极接触孔的情况下，在形成欧姆电极40之后，进行用于在层间绝缘膜32中形成栅极接触孔的蚀刻。
欧姆电极40既可以是其整体由同一金属间化合物构成，也可以是与第2导电类型区域连接的部分和与第1导电类型区域连接的部分分别由适合的不同的金属间化合物构成。对于降低MOSFET的导通电阻来说，欧姆电极40具有相对第1导电类型的源极接触区域12a 充分低的欧姆接触电阻是重要的。另一方面，从阱区域20的向接地电位的固定、在MOSFET中内置的体二极管的正向特性改善的观点来看，优选的是欧姆电极40具有相对第2导电类型的阱接触区域25 充分低的欧姆接触电阻。通过在欧姆电极40中分开制作与第2导电类型区域连接的部分和与第1导电类型区域连接的部分，能够实现这两者。其能够通过使用照相制版处理分别进行用于形成硅化物膜的金属膜的构图来实现。
另外，在漂移层2上形成欧姆电极40的过程中，在半导体基板 1a的背面，也通过同样的方法，形成成为欧姆电极42的硅化物膜。欧姆电极42与半导体基板1a欧姆接触，在之后形成的漏电极43与半导体基板1a之间实现良好的连接。
接下来，通过溅射法、蒸镀法形成预定的金属膜，对其进行构图，从而在层间绝缘膜32上形成源电极41。与栅电极35连接的未图示的栅极布线也使用与源电极41相同的金属膜来形成。作为上述金属膜，考虑Al、Ag、Cu、Ti、Ni、Mo、W、Ta、它们的氮化物、它们的层叠膜、它们的合金膜等。进而，在半导体基板1a的背面的欧姆电极 42上，形成Ti、Ni、Ag或者Au等的金属膜来形成漏电极43，从而完成图9所示的结构的MOSFET。
虽然省略图示，但也可以将形成的MOSFET上方用硅氮化膜、聚酰亚胺等保护膜覆盖。在该保护膜中，设置用于使外部的控制电路连接到源电极41以及栅极布线的开口。即，在保护膜的开口中露出的源电极41的部分、以及在保护膜的开口中露出的栅极布线的部分分别被用作用于外部连接的焊盘。
进而，也可以在形成了保护膜之后，将半导体基板1a从背面侧磨削而薄板化至100μm程度的厚度。在该情况下，在半导体基板1a 的薄板化之后，进行磨削面的清洁化，在背面整个面上形成了以Ni 为主的金属膜之后，通过激光退火等局部加热法，在半导体基板1a的背面形成硅化物膜，从而形成欧姆电极42。然后，与上述工序同样地，在欧姆电极42上，形成由Ti、Ni、Ag、Au等的金属膜构成的漏电极43。
在本实施方式中，作为应用本发明的半导体装置的例子，示出了 MOSFET，但如图10所示，还能够应用于代替第1导电类型的半导体基板1a而使用第2导电类型的半导体基板1b的IGBT。在IGBT 中，源极区域12成为“发射极区域”，阱区域20成为“基区”，半导体基板1b成为“集电极区域”。通过在发射极区域(源极区域12) 内设置高电阻的电阻控制区域(源极电阻控制区域15)，能够提高发射极电阻，所以能够减小包括发射极区域(源极区域12)、基区(阱区域20)以及漂移层2的寄生晶体管中的电流增益，其结果，得到能够防止IGBT的寄生晶闸管动作所致的封闭锁定这样的效果。
根据实施方式1，在从阱区域20的沟道区域到达欧姆电极40以及源电极41的路径中，串联地插入在与源极接触区域12a以及源极伸展区域12b不同的工序中形成的源极电阻控制区域15，所以通过例如使低浓度源极电阻控制区域15a的杂质浓度变化，能够使有效的源极电阻变化。
对短路耐量的大小造成影响的漏极饱和电流与对沟道施加的栅极/源极间电压的平方成比例，但在如本发明那样存在有意的源极电阻的情况下，有效的栅极/源极间电压减少源极电阻和漏极电流的积的量。因此，如果增大源极电阻，则饱和电流变小，能够提高短路耐量。
但是，如果使源极电阻过大，则在通常的导通状态下使导通损失增大，并不优选。进而，在如以往的MOSFET那样，源极区域中的第1导电类型的杂质浓度在横向上大致均匀的情况下，如果提高源极电阻，则源极区域和源极焊盘(欧姆电极)的接触电阻增大，元件的损失进一步增大。在本发明中，与源电极41连接的欧姆电极40仅与低电阻的源极接触区域12a接触，不与高电阻的低浓度源极电阻控制区域15a接触。因此，将欧姆电极40和源极区域12的接触电阻维持得较低。因此，能够以在抑制导通电阻的过大的增大的同时使饱和电流变小的方式设计源极电阻。
但是，在实施方式1中，源极伸展区域12b具有与源极接触区域 12a相同的第1导电类型的杂质浓度分布，是低薄层电阻。一般，为了降低与沟道区域的联结电阻，需要沟道区域的源极侧的端部在其正上方具有栅极绝缘膜30以及栅电极35，进而该端部比栅电极35的端部设置于内侧，来与栅电极35重叠。
另外，在具有MOS构造的碳化硅半导体装置的制作中，无法应用在以往的使用了硅的半导体装置的制作中广泛应用的、在形成栅电极之后进行用于形成源极区域的注入和活性化退火的自匹配的工艺，所以留出针对在源极区域和栅电极的各构图时在照相制版处理中产生的对准偏离的充分余量而设置。
因此，在源极区域中，关于与栅电极重叠的区域，在导通动作时在MOS界面中积蓄载流子而成为低电阻，但关于未与栅电极重叠的区域，薄层电阻自身对源极电阻造成影响。因此，如果以降低饱和电流为目的，使源极区域的整体高薄层电阻化，则未与栅电极重叠的部分的长度对饱和电流的大小作出贡献。源极区域中的未与栅电极重叠的部分的长度依赖于与栅电极的对位精度，所以有在部件单元内产生源极电阻的偏差的情况(如果未与栅电极重叠的部分变短，则源极电阻减少，如果未与栅电极重叠的部分变长，则源极电阻增加)。源极电阻的大小影响对沟道区域施加的有效的栅极电压，所以如果在源极电阻中有偏差，则在部件单元内导致饱和电流值的失衡，并不优选。
在本实施方式中，关于与栅电极35重叠的源极伸展区域12b，以对有效的栅极电压降低的影响少的程度，将薄层电阻设定得较低。另外，源极电阻控制区域15未与栅电极35重叠。源极电阻控制区域 15的长度即源极接触区域12a与源极伸展区域12b的间隔由在一次的照相制版处理中形成的注入掩模100b的宽度(图5所示的长度LN0) 决定，不依赖于对位精度。因此，能够防止产生饱和电流在部件单元 10内的失衡。
另外，特别是在具有使用了碳化硅的MOS构造的元件中，已知如果对注入杂质量大的区域实施例如热氧化，则引起相比于未注入的区域，氧化速度增加的增速氧化。在实施方式1中，薄层电阻小、即注入杂质量多的源极伸展区域12b在栅电极35端部形成MOS构造，所以在通过热氧化形成了栅极绝缘膜30的情况下，能够增大该部分的氧化膜厚度。其结果，减弱栅电极35端部处的栅极电场，形成可靠性更高的元件。其也是未使低浓度源极电阻控制区域15a与栅电极 35重叠的理由之一。
根据实施方式1的半导体装置，源极区域12具有将和与源电极 41连接的欧姆电极40接触的源极接触区域12a、与沟道区域邻接的源极伸展区域12b、以及其之间的源极电阻控制区域15串联地连接的构造，所以能够通过与源极电阻控制区域15的薄层电阻对应的源极电阻，控制饱和电流。进而，通过在低浓度源极电阻控制区域15a的下方形成的高浓度源极电阻控制区域15b，能够在抑制在通常的导通状态时在与阱区域20之间产生的耗尽层的延伸的同时，增大短路时的电阻调制效果，能够进一步降低负载短路时的饱和电流。
图11是示出将本实施方式的碳化硅MOSFET的阱区域20、源极电阻控制区域15都通过离子注入法形成的情况下的、阱区域20以及源极电阻控制区域15的杂质浓度分布的数值计算结果的曲线图。图11的曲线图的横轴是从漂移层2的表面起的深度。在此，示出了作为第1导电类型杂质使用了氮(N)，作为第2导电类型杂质使用了铝(Al)的例子。
在图11中，实线的曲线图是注入到阱区域20的第2导电类型杂质(Al)的浓度分布。虚线的曲线图是仅用低浓度源极电阻控制区域 15a构成了源极电阻控制区域15的MOSFET(元件A)中的第1导电类型杂质(N)的浓度分布。虚线的曲线图是源极电阻控制区域15 包括低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b的本发明的MOSFET(元件B)中的第1导电类型杂质(N)的浓度分布。第1导电类型的杂质(N)的浓度比第2导电类型的杂质(Al) 的浓度更高的区域相当于源极电阻控制区域15。
图12示出了图11所示的元件A中的、施主浓度Na和受主浓度 Nd的差分的绝对值的分布(|Nd-Na|分布)。另外，图13示出了图 11所示的元件B中的、施主浓度Na和受主浓度Nd的差分的绝对值的分布。可知在元件B中，在源极电阻控制区域15和阱区域20的界面处存在与高浓度源极电阻控制区域15b相当的施主浓度高的区域。
图14是图11所示的元件A中的、模拟通常的导通状态而得到的杂质浓度的仿真结果。白线对应于耗尽层的轮廓。可知在元件A中，即使是通常的导通状态，耗尽层也较深地侵入到低浓度源极电阻控制区域15a内而电流路径变得狭窄，导通电阻增加。
图15是图11所示的元件B中的、模拟通常的导通状态而得到的杂质浓度的仿真结果。可知在元件B中，向低浓度源极电阻控制区域15a内的耗尽层的延伸被降低。这样，高浓度源极电阻控制区域15b 起到抑制通常的导通状态下的电流路径变得狭窄，抑制过度的导通电阻的增加的效果。
另外，本发明人实际试制具有图11所示的杂质浓度分布的元件 A以及元件B(碳化硅MOSFET)，测定了源极电阻控制区域15的长度和通常的导通状态下的导通电阻的关系。图16是示出其测定结果的曲线图。在元件A中，即使是通常的导通状态，电流路径也变得狭窄，所以如果加长源极电阻控制区域长度，则导通电阻急剧地增加。相对于此，能够确认在元件B中，抑制电流路径变得狭窄，所以缓和导通电阻对源极电阻控制区域15的长度的依赖性。
进而，本发明人测定了所试制的元件A以及元件B中的导通电阻和短路耐量的关系。图17是示出其测定结果的曲线图。如果导通电阻变大，则由于在源极电阻控制区域15中产生的电压下降，有效的栅极电压变小，所以短路耐量增加，但在元件A中，即使是通常的导通状态，导通电阻也增大，所以短路耐量和导通电阻的折衷未有效地改善。另一方面，能够确认在元件B中，控制通常的导通状态下的导通电阻的增加，所以相比于元件A，有效地改善短路耐量和导通电阻的折衷。
<实施方式2>
图18是示意地示出实施方式2的半导体装置(MOSFET)的结构的纵剖面图。在图18中，对具有与图1所示的要素同样的功能的要素，附加同一符号，所以在此省略它们的说明。
在实施方式2的MOSFET中，源极区域12也包括源极接触区域12a、源极伸展区域12b、以及其之间的源极电阻控制区域15。另外，源极电阻控制区域15包括低浓度源极电阻控制区域15a、和高浓度源极电阻控制区域15b。但是，如图18所示，源极电阻控制区域 15形成于漂移层2的表面上而不是漂移层2的内部。
以下，说明实施方式2的半导体装置(MOSFET)的制造方法。
首先，在半导体基板1a上形成漂移层2，通过与在实施方式1 中使用图4以及图5说明的工序同样的方法，在漂移层2中，形成阱区域20、源极接触区域12a以及源极伸展区域12b。然后，通过与使用图7说明的工序同样的方法，形成阱接触区域25。
之后，进行用于使注入到漂移层2的杂质电活性化的热处理。关于该热处理，在氩或者氮等惰性气体气氛、或者真空中，在 1500℃～2200℃的温度下，进行0.5分钟～60分钟的时间即可。
接下来，在漂移层2上，使第1导电类型的碳化硅外延生长，形成作为高浓度源极电阻控制区域15b的材料的外延生长层。该外延生长层的厚度是0.05μm～0.5μm即可，第1导电类型的杂质浓度为例如 1×1017cm-3～1×1020cm-3程度。
关于高浓度源极电阻控制区域15b的厚度以及杂质浓度，可以设定为通过由高浓度源极电阻控制区域15b与阱区域20之间的pn结形成的耗尽层，使高浓度源极电阻控制区域15b的厚度整体耗尽化，也可以设定为不完全耗尽化。
如果如实施方式1中所述，使高浓度源极电阻控制区域15b的厚度(深度方向的长度)成为与高浓度源极电阻控制区域15b与阱区域 20之间的pn结中的耗尽层的深度相同的程度、或者比其更短，则具有限制在通常的导通状态下耗尽层扩展到低浓度源极电阻控制区域 15a，抑制MOSFET的导通电阻增加的效果。
另外，如果使高浓度源极电阻控制区域15b的厚度大于高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的厚度，则能够形成短路时的电阻调制大的源极电阻控制区域15。在该情况下，也可以不一定在高浓度源极电阻控制区域15b的上方形成低浓度源极电阻控制区域15a。
此外，在为了形成负载短路时的电阻调制效果大的源极电阻控制区域15，提高高浓度源极电阻控制区域15b的杂质浓度的情况下，优选的是与高浓度源极电阻控制区域15b相接的阱区域20的杂质浓度尽可能高。但是，如果半导体基板1a表面的第2导电类型的杂质浓度过高，则对MOSFET的导通电阻、阈值电压等元件特性造成影响，所以需要适合的浓度设定。
接下来，在作为高浓度源极电阻控制区域15b的材料的外延生长层上方，使第1导电类型的碳化硅进一步外延生长，形成作为低浓度源极电阻控制区域15a的材料的外延生长层。该外延生长层的厚度是 0.05μm～1.0μm程度即可，第1导电类型的杂质浓度为例如 1×1013cm-3～1×1018cm-3程度。
通过调整高浓度源极电阻控制区域15b的杂质浓度、厚度，能够使低浓度源极电阻控制区域的杂质浓度低浓度化至期望的范围。
然后，通过使用了通过照相制版处理加工的抗蚀掩模的蚀刻，对上述2个外延生长层进行构图，形成包括低浓度源极电阻控制区域15a 以及高浓度源极电阻控制区域15b的源极电阻控制区域15(图19)。在此，示出了使用杂质浓度不同的2个外延生长层来形成源极电阻控制区域15的例子，但也可以使用3个以上的外延生长层来形成源极电阻控制区域15。
如图19所示，源极电阻控制区域15被配设成以串联地连接于源极接触区域12a与源极伸展区域12b之间的方式，跨越源极接触区域 12a和源极伸展区域12b。即，源极电阻控制区域15与源极接触区域 12a以及源极伸展区域12b分别重叠地相接，作为源极区域12的一部分形成电流路径。
之后，通过与实施方式1同样的方法，形成栅极绝缘膜30以及栅电极35，进而形成层间绝缘膜32、欧姆电极40、42、源电极41以及漏电极43，从而完成图18所示的MOSFET的结构。
在室温以上的情况下，源极电阻控制区域15的传导载流子的迁移率由晶格散射(lattice scattering)支配，越是成为高温，传导载流子的迁移率越小。如果由于离子注入等工艺的影响而在源极电阻控制区域15内存在晶体缺陷，则以某种程度的能量能级形成的陷阱捕获传导载流子，所以有效的迁移率降低。关于捕获的载流子，如果变高至某温度，则从陷阱热释放，所以接近无陷阱的情况的迁移率。因此，晶体缺陷越少，室温附近处的迁移率与高温下的迁移率的差越大。在该情况下，源极电阻控制区域15成为在室温下对导通电阻的影响少、在短路时的高温下呈现大的电阻的温度灵敏度高的电阻。
在本实施方式中，通过在源极电阻控制区域15的材料中使用不存在注入缺陷且缺陷密度低的高品质的外延生长层，能够得到温度灵敏度高的源极电阻控制区域15。
图20是示出实施方式2的半导体装置的变形例的纵剖面图。在图20的结构中，使构成低浓度源极电阻控制区域15a的外延生长层延伸至沟道区域以及JFET区域11的上方，该外延生长层的一部分作为沟道区域发挥作用。得到将缺陷密度低的高品质的外延生长层作为沟道区域的半导体装置。
该结构能够通过各自独立地进行低浓度源极电阻控制区域15a 的构图和高浓度源极电阻控制区域15b的构图来形成。即，在进行了高浓度源极电阻控制区域15b的构图之后，形成作为低浓度源极电阻控制区域15a的材料的外延生长层，进行低浓度源极电阻控制区域15a 的构图即可。此时，如图21那样，使构成低浓度源极电阻控制区域 15a的外延生长层也残留在沟道区域以及JFET区域11的上方。
图22是示出实施方式2的半导体装置的其他变形例的纵剖面图。在图22中，将低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b中的高浓度源极电阻控制区域15b形成在漂移层2的表层部，将低浓度源极电阻控制区域15a形成在阱区域20的表面之上。
该结构能够通过如下方式形成：通过针对漂移层2的离子注入形成高浓度源极电阻控制区域15b，之后对如图23那样在漂移层2的上方形成的外延生长层进行构图来形成低浓度源极电阻控制区域15a。在该形成方法中，得到在形成高浓度源极电阻控制区域15b时不要求高的对位精度这样的优点。
此外，在实施方式2所示的具有由外延生长层构成的源极电阻控制区域15的MOSFET中，也通过代替第1导电类型的半导体基板 1a而使用第2导电类型的半导体基板1b(图10)，而成为IGBT的结构。即，实施方式2还能够应用于IGBT。
<实施方式3>
在实施方式3中，将本发明应用于沟槽(trench)型的MOSFET。图24～图29是示出作为本实施方式的半导体装置的沟槽型的碳化硅 MOSFET的制造方法的工序图(在图28以及图29中示出了完成的 MOSFET的结构)。
以下，说明实施方式3的碳化硅MOSFET的制造方法。
首先，在半导体基板1a上形成漂移层2，通过与在实施方式1 中使用图4～图7来说明的工序同样的方法，在漂移层2中，形成阱区域20、包括源极接触区域12a、源极伸展区域12b及源极电阻控制区域15的源极区域12、以及阱接触区域25。在此，阱区域20以及源极伸展区域12b也可以在邻接的部件单元之间连接(即，也可以不形成JFET区域11)。在该情况下，得到图24所示的构造。
接下来，通过选择性的蚀刻，在部件单元之间的区域中，形成图 25所示那样的沟槽110。该沟槽110与阱区域20以及源极伸展区域 12b相接、并且比阱区域20的底部更深地形成。在沟槽110的侧壁，源极伸展区域12b以及阱区域20在纵向(与漂移层2的表面垂直的方向、即沟槽110的深度方向)上排列而露出。
关于沟槽110的角部的形状，为了降低MOSFET的动作时的电场集中，优选成为锥形形状或者圆形形状。另外，沟槽110的侧壁优选的是相对漂移层2的表面接近垂直。
接下来，在通过牺牲氧化法、CDE(Chemical Dry Etching，化学干法刻蚀)等，对沟槽110的侧壁面进行了清洁化之后，通过与实施方式1同样的方法，形成栅极绝缘膜30以及栅电极35。
如图26所示，栅极绝缘膜30形成于包括沟槽110的内部的漂移层2的表面。栅电极35被配设成至少一部分埋入于沟槽110内，隔着栅极绝缘膜30与在沟槽110的侧壁露出的源极伸展区域12b、阱区域20以及漂移层2邻接。即，栅电极35跨越在沟槽110的侧壁露出的源极伸展区域12b、阱区域20以及漂移层2而延伸。在该情况下，被阱区域20的下方的漂移层2和源极伸展区域12b夹住、并且、与沟槽110邻接的阱区域20的部分成为该MOSFET的沟道区域。
在栅电极35的构图时，如果使栅电极35的横向的端部位于沟槽 110的外侧，则成为如图26那样栅电极35的一部分埋入于沟槽110 的结构。另一方面，也可以如图27那样，使栅电极35仅在沟槽110 的内部(侧壁部)残留，将栅电极35的整体埋入到沟槽110内。
在形成栅电极35之后，通过与实施方式1同样的步骤，形成层间绝缘膜32、欧姆电极40以及源电极41。由此，得到图28所示的结构的沟槽型MOSFET。此外，在使栅电极35成为图27所示的形状的情况下，碳化硅MOSFET的结构如图29所示。
如果如图28那样增加栅电极35的宽度，则具有能够充分地降低栅电极35的电阻值的优点，但易于在沟槽110的边缘部、沟槽110 底部的MOS构造的部分中产生高电场。
另一方面，如果如图29那样仅在沟槽110的侧壁形成栅电极35，则能够避免上述高电场的问题，并且能够通过自对准工艺(上架蚀刻 (framed etching))形成栅电极35，所以也能够对基于掩模张数的削减的成本降低作出贡献。此外，在图29中，栅电极35形成为夹着栅极绝缘膜30与源极伸展区域12b邻接(在横向上重叠)，这从防止MOSFET的沟道电阻的增大的观点来看是重要的。
这样，本发明还能够应用于沟槽型的MOSFET。在该情况下也是，在从阱区域20的沟道区域到达欧姆电极40以及源电极41的路径中，串联地插入在与源极接触区域12a以及源极伸展区域12b不同的工序中形成的源极电阻控制区域15，所以能够通过使源极电阻控制区域15的杂质浓度变化而使有效的源极电阻变化，能够得到与实施方式1同样的效果。特别地，沟槽型的MOSFET是不具有JFET区域11的构造，所以无法实现利用JFET效应的饱和电流控制，但通过应用本发明，能够实现基于源极电阻的控制的饱和电流控制。
与实施方式1同样地，源极电阻控制区域15包括低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b。如果如在实施方式 1中的叙述，使高浓度源极电阻控制区域15b的厚度(深度方向的长度)成为与高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的深度相同的程度、或者比其更短，则具有限制在通常的导通状态下耗尽层扩展到低浓度源极电阻控制区域15a，抑制MOSFET 的导通电阻增加的效果。另一方面，如果使高浓度源极电阻控制区域 15b的厚度大于高浓度源极电阻控制区域15b与阱区域20之间的pn 结中的耗尽层的厚度，则能够形成短路时的电阻调制大的源极电阻控制区域15。
在以上的说明中，示出了在沟槽型的MOSFET中应用实施方式 1所示的结构的源极区域12的例子，而如图30那样，也能够应用实施方式2所示的结构的源极区域12。
关于图30的结构，通过与实施方式2同样的方法，如图31所示，使用在漂移层2的表面上生长的外延生长层，来形成构成源极电阻控制区域15的低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b即可。在该情况下，能够实现具备无注入缺陷且具有低缺陷密度、温度灵敏度高的源极电阻控制区域15的沟槽型MOSFET。
<实施方式4>
在实施方式4中，与实施方式3同样地，将本发明应用于沟槽型的MOSFET，但使源极区域12的结构成为源极接触区域12a、源极电阻控制区域15、源极伸展区域12b在纵向(与漂移层2的表面垂直的方向)上排列的层叠构造。
图32～图34是示出作为本实施方式的半导体装置的沟槽型的碳化硅MOSFET的制造方法的工序图(在图34中示出了完成的 MOSFET的结构)。
以下，说明实施方式4的碳化硅MOSFET的制造方法。
首先，在半导体基板1a上形成漂移层2之后，在漂移层2中形成第2导电类型的阱区域20。阱区域20既可以通过在漂移层2的上层部将第2导电类型的杂质进行离子注入来形成，也可以通过在漂移层2的上方使第2导电类型的半导体外延生长来形成。
然后，通过将第1导电类型的杂质进行离子注入，将源极接触区域12a、源极电阻控制区域15、源极伸展区域12b形成于期望的深度，进而，通过将第2导电类型的杂质进行离子注入，形成阱接触区域25 (图32)。如图32那样，源极电阻控制区域15是包括低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b的结构，高浓度源极电阻控制区域15b形成于低浓度源极电阻控制区域15a与阱区域20 之间。
在本实施方式中，在源极电阻控制区域15的上侧，形成源极接触区域12a，在源极电阻控制区域15的下侧，形成源极伸展区域12b，所以源极电阻控制区域15在横向上与阱区域20相接。因此，源极电阻控制区域15成为低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b在横向上排列的结构。即，在本实施方式中，横向被定义为源极电阻控制区域15的深度方向，源极接触区域12a与源极伸展区域12b之间的纵向的距离被定义为源极电阻控制区域15的长度。
在形成了阱区域20、源极区域12以及阱接触区域25之后，通过与实施方式3同样的方法，如图33那样形成沟槽110。此时，沟槽 110形成为贯通源极区域12以及阱区域20，而到达阱区域20的下方的漂移层2。源极区域12是在纵向上层叠了源极接触区域12a、源极电阻控制区域15以及源极伸展区域12b的构造，所以成为它们全部都达到沟槽110的侧壁的构造。与实施方式3同样地，该MOSFET 的沟道区域成为被阱区域20的下方的漂移层2和源极伸展区域12b 夹住、并且与沟槽110邻接的阱区域20的部分。
进而，通过与实施方式3同样的方法，形成栅极绝缘膜30以及栅电极35。在本实施方式中，通过上架蚀刻等形成栅电极35，使栅电极35的整体埋入到沟槽110内。另外，栅电极35与构成源极区域 12的源极接触区域12a、源极电阻控制区域15以及源极伸展区域12b 中的、源极伸展区域12b重叠，但不与源极电阻控制区域15以及源极伸展区域12b重叠(参照图34)。即，栅电极35以跨越源极伸展区域12b、阱区域20以及漂移层2的方式延伸。
通过栅电极35与源极伸展区域12b重叠，能够防止MOSFET 的沟道电阻的增大。另外，通过栅电极35不与源极电阻控制区域15 重叠，能够使利用源极电阻控制区域15的本发明的效果不依赖于栅极偏置(gate bias)。
之后，通过与实施方式1同样的步骤，形成层间绝缘膜32、欧姆电极40以及源电极41，由此得到图34所示的结构的沟槽型 MOSFET。
根据实施方式4的半导体装置，源极伸展区域12b、源极电阻控制区域15以及源极接触区域12a在纵向上排列，所以能够缩小部件单元的横向的单元间距，能够通过高沟道密度化降低元件的导通电阻。
与实施方式1同样地，源极电阻控制区域15包括低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b。如果如在实施方式 1中的叙述，使高浓度源极电阻控制区域15b的厚度(深度方向的长度)成为与高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的深度相同的程度、或者比其更短，则具有限制在通常的导通状态下耗尽层扩展到低浓度源极电阻控制区域15a，抑制MOSFET 的导通电阻增加的效果。另一方面，如果使高浓度源极电阻控制区域 15b的厚度大于高浓度源极电阻控制区域15b与阱区域20之间的pn 结中的耗尽层的厚度，则能够形成短路时的电阻调制大的源极电阻控制区域15。
在实施方式3、4所示的沟槽型的MOSFET中，也通过代替第1 导电类型的半导体基板1a而使用第2导电类型的半导体基板1b(图 10)，而成为IGBT的结构。即，实施方式3、4还能够应用于IGBT。
<实施方式5>
在实施方式5中，将本发明应用于使肖特基势垒二极管(SBD；以下还称为“肖特基二极管”)内置化的MOSFET(SBD内置 MOSFET)。
图35是示出作为实施方式5的半导体装置的SBD内置MOSFET 的结构的纵剖面图。该半导体装置具有以使肖特基二极管和与实施方式1同样的MOSFET夹住阱接触区域25而排列的方式配设的构造。即，以阱接触区域25为中央，在单侧(图35中的右侧；还称为“MOSFET侧”)，形成MOSFET的源极区域12，而在其基板水平方向的相反侧(图35中的左侧；还称为“SBD侧”)，不形成源极区域12，以与阱区域20邻接的方式，形成n型(第1导电类型)的肖特基二极管形成区域51。肖特基二极管形成区域51是与漂移层2 相同的导电类型的区域，配设于阱区域20之间，被定义为从漂移层2 的表面至与阱区域20的深度相同的深度的区域。
在漂移层2的上方，形成了与肖特基二极管形成区域51连接的肖特基电极52。通过肖特基电极52和肖特基二极管形成区域51的碳化硅进行肖特基连接，构成肖特基势垒二极管。另外，肖特基电极52 与MOSFET的源电极41电连接。
图36以及图37是示出作为本实施方式的半导体装置的SBD内置MOSFET的制造方法的工序图。
以下，说明实施方式5的SBD内置MOSFET的制造方法。
首先，与实施方式1同样地，在半导体基板1a上形成漂移层2 之后，在漂移层2的表层部形成第2导电类型的阱区域20。此时，在阱区域20之间，与成为JFET区域11的n型区域一起，确保作为肖特基二极管形成区域51的n型区域。阱区域20既可以通过在漂移层2的上层部将第2导电类型的杂质进行离子注入来形成，也可以通过在漂移层2的上方使第2导电类型的半导体外延生长来形成。
然后，通过将第1导电类型的杂质进行离子注入，在阱区域20 内，形成包括源极接触区域12a、源极电阻控制区域15以及源极伸展区域12b的源极区域12，进而，通过将第2导电类型的杂质进行离子注入，形成阱接触区域25(图36)。如图36那样，源极电阻控制区域15是包括低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b的结构，高浓度源极电阻控制区域15b形成于低浓度源极电阻控制区域15a与阱区域20之间。源极区域12形成于阱接触区域25 的单侧(MOSFET侧)，未形成于其相反侧(SBD侧)。
之后，通过与实施方式1同样的方法，形成栅极绝缘膜30以及栅电极35(图37)。如图37那样，栅电极35形成于阱接触区域25 的单侧(MOSFET侧)，未形成于其相反侧(SBD侧)。
进而，在通过与实施方式1同样的方法，形成层间绝缘膜32、欧姆电极40、42之后，在肖特基二极管形成区域51上形成肖特基电极52。然后，形成源电极41以及漏电极43。此时，源电极41形成为与肖特基电极52连接。通过以上的工序，完成图35所示的SBD 内置MOSFET的结构。
在实施方式5中，在SBD内置MOSFET的源极区域12中，设置了源极电阻控制区域15。根据该结构，在MOSFET中内置的体二极管动作之前，包括肖特基二极管形成区域51以及肖特基电极52的肖特基二极管导通，所以能够抑制晶体缺陷扩展所致的MOSFET的导通电阻增大、耐压劣化。另外，通过肖特基二极管的内置化，不需要外部的二极管芯片，能够实现低成本化。进而，还能够享受利用源极电阻控制区域15的短路耐量改善的优点。
另外，与实施方式1同样地，源极电阻控制区域15包括低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b。如果如在实施方式1中的叙述，使高浓度源极电阻控制区域15b的厚度(深度方向的长度)成为与高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的深度相同的程度、或者比其更短，则具有限制在通常的导通状态下耗尽层扩展到低浓度源极电阻控制区域15a，抑制 MOSFET的导通电阻增加的效果。另一方面，如果使高浓度源极电阻控制区域15b的厚度大于高浓度源极电阻控制区域15b与阱区域20 之间的pn结中的耗尽层的厚度，则能够形成短路时的电阻调制大的源极电阻控制区域15。
在此，示出了在实施方式1的MOSFET中内置了肖特基二极管的例子，但本实施方式的肖特基二极管还能够应用于实施方式2的 MOSFET。另外，在实施方式5的SBD内置MOSFET中，也通过代替第1导电类型的半导体基板1a而使用第2导电类型的半导体基板 1b(图10)，而成为IGBT的结构。即，实施方式5还能够应用于 IGBT。
<实施方式6>
在实施方式6中，将本发明应用于使肖特基势垒二极管内置化的沟槽型的MOSFET(SBD内置沟槽MOSFET)。
图38～图40是示出作为本实施方式的半导体装置的SBD内置 MOSFET的制造方法的工序图(在图39以及图40中示出了完成的 SBD内置沟槽MOSFET的结构)。
以下，说明实施方式6的SBD内置沟槽MOSFET的制造方法。
首先，与实施方式2同样地，在半导体基板1a上形成了漂移层2之后，在漂移层2中形成第2导电类型的阱区域20。此时，在阱区域20之间，确保作为肖特基二极管形成区域51的n型区域。
接下来，通过与在实施方式1中使用图4～图7来说明的工序同样的方法，在漂移层2中，形成阱区域20、包括源极接触区域12a、源极伸展区域12b及源极电阻控制区域15的源极区域12、以及阱接触区域25。源极区域12形成于阱接触区域25的单侧(MOSFET侧)，未形成于其相反侧(SBD侧)。源极电阻控制区域15是包括低浓度源极电阻控制区域15a以及高浓度源极电阻控制区域15b的结构，高浓度源极电阻控制区域15b形成于低浓度源极电阻控制区域15a与阱区域20之间。此外，阱区域20以及源极伸展区域12b也可以在邻接的部件单元之间连接(即，也可以不形成JFET区域11)。
接下来，通过选择性的蚀刻，在部件单元之间的区域中，形成图 38所示那样的沟槽110。该沟槽110与阱区域20以及源极伸展区域 12b相接、并且比阱区域20的底部更深地形成。在沟槽110的侧壁，源极伸展区域12b以及阱区域20在纵向(与漂移层2的表面垂直的方向、即沟槽110的深度方向)上排列露出。
接下来，通过与实施方式2同样的方法，形成栅极绝缘膜30、栅电极35、层间绝缘膜32、欧姆电极40、42。栅极绝缘膜30形成于包括沟槽110的内部的漂移层2的表面。栅电极35被配设成至少一部分埋入于沟槽110内，隔着栅极绝缘膜30与在沟槽110的侧壁露出的源极伸展区域12b、阱区域20以及漂移层2邻接。
之后，在肖特基二极管形成区域51上形成肖特基电极52。然后，形成源电极41以及漏电极43。此时，源电极41形成为与肖特基电极 52连接。通过以上的工序，得到图39所示的结构的SBD内置沟槽型 MOSFET。图39的SBD内置沟槽型MOSFET具有配设成肖特基二极管和与实施方式3同样的沟槽型MOSFET夹着阱接触区域25排列的构造。
在实施方式6的SBD内置沟槽型MOSFET中，与实施方式5 同样地，在MOSFET中内置的体二极管动作之前，肖特基二极管导通，所以能够抑制晶体缺陷扩展所致的MOSFET的导通电阻增大、耐压劣化。另外，通过肖特基二极管的内置化，不需要外部的二极管芯片，能够实现低成本化。进而，还能够享受利用源极电阻控制区域 15的短路耐量改善的优点。另外，能够在纵向上设置MOSFET的沟道，所以能够缩小部件单元的横向的宽度(单元间距)，在以同一面积比较的情况下能够流过更大的电流。即，能够降低MOSFET的导通电阻。
另外，与实施方式2同样地，源极电阻控制区域15包括低浓度源极电阻控制区域15a和高浓度源极电阻控制区域15b。如果如在实施方式1中的叙述，使高浓度源极电阻控制区域15b的厚度(深度方向的长度)成为与高浓度源极电阻控制区域15b与阱区域20之间的pn结中的耗尽层的深度相同的程度、或者比其更短，则具有限制在通常的导通状态下耗尽层扩展到低浓度源极电阻控制区域15a，抑制 MOSFET的导通电阻增加的效果。另一方面，如果使高浓度源极电阻控制区域15b的厚度大于高浓度源极电阻控制区域15b与阱区域20 之间的pn结中的耗尽层的厚度，则能够形成短路时的电阻调制大的源极电阻控制区域15。
此外，也可以如图40那样，使栅电极35仅在沟槽110的内部(侧壁部)残留，将栅电极35的整体埋入到沟槽110内。在该情况下，如实施方式2所示，得到抑制在沟槽110的边缘部、沟槽110底部的 MOS构造的部分中产生的电场的效果。
在此，示出了在实施方式3的沟槽型MOSFET中内置了肖特基二极管的例子，但本实施方式的肖特基二极管还能够应用于实施方式 4的沟槽型MOSFET。另外，在实施方式6的SBD内置沟槽型 MOSFET中，也通过代替第1导电类型的半导体基板1a而使用第2 导电类型的半导体基板1b(图10)，而成为IGBT的结构。即，实施方式6还能够应用于IGBT。
此外，关于从上述实施方式1～6所示的半导体装置的构造得到的效果，只要具有该构造，即使通过其他制造方法形成也同样地得到。另外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适宜地变形、省略。
详细地说明了本发明，而上述说明在所有方案中仅为例示，本发明不限于此。未例示的无数的变形例应被理解为不脱离本发明的范围而能够想到。

Claims (22)

1.一种半导体装置，其特征在于，具备：
半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的阱区域，在所述漂移层的表层部选择性地形成；
第1导电类型的源极区域，形成于所述阱区域内的表层部；
作为所述漂移层的部分的JFET区域，与所述阱区域邻接；
作为所述阱区域的部分的沟道区域，被所述源极区域和所述JFET区域夹住；
栅电极，在所述漂移层上隔着栅极绝缘膜配设，跨越所述源极区域、所述沟道区域及所述JFET区域而延伸；
源电极，与所述源极区域连接；以及
漏电极，形成于所述半导体基板的背面，
所述源极区域包括：
源极接触区域，形成于所述阱区域内的表层部，与所述源电极连接；
源极伸展区域，形成于所述阱区域内的表层部，与所述沟道区域邻接；以及
源极电阻控制区域，配设于所述源极伸展区域与所述源极接触区域之间，
所述源极电阻控制区域包括：
低浓度源极电阻控制区域，第1导电类型的杂质浓度低于所述源极伸展区域或者所述源极接触区域；以及
高浓度源极电阻控制区域，形成于所述阱区域与所述低浓度源极电阻控制区域之间，第1导电类型的杂质浓度高于所述低浓度源极电阻控制区域。
2.根据权利要求1所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域是在所述漂移层的表层部通过离子注入形成的，
所述高浓度源极电阻控制区域的厚度是0.1μm以上且3.0μm以下。
3.根据权利要求1所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域由在所述漂移层的表面上形成的外延生长层构成，
所述高浓度源极电阻控制区域的厚度是0.05μm以上且0.5μm以下。
4.根据权利要求1所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域的第1导电类型的杂质浓度比所述低浓度源极电阻控制区域的第1导电类型的杂质浓度高1个数量级以上。
5.根据权利要求1所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域在通常动作时的导通状态下，通过由所述源极电阻控制区域与所述阱区域之间的pn结形成的耗尽层被完全耗尽化。
6.根据权利要求1所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域在通常动作时的导通状态下，不会通过由所述源极电阻控制区域与所述阱区域之间的pn结形成的耗尽层被完全耗尽化。
7.根据权利要求1所述的半导体装置，其特征在于，
所述低浓度源极电阻控制区域的导电类型是第2导电类型。
8.根据权利要求1所述的半导体装置，其特征在于，
所述阱区域具有退减型的杂质浓度分布图。
9.根据权利要求1所述的半导体装置，其特征在于，
所述低浓度源极电阻控制区域和所述高浓度源极电阻控制区域中的至少所述低浓度源极电阻控制区域由在所述漂移层的表面上形成的外延生长层构成。
10.根据权利要求9所述的半导体装置，其特征在于，
构成所述低浓度源极电阻控制区域的外延生长层延伸至所述沟道区域以及与所述沟道区域邻接的所述漂移层的部分的上方。
11.根据权利要求1所述的半导体装置，其特征在于，
还具备肖特基电极，该肖特基电极形成于所述漂移层上，与所述漂移层进行肖特基连接，并且与所述源极区域进行电连接。
12.一种半导体装置，其特征在于，具备：
半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的阱区域，在所述漂移层的表层部选择性地形成；
沟槽，形成为贯通所述阱区域而到达所述漂移层；
第1导电类型的源极区域，形成于所述阱区域内的表层部，到达所述沟槽的侧壁；
作为所述阱区域的部分的沟道区域，被所述源极区域和所述阱区域的下方的所述漂移层夹住，并且与所述沟槽邻接；
栅电极，隔着栅极绝缘膜配设于所述沟槽内，跨越所述源极区域、所述沟道区域及所述阱区域的下方的所述漂移层而延伸；
源电极，与所述源极区域连接；以及
漏电极，形成于所述半导体基板的背面，
所述源极区域包括：
源极接触区域，形成于所述阱区域内的表层部，与所述源电极连接；
源极伸展区域，与所述沟道区域邻接；以及
源极电阻控制区域，配设于所述源极伸展区域与所述源极接触区域之间，
所述源极电阻控制区域包括：
低浓度源极电阻控制区域，第1导电类型的杂质浓度低于所述源极伸展区域或者所述源极接触区域；以及
高浓度源极电阻控制区域，形成于所述阱区域与所述低浓度源极电阻控制区域之间，第1导电类型的杂质浓度高于所述低浓度源极电阻控制区域。
13.根据权利要求12所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域是在所述漂移层的表层部通过离子注入形成的，
所述高浓度源极电阻控制区域的厚度是0.1μm以上且3.0μm以下。
14.根据权利要求12所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域由在所述漂移层的表面上形成的外延生长层构成，
所述高浓度源极电阻控制区域的厚度是0.05μm以上且0.5μm以下。
15.根据权利要求12所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域的第1导电类型的杂质浓度比所述低浓度源极电阻控制区域的第1导电类型的杂质浓度高1个数量级以上。
16.根据权利要求12所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域在通常动作时的导通状态下，通过由所述源极电阻控制区域与所述阱区域之间的pn结形成的耗尽层被完全耗尽化。
17.根据权利要求12所述的半导体装置，其特征在于，
所述高浓度源极电阻控制区域在通常动作时的导通状态下，不会通过由所述源极电阻控制区域与所述阱区域之间的pn结形成的耗尽层被完全耗尽化。
18.根据权利要求12所述的半导体装置，其特征在于，
所述低浓度源极电阻控制区域的导电类型是第2导电类型。
19.根据权利要求12所述的半导体装置，其特征在于，
所述阱区域具有退减型的杂质浓度分布图。
20.根据权利要求12所述的半导体装置，其特征在于，
所述低浓度源极电阻控制区域和所述高浓度源极电阻控制区域中的至少所述低浓度源极电阻控制区域由在所述漂移层的表面上形成的外延生长层构成。
21.根据权利要求20所述的半导体装置，其特征在于，
构成所述低浓度源极电阻控制区域的外延生长层延伸至所述沟道区域以及与所述沟道区域邻接的所述漂移层的部分的上方。
22.根据权利要求12所述的半导体装置，其特征在于，
还具备肖特基电极，该肖特基电极形成于所述漂移层上，与所述漂移层进行肖特基连接，并且与所述源极区域进行电连接。
CN201580052278.6A 2014-10-20 2015-09-07 半导体装置 Active CN107078160B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-213408 2014-10-20
JP2014213408 2014-10-20
PCT/JP2015/075281 WO2016063644A1 (ja) 2014-10-20 2015-09-07 半導体装置

Publications (2)

Publication Number Publication Date
CN107078160A CN107078160A (zh) 2017-08-18
CN107078160B true CN107078160B (zh) 2020-07-17

Family

ID=55760689

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580052278.6A Active CN107078160B (zh) 2014-10-20 2015-09-07 半导体装置

Country Status (5)

Country Link
US (1) US9825126B2 (zh)
JP (1) JP6234606B2 (zh)
CN (1) CN107078160B (zh)
DE (1) DE112015004766B4 (zh)
WO (1) WO2016063644A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6717242B2 (ja) * 2017-03-13 2020-07-01 豊田合成株式会社 半導体装置
JP6883745B2 (ja) * 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP6740986B2 (ja) 2017-08-31 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6891739B2 (ja) * 2017-09-04 2021-06-18 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
WO2019123601A1 (ja) * 2017-12-21 2019-06-27 三菱電機株式会社 半導体装置
DE102019105812B4 (de) 2019-03-07 2022-08-25 Infineon Technologies Ag Grabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
US11417762B2 (en) 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
JP7388197B2 (ja) * 2020-01-07 2023-11-29 株式会社デンソー トレンチゲート型スイッチング素子の製造方法
DE102020202053A1 (de) * 2020-02-19 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Mosfet mit sättigungskontakt und verfahren zum bilden eines mosfet mit sättigungskontakt
US11282951B2 (en) * 2020-06-04 2022-03-22 Wolfspeed, Inc. Semiconductor power devices having graded lateral doping in the source region
CN111697079B (zh) * 2020-07-09 2024-02-06 全球能源互联网研究院有限公司 一种SiC MOSFET器件结构
EP4123722B1 (en) 2021-07-20 2024-04-03 Hitachi Energy Ltd Power semiconductor device
CN113725295B (zh) * 2021-09-01 2023-08-11 电子科技大学 一种逆导型mos栅控晶闸管及其制造方法
EP4285417A1 (en) * 2021-09-29 2023-12-06 Huawei Technologies Co., Ltd. Self-aligned channel metal oxide semiconductor (mos) device and fabrication method thereof
WO2024067998A1 (en) 2022-09-30 2024-04-04 Hitachi Energy Ltd Semiconductor device and manufacturing method
WO2024067997A1 (en) 2022-09-30 2024-04-04 Hitachi Energy Ltd Semiconductor device and manufacturing method
CN116013905B (zh) * 2023-03-27 2023-06-23 通威微电子有限公司 一种半导体器件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2507820A1 (fr) 1981-06-16 1982-12-17 Thomson Csf Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee
JP2536302B2 (ja) 1990-04-30 1996-09-18 日本電装株式会社 絶縁ゲ―ト型バイポ―ラトランジスタ
US7091080B2 (en) * 2001-02-26 2006-08-15 International Rectifier Corporation Depletion implant for power MOSFET
JP4761942B2 (ja) 2004-11-16 2011-08-31 株式会社東芝 半導体装置
JP2006339444A (ja) * 2005-06-02 2006-12-14 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
JP6168732B2 (ja) * 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
US9525057B2 (en) * 2012-05-15 2016-12-20 Mitsubishi Electric Corporation Semiconductor device
JP6072432B2 (ja) 2012-05-15 2017-02-01 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2016063644A1 (ja) 2016-04-28
US20170229535A1 (en) 2017-08-10
CN107078160A (zh) 2017-08-18
JP6234606B2 (ja) 2017-11-22
US9825126B2 (en) 2017-11-21
DE112015004766T5 (de) 2017-09-07
DE112015004766B4 (de) 2021-11-18
JPWO2016063644A1 (ja) 2017-04-27

Similar Documents

Publication Publication Date Title
CN107078160B (zh) 半导体装置
JP6144674B2 (ja) 半導体装置及びその製造方法
JP6282088B2 (ja) 半導体装置及びその製造方法
JP6072432B2 (ja) 半導体装置及びその製造方法
KR101527270B1 (ko) 전력용 반도체 장치
US20170236935A1 (en) Semiconductor device
JP6099749B2 (ja) 炭化珪素半導体装置およびその製造方法
CN108140674B (zh) 半导体装置
WO2017169777A1 (ja) 電力変換器
US10229969B2 (en) Power semiconductor device
WO2018037701A1 (ja) 半導体装置
US11489047B2 (en) Semiconductor device and method of manufacturing the same
JP5751763B2 (ja) 半導体装置
JP6297172B2 (ja) 炭化珪素半導体装置及びその製造方法
JP2024019464A (ja) 半導体装置
JPWO2019123601A1 (ja) 半導体装置
TWI702722B (zh) 半導體裝置及半導體裝置之製造方法
JP5907097B2 (ja) 半導体装置
JP6289600B2 (ja) 半導体装置
JP2021044274A (ja) 半導体装置
JP7443853B2 (ja) 炭化珪素半導体装置
JP7306060B2 (ja) 半導体装置
JP2015057851A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant