CN111697079B - 一种SiC MOSFET器件结构 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 33
- 229910010271 silicon carbide Inorganic materials 0.000 description 32
- 238000000137 annealing Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体器件技术领域，具体涉及一种SiC MOSFET器件结构。所述SiC MOSFET器件结构，包括：衬底；外延层，形成在所述衬底之上；P阱区，形成在所述外延层之内；以及形成在所述P阱区之内的两个相邻N+源区；所述N+源区的表面掺杂浓度大于内部掺杂浓度。本发明提供的SiC MOSFET器件结构，通过改变N+源区的掺杂浓度，提升N+源区的电阻，进而在提高器件的短路能力同时又能保证导通能力基本不退化。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种SiC MOSFET器件结构。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种可以广泛使用在集成电路、电力电子等应用领域的场效应晶体管(field-effect transistor)。
碳化硅(SiC)材料作为第三代半导体具有优良的物理、电学性质，较大的禁带宽度、较高的击穿场强、良好的热导率，以SiC材料为基础的电力电子器件能够在高温、高压、高频及高密度功率领域有很大的发展潜力，SiC电力电子器件有望在未来的电力电子领域占有一定的市场。
SiC MOSFET的短路能力相对Si IGBT较差，主要是因为外延层极薄，在短路过程中热量在较薄的外延层中聚集，温度升高较快，另外SiC MOSFET器件的无退饱和阶段，在高漏压偏置下，电流的大小约为额定电流的10倍-20倍，一定程度上降低了器件的耐短路能力。现有技术中，SiC MOSFET的导通能力和短路能力互相制约，提升短路能力往往需要制约导通能力，因此，如何在提高SiC MOSFET器件的短路能力基础上，又能保证导通能力基本不退化是亟待解决的。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中SiC MOSFET的导通能力和短路能力互相制约的缺陷，从而提供一种在提高SiC MOSFET器件的短路能力基础上，又能保证导通能力基本不退化的SiC MOSFET器件结构。
为解决上述技术问题，本发明提供的一种SiC MOSFET器件结构，包括：
衬底；
外延层，形成在所述衬底之上；
P阱区，形成在所述外延层之内；以及形成在所述P阱区之内的两个相邻N+源区；
所述N+源区的表面掺杂浓度大于或等于内部掺杂浓度。
进一步地，所述P阱区和所述N+源区与金属形成有欧姆接触区。
进一步地，所述外延层上依次形成有氧化硅和多晶硅，构造成MOS结构。
进一步地，所述N+源区的掺杂类型为n型掺杂。
进一步地，所述n型掺杂的离子至少包括氮或磷。
进一步地，所述N+源区的掺杂浓度由表面至内部依次线性降低，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区的掺杂浓度相同，所述N+源区的深度为0.1μm～0.6μm。
进一步地，所述N+源区的掺杂浓度由表面至内部依次呈Y段阶梯状降低，且Y≥2，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区的掺杂浓度相同，所述N+源区的深度为0.1μm～0.6μm。
进一步地，所述N+源区的表面掺杂浓度等于内部掺杂浓度，且掺杂浓度为5e17～5e18cm-3，所述N+源区的深度为0.1μm～0.6μm。
进一步地，所述外延层的掺杂类型为n型掺杂。
进一步地，所述外延层的掺杂浓度为1e14～1e18cm-3。
本发明技术方案，具有如下优点：
1.本发明提供的SiC MOSFET器件结构，通过改变N+源区的掺杂浓度，提升N+源区的电阻，进而在提高器件的短路能力同时又能保证导通能力基本不退化。
2.本发明提供的SiC MOSFET器件结构，其制备工艺和传统MOSFET相同，并未增加繁复性，从而控制制造成本，在保证导通能力且不增加制备工艺难度的前提下，提高N+源区的导通电阻，提高短路能力。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明SiC MOSFET器件结构的衬底和外延层示意图；
图2为本发明SiC MOSFET器件结构的N+源区和P阱区示意图；
图3为本发明SiC MOSFET器件结构的栅氧及多晶硅示意图；
图4为本发明SiC MOSFET器件结构的欧姆接触区及SiC MOSEFT示意图；
图5为本发明实施例中Vds＝2000V时不同掺杂参数对应的特性曲线图；
图6为本发明实施例中Vds＝4V时不同掺杂参数对应的特性曲线图。
附图标记说明：
1-衬底，2-外延层，3-P阱区，4-N+源区，5-多晶硅，6-氧化硅，7-金属，10-MOS结构，20-欧姆接触区。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“垂直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一
结合图1-4所示，本实施例提供一种SiC MOSFET器件结构，包括：
衬底1；
外延层2，形成在所述衬底1之上；
P阱区3，形成在所述外延层2之内；以及形成在所述P阱区3之内的两个相邻N+源区4；
所述N+源区4的表面掺杂浓度大于或等于内部掺杂浓度。
本发明提供的所述SiC MOSFET器件结构，通过改变N+源区的掺杂浓度，提升N+源区的电阻，进而在提高器件的短路能力同时又能保证导通能力基本不退化。
在本实施例中，所述衬底1优选为SiC衬底，外延层2为SiC衬底上形成的同质外延层，所述外延层2内形成有P阱区3，所述P阱区3之内形成有两个相邻的N+源区4；所述P阱区3与所述N+源区4的上表面均与所述外延层2的上表面平齐。
具体地，所述P阱区3和所述N+源区4与金属7形成有欧姆接触区20。由于所述N+源区4的表面掺杂浓度大于或等于内部掺杂浓度，在所述SiCMOSFET器件结构的制备过程中，需要在所述N+源区4掺杂后，并淀积金属7，进行欧姆接触的退火，进而形成良好的n型和p型欧姆接触。
具体地，所述外延层2上依次形成有氧化硅和多晶硅，进而构造成金属-氧化物-半导体的MOS结构10。
具体地，所述外延层2的掺杂类型为n型掺杂，所述n型掺杂的离子包括氮或磷或者其他离子。所述外延层2的掺杂浓度为1e14～1e18cm-3。
具体地，所述N+源区4的掺杂类型为n型掺杂，所述n型掺杂的离子至少包括氮或磷或者其他离子。
本实施例中，所述N+源区4的表面掺杂浓度大于或等于内部掺杂浓度，当所述N+源区4的表面掺杂浓度大于内部掺杂浓度时，所述N+源区4的掺杂形式由表面至内部可以为线性降低或呈阶梯状降低。
具体地，所述N+源区4的掺杂浓度由表面至内部依次线性降低，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区3的掺杂浓度相同，所述N+源区4的深度为0.1μm～0.6μm。所述N+源区4的掺杂浓度由表面至内部平缓下降，经逐渐降低，直到达到和同质外延层相同大小的掺杂为止。
具体地，所述N+源区4的掺杂浓度由表面至内部依次呈Y段阶梯状降低，且Y≥2，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区3的掺杂浓度相同，所述N+源区4的深度为0.1μm～0.6μm。所述N+源区4的掺杂浓度由表面至内部呈阶梯状下降，经多段阶梯状降低后，直到达到和P阱区相同大小的掺杂为止。
当所述N+源区4的表面掺杂浓度等于内部掺杂浓度时，即所述N+源区4的掺杂浓度沿纵向方向分布均匀，此时，所述N+源区4的整体掺杂浓度较低。
具体地，所述外延层2的掺杂浓度为1e14～1e18cm-3，所述N+源区4的表面掺杂浓度等于内部掺杂浓度，且掺杂浓度为5e17～5e18cm-3，所述N+源区4的深度为0.1μm～0.6μm。
具体的，在所述SiC MOSFET器件结构的制备过程中，当所述N+源区4掺杂完成之后，进行高温退火，退火温度400～1200℃，退火气氛包括：N2，Ar，真空等。
本实施例提供的所述SiC MOSFET器件结构制备工艺和传统MOSFET相同，并未增加繁复性，从而控制制造成本，在保证导通能力且不增加制备工艺难度的前提下，提高N+源区的导通电阻，提高短路能力。
实施例二
结合图1-图4所示，以下对本发明提供的所述SiC MOSFET器件结构的具体制备过程进行详细说明。
本发明以6500V的n沟道平面型SiC MOSFET器件为例，所述SiC MOSFET器件结构的具体制备方法包括：
S1：清洗衬底1，在所述衬底1上同质生长外延层2；
S2：在所述外延层2进行离子注入，分别形成P阱区3和N+源区4；
S3：在所述N+源区4中进行离子掺杂，且保证所述N+源区4的表面掺杂浓度大于或等于内部掺杂浓度，掺杂类型为n型掺杂；
S4：在所述外延层2上依次形成氧化硅和多晶硅，构造MOS结构；
S5：淀积金属7，进行欧姆接触的退火，退火温度400～1200℃，形成n型和p型欧姆接触。
具体地，所述步骤S1形成如图1所示的样品；所述步骤S2形成如图2所示的样品；
优选的，在步骤S1中，所述衬底为n型碳化硅衬底，所述外延层02的厚度为60um，所述外延层2的掺杂类型为n型掺杂，所述n型掺杂的离子包括但不限于氮或磷或者其他离子。所述外延层2的掺杂浓度为1e14～1e18cm-3。
优选的，在步骤S2中，所述P阱区3与所述N+源区4的上表面均与所述外延层2的上表面平齐。
优选的，在步骤S3中，所述N+源区4的掺杂类型为n型掺杂，所述n型掺杂的离子至少包括氮或磷或者其他离子。所述N+源区4的表面掺杂浓度大于或等于内部掺杂浓度，在第一种实现形式中，所述N+源区4的掺杂浓度由表面至内部依次线性降低，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区3的掺杂浓度相同，所述N+源区4的深度为0.1μm～0.6μm；在第二种实现形式中，所述N+源区4的掺杂浓度由表面至内部依次呈Y段阶梯状降低，且Y≥2，其中，表面的掺杂浓度为1e18～1e21cm-3，内部最小掺杂浓度与所述P阱区3的掺杂浓度相同，所述N+源区4的深度为0.1μm～0.6μm；在第三种实现形式中，所述外延层2的掺杂浓度为1e14～1e18cm-3，所述N+源区4的表面掺杂浓度等于内部掺杂浓度，且掺杂浓度为5e17～5e18cm-3，所述N+源区4的深度为0.1μm～0.6μm。
优选的，在步骤S4中，当所述N+源区4掺杂完成之后，淀积金属，并进行高温退火，退火气氛包括：N2，Ar，真空等。
作为变形，沟槽MOSFET也适用于本发明实施例提供的结构及方法，在此不再赘述。
实施例三
结合图5-图6所示，以下结合具体实例，对本发明提供的所述SiCMOSFET器件结构在不同参数条件下的导通能力及短路能力进行详细说明。
用计算机对6500V SiC MOSFET进行仿真，首先设置三种仿真条件，分别是：
(1)N+源区的掺杂浓度为1e18cm-3，深度为0.25μm；
(2)N+源区的表面掺杂浓度为1e20cm-3，深度为0.05μm，0.05μm以下掺杂浓度为1e18cm-3，深度为0.2μm；
(3)N+源区的掺杂浓度为1e20cm-3，深度为0.25μm，本条件为常规的掺杂浓度，作为本发明的对比标准。
基于以上三种仿真条件分别进行仿真，输出如图5-图6所示的特性曲线图，基于图5-图6可以得出如下结论：
结合图5所示，在Vds＝2000V时，三种条件的饱和电流Ids不同，分别是410A，430A及449A，饱和电流逐渐增大，证明采用本发明提供的SiCMOSFET器件结构，在条件(1)和条件(2)下，能够得到较小的饱和电流；
结合图6所示，在Vds＝4V时，三种条件Ids基本相同，即：在导通状态下，三种条件的导通电流基本不变，也即证明采用本发明提供的SiCMOSFET器件结构，在N+源区改变后，导通能力没有退化。
结合上述仿真实例，可以得知：采用本发明提供的SiC MOSFET器件结构后，改变N+源区的掺杂浓度，纵向不均匀分布或者均匀的较低掺杂，能够降低SiC MOSFET器件的饱和电流，提高SiC MOSFET的短路能力，同时维持器件的导通能力。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (9)
1.一种SiC MOSFET器件结构，其特征在于，包括：
衬底(1)；
外延层(2)，形成在所述衬底(1)之上；
P阱区(3)，形成在所述外延层(2)之内；以及形成在所述P阱区(3)之内的两个相邻N+源区(4)；
所述N+源区(4)的表面掺杂浓度大于内部掺杂浓度；内部最小掺杂浓度与所述P阱区(3)的掺杂浓度相同。
2.根据权利要求1所述的SiC MOSFET器件结构，其特征在于，所述P阱区(3)和所述N+源区(4)与金属(7)形成有欧姆接触区(20)。
3.根据权利要求2所述的SiC MOSFET器件结构，其特征在于，所述外延层(2)上依次形成有氧化硅和多晶硅，构造成MOS结构(10)。
4.根据权利要求1-3任意一项所述的SiC MOSFET器件结构，其特征在于，所述N+源区(4)的掺杂类型为n型掺杂。
5.根据权利要求4所述的SiC MOSFET器件结构，其特征在于，所述n型掺杂的离子至少包括氮或磷。
6.根据权利要求4所述的SiC MOSFET器件结构，其特征在于，所述N+源区(4)的掺杂浓度由表面至内部依次线性降低，其中，表面的掺杂浓度为1e18～1e21cm-3，所述N+源区(4)的深度为0.1μm～0.6μm。
7.根据权利要求4所述的SiC MOSFET器件结构，其特征在于，所述N+源区(4)的掺杂浓度由表面至内部依次呈Y段阶梯状降低，且Y≥2，其中，表面的掺杂浓度为1e18～1e21cm-3，所述N+源区(4)的深度为0.1μm～0.6μm。
8.根据权利要求1-3任意一项所述的SiC MOSFET器件结构，其特征在于，所述外延层(2)的掺杂类型为n型掺杂。
9.根据权利要求8所述的SiC MOSFET器件结构，其特征在于，所述外延层(2)的掺杂浓度为1e14～1e18cm-3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010658595.5A CN111697079B (zh) | 2020-07-09 | 2020-07-09 | 一种SiC MOSFET器件结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010658595.5A CN111697079B (zh) | 2020-07-09 | 2020-07-09 | 一种SiC MOSFET器件结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111697079A CN111697079A (zh) | 2020-09-22 |
| CN111697079B true CN111697079B (zh) | 2024-02-06 |
Family
ID=72485766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010658595.5A Active CN111697079B (zh) | 2020-07-09 | 2020-07-09 | 一种SiC MOSFET器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111697079B (zh) |
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| JPH08186254A (ja) * | 1994-12-28 | 1996-07-16 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2006066439A (ja) * | 2004-08-24 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN101546766A (zh) * | 2008-02-28 | 2009-09-30 | 万国半导体股份有限公司 | 由不一致的镇流源极保护的高功率高温半导体功率器件 |
| CN107078160A (zh) * | 2014-10-20 | 2017-08-18 | 三菱电机株式会社 | 半导体装置 |
| CN108780816A (zh) * | 2016-02-24 | 2018-11-09 | 通用电气公司 | 碳化硅装置及其制作方法 |
| CN111293040A (zh) * | 2020-02-20 | 2020-06-16 | 全球能源互联网研究院有限公司 | 一种n型掺杂离子注入准确度的提升方法 |
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| Publication number | Publication date |
|---|---|
| CN111697079A (zh) | 2020-09-22 |
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|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |