JP2007128965A - スイッチング半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】バンドギャップが2.0eV以上の半導体基板を用いて製作されたスイッチング半導体装置であって、負のゲート電圧が印加できるようにp+型のゲート領域3とn型のソース領域とが接触するJFET構造において、p+型のゲート領域3は、このp+型のゲート領域3より低不純物濃度でJFETのドリフト領域2よりも高不純物濃度のn型不純物濃度のソース領域41を介して、高不純物濃度のn+型のソース領域4と配置されている。
【選択図】図1
Description
本実施の形態のスイッチング半導体装置は、n型のソース領域を主表面側では高不純物濃度層とし、前記高不純物濃度層よりも低濃度の所定の濃度に設定される低不純物濃度層との積層された構造で通常のイオン注入技術を用いて形成した後、これらを所定の幅でメサ型に加工して形成し、メサ側壁に再度イオン注入技術により高不純物濃度のゲート領域を形成することで実現する。
図1は、本発明の第1の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置は、対向する第1面および第2面を有するバンドギャップが2.0eV以上の半導体基板を用いて製作され、この半導体基板内において第1面まで延在するn+型の高不純物濃度のソース領域4と、半導体基板内において第2面まで延在するn+型の高不純物濃度のドレイン領域1と、半導体基板内においてソース領域4とドレイン領域1との間にそれぞれ隣接して形成され、ソース領域4およびドレイン領域1より低不純物濃度のn-型のドリフト領域2と、半導体基板内において第1面まで延在して形成されるトレンチ5と、トレンチ5の隣接するトレンチ間でソース領域4を含むメサを規定し、トレンチ5の底部とメサの側壁に延在して形成されるp+型の高不純物濃度のゲート領域3とで構成され、メサの側壁に形成されたゲート領域3と接触するソース領域4の部分では、第1面に延在するソース領域4より低不純物濃度であり、ゲート領域3と比較しても低不純物濃度でドリフト領域1よりも高不純物濃度のn型領域である。
図3は、本発明の第2の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、高不純物濃度のソース領域4の周辺に低不純物濃度のソース領域42を設けており、電流の流れる主領域が高不純物濃度のn+型のソース領域4になっている。このため、本実施例では、前記第1の実施例に比較してオン抵抗の低い半導体装置を実現できる。
図5は、本発明の第3の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、トレンチ33の底部に設けられたp+型のゲート領域3とオーミック接続する低抵抗のゲート電極30を、トレンチ33を埋めるようにプラグ状に形成している。このゲート電極30は、タングステンW、モリブデンMo、アルミニウムAl、ニッケルNiおよびこれらの化合物で形成することが好ましい。また、低抵抗の多結晶シリコンで構成することも可能である。これにより、p+型のゲート領域3は低抵抗のゲート電極30でシャントされているため、半導体装置のゲート端子(この部分の記載は省略)からみたゲート抵抗成分が大幅に低減され、p+型のゲート領域3のノイズ電流による電圧変動をゲート回路からゲート端子に印加される負のゲート電圧で抑制され易い半導体装置になっているため、誤動作をさらに低減できる。
図6は、本発明の第4の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、ユニットセルのうち、p+型のゲート領域3がソース領域4,42より外側に配置され、半導体基板の一方の主面までp+型のゲート領域3が延在している。トレンチのような凹部がなく主面が平坦になっているため、ソース電極40の形成が容易になっている。また、p+型のゲート領域3がエピタキシャル成長法で形成できるため、pn接合の位置決めを正確に決定できる、ゲート領域の低抵抗が容易である、ゲート領域の幅を短縮することも容易である、などの効果がある。
図7〜図9は、前述した図1に示した第1の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。本実施例では、半導体基板として、バンドギャップが3.02eVの4H型結晶多形炭化珪素(4H−SiC)を用いた例で、その製造方法を示す。なお、()内には、前記図1に対応する部分の符号を付している。
図10および図11は、前述した図3に示した第2の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。本実施例では、半導体基板として、バンドギャップが3.02eVの4H型結晶多形炭化珪素(4H−SiC)を用いた例で、その製造方法を示す。なお、()内には、前記図3に対応する部分の符号を付している。
図12は、前述した図1、図3、図5、図6に示した第1〜第4の実施例に係わるスイッチング半導体装置の平面図(平面パターン)を示す。図12において、細かな長方形の領域は、図1、図3、図5、図6のそれぞれの断面図に示してあるユニットセル100である。これらのユニットセル100が、半導体装置の定格電流容量に応じて多数配置されている。
図14は、前述した図1、図3、図5、図6に示した第1〜第4の実施例のスイッチング半導体装置のドライブ回路を示す。各実施例のスイッチング半導体装置20をオンするために、ゲート端子に正の電圧Eg1を印加する。オフするためには、電圧Eg2により負の電圧を印加して安定な高信頼性動作を達成させる。本実施例では、負電圧として、−5V〜−20Vの範囲で選択するのが好ましい。
Claims (11)
- 対向する第1面および第2面を有するバンドギャップが2.0eV以上の半導体基板を用いて製作されたスイッチング半導体装置であって、
前記半導体基板内において、前記第1面まで延在する第1導電型の高不純物濃度のソース領域と、
前記半導体基板内において、前記第2面まで延在する第1導電型の高不純物濃度のドレイン領域と、
前記半導体基板内において、前記ソース領域と前記ドレイン領域との間にそれぞれ隣接して形成され、前記ソース領域および前記ドレイン領域より低不純物濃度の第1導電型のドリフト領域と、
前記半導体基板内において、前記第1面まで延在して形成されるトレンチと、
前記トレンチの隣接するトレンチ間で前記ソース領域を含むメサを規定し、前記トレンチの底部と前記メサの側壁に延在して形成される第2導電型の高不純物濃度のゲート領域とで構成され、
前記メサの側壁に形成された前記ゲート領域と接触する前記ソース領域の部分では、前記第1面に延在するソース領域より低不純物濃度であり、前記ゲート領域と比較しても低不純物濃度で前記ドリフト領域よりも高不純物濃度の第1導電型領域であることを特徴とするスイッチング半導体装置。 - 請求項1記載のスイッチング半導体装置において、
前記メサの側壁に形成された前記ゲート領域は、前記ソース領域の底面において前記ソース領域と接触して形成され、前記ソース領域は、前記ゲート領域と接触する第1ソース領域と、前記第1ソース領域に積層して形成される第2ソース領域とで構成され、前記第1ソース領域では前記ゲート領域より低不純物濃度で前記ドリフト領域より高不純物濃度の第1導電型層であり、前記第2ソース領域は前記ゲート領域および前記ドレイン領域よりもさらに高不純物濃度である第1導電型層であることを特徴とするスイッチング半導体装置。 - 請求項1記載のスイッチング半導体装置において、
前記トレンチの底部のゲート領域と電気的にオーミック接続されているゲート電極は、タングステン、モリブデン、アルミニウム、ニッケルおよびこれらの化合物とから構成され、前記ゲート電極が前記トレンチの領域内にプラグ形状で形成されていることを特徴とするスイッチング半導体装置。 - 請求項2記載のスイッチング半導体装置において、
前記トレンチの底部のゲート領域と電気的にオーミック接続されているゲート電極は、タングステン、モリブデン、アルミニウム、ニッケルおよびこれらの化合物とから構成され、前記ゲート電極が前記トレンチの領域内にプラグ形状で形成されていることを特徴とするスイッチング半導体装置。 - 請求項1記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。 - 請求項2記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。 - 請求項3記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。 - 対向する第1面および第2面を有するバンドギャップが2.0eV以上の半導体基板を用いて製作されたスイッチング半導体装置であって、
前記半導体基板内において、前記第1面まで延在する第1導電型のソース領域と、
前記半導体基板内において、前記第1面まで延在する第2導電型の高不純物濃度のゲート領域と、
前記半導体基板内において、前記第2面まで延在する第1導電型の高不純物濃度のドレイン領域と、
前記半導体基板内において、前記ソース領域と前記ゲート領域および前記ドレイン領域との間にそれぞれ隣接して形成され、前記ソース領域および前記ドレイン領域より低不純物濃度の第1導電型のドリフト領域とで構成され、
前記ソース領域は、周囲を前記ゲート領域と接触して取り囲まれて複数の島領域に所定の配置で散在し、かつ、前記ゲート領域との接触部分では、前記ゲート領域より低不純物濃度で前記ドリフト領域より高不純物濃度の第1導電型の第1領域と、前記第1領域に隣接しさらに高不純物濃度で前記ゲート領域および前記ドレイン領域よりもさらに高不純物濃度である第2領域とから構成されていることを特徴とするスイッチング半導体装置。 - 請求項8記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。 - 対向する第1面よび第2面を有するバンドギャップが2.0eV以上の半導体基板を準備する第1の工程と、
前記半導体基板の第1面から内部に向かってトレンチを形成する第2の工程と、
隣接するトレンチで規定されたメサの部分をオーバハングに覆うCVD膜を形成する第3の工程と、
前記CVD膜をマスクとして前記メサの側壁に不純物を斜めイオン注入してゲート層を形成する第4の工程とを含むことを特徴とするスイッチング半導体装置の製造方法。 - 請求項10記載のスイッチング半導体装置の製造方法において、
前記第2の工程は、CVD酸化膜をマスクに前記半導体基板の第1面から内部に向かって異方性ドライエッチングにより垂直形状のトレンチを形成し、
前記第3の工程は、前記第2の工程に引き続き、等方性ドライエッチングによりトレンチを広げて前記メサの部分をオーバハングに覆うCVD膜を形成することを特徴とするスイッチング半導体装置の製造方法。
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