JP2011527836A - 伝導を高めた非パンチスルー半導体チャネルを有する半導体デバイス及びその製法 - Google Patents

伝導を高めた非パンチスルー半導体チャネルを有する半導体デバイス及びその製法 Download PDF

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Abstract

デバイスにおける電流フローが整流接合（例えば、ｐ−ｎ接合又は金属半導体接合）の間で制限される、半導体デバイスが記載される。デバイスは、非パンチスルー挙動と高められた電流伝導能力を提供する。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）、静電誘導トランジスタ（ＳＩＴｓ）接合型電界効果サイリスタ、又はＪＦＥＴ電流制限器などのような電力半導体デバイスである。デバイスは、炭化ケイ素（ＳｉＣ）等の広バンドギャップでできている。いくつかの実施形態において、デバイスは、常時オフ型ＳｉＣ垂直接合型電界効果トランジスタである。デバイス及びデバイスを備える回路を製造する方法もまた記載される。
【選択図】 図１

Description

この出願は、概して半導体デバイス及びそのデバイスの製造方法に関する。この出願は、２００８年５月８日に提出された米国特許出願第１２／１１７，１２１号の一部係属出願であり、全体を本明細書に参照することにより、組み込まれるものとする。本明細書に使われる節の見出しは、構成目的のためのみに用いられ、本明細書に説明された内容を制限するとして解釈されるべきではない。
電力スイッチングアプリケーションに使用される接合型電界効果デバイスにおいて、チャネル抵抗を減らすことだけでなく、ＭＯＳＦＥＴのような切り替え挙動を提供することが非常に好ましい。特に、ゲートに加える閾電圧によってチャネルがピンチオフになるときに、そのデバイスが最大もしくは定格電圧を阻止することができれば、好ましいだろう。そのようなデバイスの特性は、非常に高い電圧阻止利得βを必要とする。接合型電界効果デバイスにおいて、低チャネル抵抗と高電圧阻止利得は、競合するデバイスの特性であると一般的にみなされている。例えば、短チャネルＪＦＥＴもしくはＳＩＴｓにおいて、全デバイス抵抗のチャネル成分が比較的小さく、電流飽和がより長いＪＦＥＴ構造においてよりも、かなり目立たない。しかしながら、いくつかのケースにおいて数１０ボルトに達するとき、電圧阻止利得も小さく、閾電圧と最大ドレイン電圧を阻止するのに必要なゲートバイアスとの間の相違が大変重要である(e.g.,Merrett et al.(1))。他方、高い電圧阻止利得を提供することができる長チャネル強化モードＪＦＥＴｓにおいて、電流飽和が早すぎて、線形領域における比較的低いオン状態チャネル抵抗を十分に利用することができない(e.g., Zhao et al. [2] and Sannuti et al. [3])。この問題は、特に、電力SiC VJFETsにおいて顕著である。結果として、常時オフ型のスイッチングデバイスの開発が障害となっている。
J.N. Merrett, I. Sankin, V. Bonderenko, CE. Smith, D. Kajfez, and J.R.B. Casady, 「RF and DC Characterization of Self-aligned L-band 4H-SiC Static Induction Transistors,」 Materials Science Forum VoIs. 527-529 (2006) pp. 1223-1226. J.H. Zhao, K. Tone, X. Li, P. Alexandrov, L. Fursin and M. Weiner, 「3.6 mΩ・cm2, 1726V 4H-SiC normally-off trenched-and- implanted vertical JFETs and circuit applications,」 IEE Proc. -Circuits Devices Syst., Vol. 151, No. 3, June 2004. P. Sannuti, X. Li, F. Yan, K. Sheng , J.H. Zhao, 「Channel electron mobility in 4H- SiC lateral junction field effect transistors, 」 Solid-State Electronics 49 (2005) 1900-1904
そこで、本発明の課題は、低いオン状態のチャネル抵抗と高い電圧阻止利得を有する接合型電界効果トランジスタデバイスを提供することである。
半導体デバイスが提供され、該デバイスは、第１導電型の半導体材料の基板層と、基板層上の第１導電型の半導体材料の第１層を備える半導体デバイスであって、第１層は、基板層の反対側表面を有し、半導体デバイスは、さらに、第１層の表面上に、第１導電型の半導体材料の隆起領域を備え、隆起領域は、上表面と第１側壁と第２側壁を備え、半導体デバイスは、さらに、隆起領域の第１及び第２側壁上の、及び隆起領域に隣接する第１層の上表面上の第１導電型とは異なる第２導電型の半導体材料と、隆起領域の上表面上の、第１導電型の半導体材料の第３層を備え、隆起領域は、５×１０１６から１×１０１８ｃｍ−３までのドーパント濃度を有し、隆起領域の上表面と第１層の表面との間の距離は、０．１から２μｍであり、隆起領域の表面に対して平行な方向における、隆起領域の第１側壁と第２側壁との間の最小距離は、０．１から０．５μｍであることを特徴とする。
上記記載の１以上の半導体デバイスを含有する回路もまた供給される。
これらと現在の教示の他の特性が本明細書に詳しく説明される。
減じられた抵抗を有する非パンチスルー（ＮＰＴ）チャネルを備えるSiC VJFET構造の概略断面図である。 不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおける様々な例示的なドーピングプロファイルを示す概略結線図である。 図３Ａは、徐々にドープされた電界の抑制層を有する不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおける様々な例示的なドーピングプロファイルを説明する概略結線図である。 図３Ｂは、段階的にドープされた抑制層を有する不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおける様々な例示的なドーピングプロファイルを説明する概略結線図である。 ５×１０１６ｃｍ−３の均一なドーピング濃度と、０度イオン注入を用いて形成される整流接合を有するチャネルを備える、オーバーレイ測定されシミュレートされた１ｍｍ２の常時オフ型の１５００Ｖ ４Ｈ−ＳｉＣ ＶＪＦＥＴデバイスのＩ−Ｖ特性を示すグラフである。 図５Aは、均一なチャネルドーピングを有する０度イオン注入を用いて形成される整流接合を用いて、シミュレートされた、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴのＩ−Ｖ特性を示すグラフである。 図５Ｂは、均一なチャネルドーピングを有する０度イオン注入を用いて形成される整流接合を用いて、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴの全抵抗の成分を示す円グラフである。 図６Ａは、不均一なチャネルドーピングを有する０度イオン注入を用いて形成される整流接合を用いて、シミュレートされた、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴのＩ−Ｖ特性を示すグラフである。 図６Ｂは、不均一なチャネルドーピングを有する０度イオン注入を用いて形成される整流接合を用いて、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴの全抵抗の成分を示す円グラフである。 チャネルが均一なドーピング濃度を有する減少された抵抗を有する非パンチスルー（ＮＰＴ）チャネルを備えるＳｉＣ ＶＪＦＥＴ構造の概略断面図である。
当業者は、以下に記述されている図面が図示するためだけに用いられるものであることを理解するだろう。図面は、多少なりとも現在の教示の範囲を制限することを意味しない。
本明細書を理解する目的において、本明細書中の「or（又は）」の使用は、別段の定めをした場合を除き、又は「and/or（及び／又は）」が明らかに不明瞭の場合を除き、「and/or（及び／又は）」を意味する。別段の定めをした場合を除き、又は「one or more（１又はそれより多い）」が明らかに不明瞭の場合を除き、本明細書中「a」の使用は、「one or more（１又はそれより多い）」ことを意味する。「comprise（備える）」、「comprises（備える）」、「comprising（備える）」、「include（含む）」、「includes（含む）」及び「including（含む）」の使用は、代替可能であり、制限を意図するものではない。さらに、１又はそれより多い実施形態の記載が「comprising（備える）」の用語を用いる場合、当業者は、いくつかの例において、実施形態が「consisting essentially of(から基本的に成る)」及び／又は「consist of（から成る）」という表現を用いて代替的に示されることを理解する。本発明の教示内容が動作可能である限り、いくつかの実施形態において、特定の動作を実行するための順序又は工程の順序は、重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程又は動作は、同時に行うことが可能である。
高チャネル抵抗と低電圧阻止利得は、別の問題としてこれまで取り扱われてきた。チャネル抵抗は、チャネル末端と整流接合に適用されるバイアスの非線形関数である。２つの領域は、チャネル抵抗がほとんど一定（線形領域と飽和領域）である場合、チャネルのＩ−Ｖ特性において、条件付きで識別されることができる。線形領域において、チャネル抵抗は、チャネル長に比例し、ドーピング濃度と電流パスの断面積に反比例している。飽和領域において、チャネル抵抗は、劇的に大きくなると、ほとんどの電力スイッチングアプリケーションにおいて、ほとんどこの領域が使用されなくなる。
接合型電界効果トランジスタにおける電流飽和のメカニズムは、Shockley（４）よって公開された。この効果は、次のように説明されることができる。ＪＦＥＴ構造に適用されるドレインソースバイアスは、固定ゲートソースバイアスで増大するので、電流フローに沿ったチャネルにおける電位降下により、チャネルの内側の空乏域がドレインに向かって広くなる。このため、チャネルの内側の電流パスは、ドレインに向かってより狭くなり、電流を飽和させる。Shockley（４）に記載されたメカニズムは、高電界でのキャリア流動速度の飽和によって後にさらに厳密になった。オームの法則によれば、チャネル抵抗率がドレインに向かって増大すると、電界も増大し、キャリア移動度低下をもたらす。そのことは、チャネル抵抗率をさらに増大させ、ドレイン電流をさらに速く飽和させる。
早期の電流飽和の問題を解決するためのいくつかのアプローチが提案されてきた。米国特許第２９８４７５２号は、例えば、合金ｐ−ｎ接合の間の不均一な間隔を利用する電流飽和の影響を減らすチャネル構造を公開している。接合間距離は、空間電荷領域を併合することによるピンチオフの前に、チャネルを通って運ばれるより高い電流をもたらすより高いバイアスを有する末端に向かって増大する。しかしながら、米国特許第２９８４７５２号において公開されたデバイス構造は、合金接合のため製造するのが非常に難しい。
米国特許第２９８４７５２号において開示されたデバイスは、チャネルとドレインの間の電圧阻止層（すなわち、ドリフト領域）を有さないので、そのデバイスも、高電圧印加に適していない。ドリフト領域の抵抗は、次の方程式に記載のドーピングＮｄｒと厚さｔｄｒを選択することにより、標的とされる降伏電圧Ｖｂと最大限に許容されたプレーン接合電界（Plain-junction electric field）ＥＩＤＭＡＸに最小化することができた。
プラズマエッチングによって形成され、注入された整流接合よって限定される垂直チャネル構造を有するデバイスが、米国特許第４４０３３９６号に公開されている。
ドリフト領域を有し、接合の間の不均一な間隔を利用することで、飽和電流が改善された垂直ＳｉＣＪＦＥＴが米国特許第５７４７８３１号に開示されている。このデバイスは、米国特許第２９８４７５２号に開示された構造よりも簡単に製造することができるが、米国特許５７４７８３１号に開示された垂直ＳｉＣＪＦＥＴは、以下で説明するように、ＭＯＳＦＥＴのような切り替え挙動（すなわち、非常に高い阻止利得）を示す高電圧デバイスに適していない。
非常に高い阻止利得は、方程式により示される。
チャネル軸に対して対称な整流接合（すなわち、ｐ−ｎ接合）により、ソース（ｙ＝０）とドレイン（ｙ＝Ｌ）エントランスの間の電流フローが制限される場合、長さＬの仮想チャネルが考慮される。Ｎ（ｙ）とａ（ｙ）で定義されるようなチャネル軸に沿ったドーピング濃度が整流接合の間の半分の距離を示すならば、ピンチオフ電圧は、次のように、チャネル軸に沿って定義することができる。
次の非パンチスルー（ＮＰＴ）条件は、Ｖｂｉ（ｙ）が組み込み電位であり、Ｅｍが、最大ドレイン電圧（ＶＤＳ＝Ｖｂ）を加えるときにチャネルのドレインエントランスで生じる最大電界を示す場合、チャネル軸に沿って設定される。
最も低い抵抗に最適化されたドリフト領域と、標的とされる降伏電圧（Ｖｂ）と、方程式（１）を使用する最大限に許容されたプレーン接合電界（Plain-junction electric field）ＥＩＤＭＡＸとを有するデバイス構造の場合において、条件（３）、（４）は、次の一組の制約条件に書き換えることができる。
均一チャネルドーピング濃度の場合、一組の制約条件（５）は、次のように、簡約することができる。
米国特許第５７４７８３１号に開示された垂直ＳｉＣＪＦＥＴは、同一のドーピング濃度（Ｎｄｒ＝Ｎｃｈ）を持つチャネル及びドリフト領域を有するので、もし、条件（６）が満たされるならば、この構造のチャネル長さは、ドリフト領域厚さ（Ｌ＞ｔｄｒ）を超えるだろう。これは、比較的厚く低ドープされたドリフト領域を必要とする高電圧デバイスにとって現実性がないだろう。
ドリフト領域のドーピング濃度よりもチャネル層のドーピング濃度が高い垂直ＳｉＣ静電誘導トランジスタ（ＳＩＴ）構造が、米国特許第５９４５７０１号に開示されている。
チャネルが、「超低」不純物濃度を有する層を持つソースから分離された「低」不純物濃度を有する層からなる静電誘導トランジスタ（ＳＩＴ）構造が、米国特許第４３６４０７２号に開示されている。
米国特許出願公報第２００７／０１８７７１５Ａ１号は、非パンチスルー性能を提供することができる均一にドープされたチャネル構造を有するデバイスを開示している。米国特許出願公報第２００７／０１８７７１５Ａ１号に開示された構造は、しかしながら、次の検討で説明されるようにある程度の制限も有する。
方程式（１）から最適パラメータを有するドリフト領域の抵抗率は、次に従って得られる。
（７）に示されるように、所定の阻止条件に関し、ドリフト領域の特定の抵抗は、最大一次元電界（ＥＩＤＭＡＸ）の３乗に反比例している。４Ｈ−ＳｉＣにおいて、適切に終了された階段接合において許容される最大電界が２．４ＭＶ／ｃｍを超えることができる(Sankin et.al(5))。結果として、オン状態損失を減らすために電源デバイスにおいてＳｉＣを使用する強い動機がある。しかしながら、均一にドープされた非パンチスルーチャネルを有する接合型電界効果デバイスにおいてＳｉＣを使用するとき、チャネルドーズＤｃｈ＝ＮｃｈＬは、より低い臨界電界を有する半導体よりもはるかに高く選択されるべきである。チャネル抵抗を最小化するために、長さよりはむしろドーピングを増大させることでチャネルドーズを増大させることが望ましい。所定の閾電圧に関し、チャネルドーピングが高くなればなるほど、整流接合の間の距離が小さくなる。同様に、このことは、特に正の閾電圧が必要とされるときに、よりコストのかかるリソグラフィー技術を要求する。注入ｐ−ｎ接合の場合において、チャネル厚さを縮ませることにより、横方向の注入プロファイルがチャネル軸で併合し、ネットチャネルドーピング（net channel doping）の減少をもたらす。また、チャネル厚さを縮ませることは、側壁から横方向に伝播する注入損傷が原因でチャネル電子移動度も低下させるだろう。これらの影響により、チャネル抵抗が増大し、チャネル電流が早期に飽和するだろう。実際には、米国特許出願公報第２００７／０１８７７１５Ａ１号に開示されたデバイスのＩ−Ｖ特性は、非常に小さい飽和電圧（ＶＧＳ＝２．５ＶのときＶＳＡＴ＜１ Ｖ）を示している。結果として、ゲートソースバイアスがｐ−ｎ接合を制御する組み込み電位を超えない場合、単極モードで米国特許出願公報第２００７／０１８７７１５Ａ１号に開示されたデバイスを操作することは困難であろう。
チャネル領域とドリフト領域において異なるドーピング基準を有するデバイスは、米国特許第７１８７０２１号に開示されている。
強化領域と空乏領域の両者からなる「不均一なゲート領域」を有するＭＯＳトランジスタ構造は、Nagata et alに開示されている(Nagata et al(6))。
半導体デバイスは、デバイスの電流フローが、チャネルとして一般に参照されるデバイスの領域における整流接合の間で制限されることを特徴とする説明がされている。整流接合は、例えば、ｐ−ｎ接合および／又は金属半導体接合になることがある。この半導体構造は、非パンチスルー挙動と高められた電流電導性能を提供する。そのデバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）、静電誘導トランジスタ（ＳＩＴｓ）接合型電界効果サイリスタ、ＪＦＥＴ電流制限器などのような電力半導体デバイスになることがある。そのデバイスは、炭化ケイ素（ＳｉＣ）のような広バンドギャップ半導体において製造することができる。いくつかの実施形態によれば、そのデバイスは、常時オフ型ＳｉＣ垂直接合型電界効果トランジスタ（すなわち、ＶＪＦＥＴ）になることがある。
いくつかの実施形態によれば、チャネル構造を有するデバイスは、非パンチスルー性能（例えば、方程式（５）を満たす）を提供することが説明されている。特に、ゲートに加える閾電圧によってチャネルがいったんピンチオフになると、そのデバイスは、方程式により表される最大電圧を阻止することができる。
デバイスのチャネル構造は、劇的に減少された抵抗を提供するとともに、初期の電流飽和の問題を減少又は削減させる。デバイスは、チャネルとデバイス抵抗のドリフト成分との間でのトレードオフを見出す必要性を削減することで、非パンチスルー接合型電界効果デバイスにおける、広バンドギャップ半導体の破壊強度を十分に活用する。
いくつかの実施形態において、デバイスは、不均一的にドープされた垂直チャネル構造を有し、これにより、ソースに近接して位置するチャネルの部分が、チャネルの下層部分のドーピング濃度よりも低い、平均的ドーピング濃度を有する。相対的に、チャネルの低ドープされた短い部分、すなわち「VTH制御チャネル」は、重要な成分をデバイスの全抵抗に加えることなく、必要とされる閾電圧と等しいゲートバイアスを用いてピンチオフされる。チャネルの強ドープされた下層部分、すなわち「電界ストップチャネル」におけるドーパント濃度は、十分高いレベルで選択され、これにより、非パンチスルー能力（例えば、条件（４）を満たす）を提供する。強ドープされた「電界ストップチャネル」における整流接合の間の距離は、「VTH制御チャネル」の距離よりも大きい又は等しいので、抵抗はさらに小さい。
「VTH制御チャネル」とデバイスの「電界ストップチャネル」との間の境界は、条件的である。チャネルドープ濃度Ｎ(y)及び整流接合a(y)との間の距離は、条件（５）を満たすが、式（２）で定義される、獲得されたピンチオフ電圧Vp(y)は、段階的に増大する関数、又は厳密に増大する関数のいずれかである。
不均一にドープされた非パンチスルーチャネルを有する、例示的4H-Sic VJFET構造の概略的断面図は、図１に示される。例示的なチャネルドーピングプロファイルは、図２に示される。これらの図において、参照番号１、２及び３は、チャネル領域、整流接合及びドリフト領域をそれぞれ示す。図１における参照番号４、５及び６は、Ｐ＋ゲート領域、Ｎ＋ドレイン基板及びＮ＋ソース層にそれぞれ対応する。図２における参照番号１０１、１０２、１０３及び１０４は、チャネル及びドリフト領域における例示的プロファイルを示す。図２におけるラテン語の参照番号Ｉ及びＩＩは、条件的に定義された、長さＬ１及びＬ２のチャネルの「VTH制御」及び「電界ストップ」部分をそれぞれ示す。
図２に示されるドーピングプロファイルは、単なる例示である。さらに、チャネルに沿ったドーピング分布は、チャネル抵抗、及びオン状態での電流飽和の影響を最小化しながら、停止中に、最も高い電圧利得を提供するために最適化される。例えば、ドーピングプロファイルは、高次多項式、又はもう１つ別の解析関数により定義される。
上述したように、本明細書に記載されるデバイスは、非常に減少された抵抗を有する非パンチスルーチャネルを有し、そして、該抵抗の減少は、整流接合の間で十分な距離を維持しながら、チャネルドーピング濃度を増大させることで、達成される。これは、より著しい電界増強をもたらすチャネルエントランスにて、より強い接合の特異性をもたらし、該電界増強は、究極的には、ゲートドリフト接合に加えられる最大許容１−Ｄ電界を低くする。さらに、溝の幅を減少させることで、チャネルパッキング密度を増大しようとすると、ゲート接合「シリンダ」の半径は、減少され、さらなる電界増強がもたらされる。
整流接合での電界増強を抑制するために、高ドープされた「電界ストップチャネル」と低ドープされたドリフト領域との間のチャネルのドレインエントランスに位置される相対的に薄い半導体層を有するデバイスがまた提供される。不均一にドープされたＮＰＴチャネルにおける例示的なドーピングプロファイルは、徐々に且つ段階的にドープされた抑制層、即ち「電界スムースチャネル」は、それぞれ図３Ａ及び図３Ｂに示される。参照番号２０１−２０４、及び３０１−３０４は、徐々に（図３Ａ）及び段階的に（図３Ｂ）ドープされた「電界スムースチャネル」の場合における、チャネルにおける例示的なドーピングプロファイル及びドリフト領域を概略的に示す。これらの図におけるラテン語の参照番号Ｉ、ＩＩ及びＩＩＩは、ＬＩ、Ｌ２及びＬ３の長さをそれぞれ有する、条件的に定義されたチャネルの「VTH制御」、「電界ストップ」及び「電界スムース」部分を示す。前述の実施形態では、チャネルの「電界スムース」部分におけるドーピング濃度は、高次多項式又はもう１つ別の解析関数により定義される。
いくつかの実施形態において、上述された不均一にドープされたチャネルが提供され、この場合、電流フローを限定する整流接合は、電気的に連結される又は独立的にバイアスをかけられる、又は少なくとも１の整流接合は、チャネルエントランスの１に電気的に連結される。
上述された不均一にドープされたチャネルが用いられることで、垂直チャネル構造を有する電界効果半導体デバイスにおける電流フローを制御するのに用いられ、該垂直チャネル構造は、限定することではないが、接合型電界効果トランジスタ（JFETs）、静電誘導トランジスタ（ＳＩＴｓ）、接合型電界効果サイリスタ及びＪＦＥＴ電流制御器を含む。
例えば、上述された不均一にドープされたチャネルは、常時オフ型のSiC垂直接合型電界効果トランジスタ（VJFETs）において、電流フローを制御するのに用いられる。
チャネルの「VTH制御」における電流フロー流路に沿って測定される、平均的なドーピング濃度は、１×１０１６ｃｍ−３から１×１０１７ｃｍ−３までに及ぶ。
チャネルの「VTH制御」における整流接合の間の平均的距離が選択されることで、所望の閾電圧を提供し、０．３μｍから１．７μｍまで及ぶ。
電流フロー流路に沿って測定される、チャネルの「VTH制御」部分の長さは、０．２５μｍから１μｍまで変動する。
チャネルの「電界ストップ」部分における平均的なドーピング濃度は、３×１０１６ｃｍ−３から３×１０１７ｃｍ−３までである。
電流フロー流路に沿って測定される、チャネルの「電界スムース」部分の任意の長さは、０．２５μｍから０．７５μｍまで変動する。
チャネルの「電界スムース」部分における平均的なドーピング濃度は、１×１０１６ｃｍ−３から１×１０１７ｃｍ−３までである。
いくつかの実施形態にしたがって、デバイスは、パンチスルー電界（即ち、最小電界であり、チャネルに対して外電界が加えられると、パンチスルー挙動をもたらす）を有するチャネルを備え、該パンチスルー電界は、２．４ＭＶ／ｃｍよりも大きい。例えば、デバイスは、２．４ＭＶ／ｃｍ以下で与えられると、非パンチスルー挙動を示す。
不均一にドープされたチャネルを有するデバイスは、常時オフ型の接合型電界効果トランジスタであり、該トランジスタは、広バンドギャップ半導体（例えば、ＥＧ＞２ｅＶ）でできていて、埋め込まれた又は再成長したいずれかのｐ−ｎ接合で制限された垂直チャネル構造を有し、あるいはショットキー接触により整流される。この不均一にドープされたチャネルは、垂直チャネル構造を有する他の広バンドギャップ半導体デバイスの設計及び製造においてもまた使用される。このようなデバイスの例は、限定することではないが、接合型電界効果トランジスタ（JFETs）、静電誘導トランジスタ（ＳＩＴｓ）、接合型電界効果サイリスタ及びＪＦＥＴ電流制御器を含む。
さらにデバイスは、電流フローは整流接合により限定される垂直チャネル構造を有する任意の半導体デバイスである。このようなデバイスの例は、限定することではないが、接合型電界効果トランジスタ及びサイリスタを含み、該接合型電界効果トランジスタ及びサイリスタは、垂直チャネルに直列で接続される横型チャネルを通じて電流フローが生じ、例はさらに、金属酸化膜半導体電界効果トランジスタを含み、該金属酸化膜半導体電界効果トランジスタは、ｐ−ｎ接合で限定される垂直チャネルに直列で接続されるＭＯＳチャネルを通じて電流フローが生じ、例はさらに、ショットキー障壁接合を含み、該ショットキー障壁接合は、電流フローがｐ−ｎ接合で限定されるチャネルを通じて生じる。
上述したように、半導体デバイスは、Ｓｉｃなどの広バンドギャップ半導体材料で製造される。ＳｉＣは４Ｈ−Ｓｉｃであってもよい。しかしながら、他のＳｉＣのポリタイプ（例えば、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ又は１５Ｒ−ＳｉＣ）又はＩＩＩ族窒素化合物半導体（例えば、窒化ガリウム ＧａＮ）などの他の広バンドギャップ半導体材料もまた、使用される。
本明細書に記載される不均一にドープされたチャネル構造は、一定の閾電圧の最小抵抗を用いて、非パンチスルー挙動を提供する。チャネル領域における不均一なドーピング濃度は、エピタキシャル成長を用いて達成される。例えば、時間の解析関数（参考文献[７]参照）としてガスフローを特定させることが可能であるエピタキシャルリアクタを用いて、達成される。代替的に、チャネル領域における不均一なドーピング濃度は、複数のイオン線量の注入を介して達成される。
最新の商業用エピタキシャルリアクタは、時間の解析関数（参考文献[７]参照）としてガスフローを特定させることが可能であり、不均一なドーピング濃度を定義し、得られるドーピングプロファイルは、これらの期待される濃度とは異なる。成長した「電界ストップ」及び「VTH制御」層に組み込まれる要求されたドーピング濃度は、エピタキシャル実行の間の時間に減少するため、いわゆるメモリ効果は、分析的に特定されるドーピング濃度に加えて、意図的でないドーピングをもたらす。「メモリ効果」は、エピタキシャル成長の初期段階において、エピタキシャルリアクタの内側表面で吸収されるドーパント種により、引き起こされる。効果は、ガスフローを定義する解析公式に修正項を加えることで、補われる。
不均一なドーピングプロファイルを形成するためにイオン注入を行う場合、このようなプロファイルは、注入エネルギーに対応する濃度ピークの間の「谷」を経験する。濃度ピークの間のこのような「谷」の影響を最小化するために、注入スケジュール（即ち、エネルギーと線量）が注意深く計画される。
０度イオン注入は、整流接合を形成するために用いられる。０度イオン注入は、チャネルの横方向に伝播させる注入ダメージの量を著しく減少させ、これにより、電流飽和（ＶＧＳ＝２．５Ｖでの電流飽和濃度よりも１桁大きい）の影響を著しく減少させる。いくつかの実施形態によると、イオン注入は、基板に対して＋／−２度垂直な角度で実行される。いくつかの実施形態において、イオン注入は、基板に対して＋／−１度垂直な角度で実行される。
図４は、チャネルを用いて、オーバーレイ測定されシミュレートされた、１ｍｍ２の常時オフ型の１５００Ｖ ４Ｈ−ＳｉＣ ＶＪＦＥＴのＩ−Ｖ特性を示し、該チャネルは、５×１０１６ｃｍ−３の均一なドーピング濃度と、０度イオン注入を用いて形成される整流接合を有する。
図５Ａは、整流接合を用いて、シミュレートされた、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴのＩ−Ｖ特性を示すグラフを示し、該整流接合は、均一なチャネルドーピングを有する０度イオン注入を用いて形成される。図５Ｂは、整流接合を用いて、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴの全抵抗の成分を示す円グラフであり、該整流接合は、均一なチャネルドーピングを有する０度イオン注入を用いて形成される。
図６Ａは、整流接合を用いて、シミュレートされた、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴのＩ−Ｖ特性を示すグラフを示し、該整流接合は、不均一なチャネルドーピングを有する０度イオン注入を用いて形成される。図６Ｂは、整流接合を用いて、１ｍｍ２の常時オフ型の８００Ｖ ＳｉＣ ＶＪＦＥＴの全抵抗の成分を示す円グラフであり、該整流接合は、不均一なチャネルドーピングを有する０度イオン注入を用いて形成される。
両方のデバイスにおけるドリフトパラメータは、ＥＩＤＭＡＸ及びＶｂがそれぞれ２．３ＭＶ／ｃｍ及び８００Ｖと等しいことに対する方程式（１）を用いて計算された。
常時オフ型のＪＦＥＴにおける飽和電流は、チャネル抵抗を低くするためにデバイス形状を調整し、高い阻止電圧の利得を維持しながら、チャネルドーピングを増大させることで、最大化させることも可能である。均一的なチャネルドーピングが用いられるが、不均一なチャネルドーピングは、上述したように更なる性能向上を提供する。
特に、整流接合（Ｗｄ）の間の距離を比例的にＮｄ ０．５へと減少させる間に、均一的なチャネルドーピングを有するデバイスにおいて、チャネルドーピングを増大することは、一定の閾電圧をもたらすことを、本発明者は発見した。それに応じて、チャネルの非パンチスルーの条件は、方程式（６）に従って減少したチャネル長（Ｌ）を満たす。ドレイン飽和電流（ＩＤ）は、以下の方程式により示される。
少なくとも５×１０１６ｃｍ−３の均一的なチャネルドーピングレベルを有するデバイスと、適切に計測された寸法（Ｗｄ及びＬ）は、改善された飽和電流を示す。
垂直的ＪＦＥＴにおける改善された飽和電流（即ち、改善された条件）は、５×１０１６から１×１０１８ｃｍ−３までのチャネルドーピング濃度、１００ｎｍから０．５μｍまでの整流接合、及び１００ｎｍから２μｍまでのチャネル長を用いて、実現される。
均一的なチャネルドーピングを有する例示的１２００Ｖのデバイスの特徴は、以下の表で説明され、概表において、Ｗｄ及びＬは、図７において説明される通り定義される。図７において、参照番号１、２及び３は、チャネル領域、整流接合及びドリフト領域をそれぞれ示す。図７における参照番号４，５及び６は、ゲート領域、基板及びソース層にそれぞれ対応する。
図１及び図６において図示されるデバイスにおいて、基板（５）は、１００から５００μｍの厚さと、１×１０１９から５×１０１９ｃｍ−３のドーピング濃度を有し、ドリフト層（３）は、５から１５μｍの厚さと、４×１０１５から２×１０１６ｃｍ−３のドーピング濃度を有し、ゲート領域（４）は０．１から１μｍまでの厚さと、５×１０１８から１×１０２０ｃｍ−３のドーピング濃度を有し、ソース層（６）は、０．１から１．０μｍまでの厚さと、１×１０１９から１×１０２０ｃｍ−３のドーピング濃度を有する。これらの厚さとドーピング濃度は、単なる例示であるが、他の厚さ及びドーピング濃度が用いられることで、一定の最終使用の適用のための所望の特性を有するデバイスを提供する。
さらに、デバイスは、基板及び基板とドリフト層との間のドリフト層と同一の導電型の半導体材料の任意の電界ストップ／バッファ層をも備える。存在する場合、電界ストップ／バッファ層は、０．１から１．０μｍの厚さと、５×１０１７から５×１０１８ｃｍ−３のドーピング濃度を有する。
基板、任意の電界ストップ／バッファ層、ドリフト層、チャネル及びソース層は、ｎ−型半導体材料であり、ゲートはｐ−型半導体材料である。代替的に、基板、任意の電界ストップ／バッファ層、ドリフト層、チャネル及びソース層は、ｐ−型半導体材料であり、ゲートは、ｎ−型半導体材料である。
本明細書に記載されるデバイスは、複数の隆起領域を備える。複数の隆起領域は、引き伸ばされ、フィンガーとして距離をあけた関係で配される。隆起領域の上表面での表面層は、したがってソースフィンガーを形成し、ゲートフィンガーは、隣接するソースフィンガーの間の溝に位置される。ソース及びゲートフィンガーは、ほぼ正方形の形状である。ソースフィンガーは、一端でつなげられる。
前述の詳説は、説明の目的のために提供される例を用いて、本発明の原理を教示するが、当業者はこの開示を読むことで、形式及び詳細の様々な変更が本発明の実際の範囲から逸脱することなく製造可能である。
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[7] Legacy CACE User's Guide AixRecipe; Recipe Language for AIXTRON AG, Kaskertstrasse 15-17 D-52072 Aashen, Germany.

Claims (19)

  1. 第１導電型の半導体材料の基板層と、
    前記基板層上の前記第１導電型の半導体材料の第１層を備える半導体デバイスであって、前記第１層は、前記基板層の反対側表面を有し、
    前記半導体デバイスは、さらに、
    前記第１層の前記表面上に、前記第１導電型の半導体材料の隆起領域を備え、前記隆起領域は、上表面と第１側壁と第２側壁を備え、
    前記半導体デバイスは、さらに、
    前記隆起領域の前記第１及び第２側壁上の、及び前記隆起領域に隣接する前記第１層の前記上表面上の前記第１導電型とは異なる第２導電型の半導体材料と、
    前記隆起領域の前記上表面上の、前記第１導電型の半導体材料の第３層を備え、
    前記隆起領域は、５×１０１６から１×１０１８ｃｍ−３までのドーパント濃度を有し、
    前記隆起領域の前記上表面と前記第１層の前記表面との間の距離は、０．１から２μｍであり、
    前記隆起領域の前記表面に対して平行な方向における、前記隆起領域の前記第１側壁と前記第２側壁との間の最小距離は、０．１から０．５μｍであることを特徴とする、半導体デバイス。
  2. 前記第１導電型の半導体材料の前記第１層は、５から１５μｍの厚さを有し、４×１０１５から２×１０１６ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
  3. 前記基板は、１００から５００μｍの厚さと、１×１０１９から５×１０１９ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
  4. 前記第１導電型の半導体材料の第３層は、０．１から１．０μｍの厚さと、１×１０１９から１×１０２０ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
  5. 前記第２導電型の前記半導体材料は、５×１０１８から１×１０２０ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
  6. 前記基板と前記第１層との間に、前記第１導電型の半導体材料の第４層をさらに備えることを特徴とする、請求項１記載の半導体デバイス。
  7. 前記第１導電型の半導体材料の前記第４層は、０．１から１．０μｍの厚さと、５×１０１７から５×１０１８ｃｍ−３のドーピング濃度を有することを特徴とする、請求項６記載の半導体デバイス。
  8. 前記デバイスは、複数の隆起領域を備え、前記複数の隆起領域は、引き伸ばされ、フィンガーとして距離をあけた関係で配されることを特徴とする、請求項１記載の半導体デバイス。
  9. 前記第１導電型の前記半導体材料は、ｎ−型半導体材料であり、前記第２導電型の前記半導体材料は、ｐ−型半導体材料であることを特徴とする、請求項１記載の半導体デバイス。
  10. 前記半導体材料は、広バンドギャップ半導体材料であることを特徴とする、請求項１記載の半導体デバイス。
  11. 前記半導体材料は、ＳｉＣであることを特徴とする、請求項１記載の半導体デバイス。
  12. 前記デバイスは、接合型電界効果トランジスタ（ＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴｓ）、接合型電界効果サイリスタ又はＪＦＥＴ電流制御器であることを特徴とする、請求項１記載の半導体デバイス。
  13. 前記デバイスは、２．４ＭＶ／ｃｍ以下の与えられた電界で、非パンチスルー挙動を示すことを特徴とする、請求項１記載のデバイス。
  14. 前記第２導電型の半導体材料の上に第１ゲートコンタクトをさらに備え、前記第２導電型の半導体材料は、前記隆起領域の前記第１側壁上、及び前記第２側壁に隣接する前記第１層の前記上表面上に存し、
    前記半導体デバイスは、さらに、
    前記第２導電型の前記半導体材料の上に第２ゲートコンタクトを備え、前記第２導電型の前記半導体材料は、前記隆起領域の前記第２側壁上、及び前記第２側壁に隣接する前記第１層の前記表面上に存し、
    前記半導体デバイスは、さらに、
    前記第３層上のソースコンタクトと、
    前記第１層の反対側の前記基板層上のドレインコンタクトを備えることを特徴とする、請求項１記載の半導体デバイス。
  15. 請求項１４記載の前記半導体デバイスを備える回路。
  16. 前記第１及び第２ゲートコンタクトは、電気的に連結されることを特徴とする、請求項１５記載の回路。
  17. 前記第１及び第２ゲートコンタクトは、電気的に連結されていないことを特徴とする、請求項１５記載の回路。
  18. 請求項１４記載の第１及び第２半導体デバイスを備える回路であって、前記第１デバイスの前記ソースコンタクトは、前記第２デバイスのゲートコンタクトに電気的に連結されることを特徴とする、回路。
  19. 前記回路は集積回路であることを特徴とする、請求項１５記載の回路。
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