JP2002299350A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧であり、かつ低オン抵抗にできるＪ−
ＦＥＴを提供する。 【解決手段】 第１ゲート領域３と第２ゲート領域７と
の間に、第１、第２ゲート領域３、７から離間するよう
に第３ゲート領域１５を配置する。このような構成によ
れば、第１ゲート領域３と第３ゲート領域１５との間、
および第３ゲート領域１５と第２ゲート領域７との間の
２つの領域でチャネルが形成されるようにできる。この
ため、従来のようにチャネルが１つのみであった場合と
比べると、高耐圧となるような設計（空乏層のオーバラ
ップ量が多くなる設計）を行っても、２つのチャネルに
より低オン抵抗とすることが可能となる。これにより、
高耐圧であり、かつ低オン抵抗化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素（以下、
ＳｉＣという）半導体装置及びその製造方法に関するも
ので、特にＪ−ＦＥＴに適用して好適である。

【０００２】

【従来の技術】図１２に、パワー素子として用いられる
ＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥ
Ｔの断面構成を示す。図１２に示されるように、ｎチャ
ネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１
の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成
される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲー
ト領域Ｊ３が形成されている。そして、第１ベース領域
Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４
が形成されている。そして、このチャネル層Ｊ４のうち
第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型
ソース領域Ｊ５が形成されている。また、第１ゲート領
域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すよう
に延設された部分とオーバラップするように、チャネル
層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成され
ている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接
するように第１、第２ゲート電極Ｊ７、Ｊ８が形成され
ていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソ
ース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接
するようにドレイン電極Ｊ１０が形成されて図１２に示
すＪ−ＦＥＴが構成されている。

【０００３】このような構成のＪ−ＦＥＴをノーマリオ
フ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８
に対して電圧を印加していない際に、第１、第２ゲート
領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏
層によってチャネル層Ｊ４がピンチオフされるように設
計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から
伸びる空乏層幅を制御することでチャネルを形成し、チ
ャネルを通じてソース−ドレイン間に電流を流すことで
動作するようになっている。

【０００４】そして、このとき第１、第２ゲート領域Ｊ
３、Ｊ６から伸びる空乏層の状態によってノーマリオフ
型のＪ−ＦＥＴの耐圧が決まり、空乏層のオーバラップ
量が大きい程、耐圧が大きくなる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うなノーマリオフ型のＪ−ＦＥＴにおいて高耐圧を得よ
うとすると、オン抵抗が小さくならないし、オン抵抗を
小さくするように設計すると、Ｊ−ＦＥＴがノーマリオ
ン型になってしまう。このため、Ｊ−ＦＥＴにおいて、
高耐圧と低オン抵抗化を両立することが難しい。

【０００６】また、第２ゲート領域Ｊ６、ｎ⁺型ソース
領域Ｊ５および第１ゲート領域Ｊ３によって形成される
寄生ＰＮＰバイポーラトランジスタが動作してしまうこ
とを防ぐために、ノーマリオフ型のＪ−ＦＥＴでは、各
ゲートによるスイッチング動作はＰＮ接合部でのビルト
インポテンシャル（２．８Ｖ）で制御することが限界で
あった。このため、低オン抵抗化を行うことができなか
った。

【０００７】本発明は上記点に鑑みて、高耐圧であり、
かつ低オン抵抗にできる炭化珪素半導体装置を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、炭化珪素からなる第１
導電型の半導体基板（１）と、半導体基板の主表面上に
形成され、該半導体基板よりも高抵抗な炭化珪素よりな
る第１導電型の半導体層（２）と、半導体層の表層部の
所定領域に形成され、所定深さを有する第２導電型の第
１ゲート領域（３）と、半導体層及び第１ゲート領域の
上に形成された第１導電型のチャネル層（５）と、チャ
ネル層のうち第１ゲート領域の上に位置する部位に形成
された第１導電型のソース領域（６）と、チャネル層の
上又はチャネル層の表層部において、第１ゲート領域と
対向する部位を含むように形成された第２導電型の第２
ゲート領域（７）と、ソース領域に電気的に接続された
ソース電極（９）と、第１ゲート領域に電気的に接続さ
れた第１ゲート電極（１０）と、第２ゲート領域に電気
的に接続された第２ゲート電極（１１）と、半導体基板
の裏面側に形成されたドレイン電極（１３）とを有し、
チャネル層には、第１ゲート領域と第２ゲート領域とに
挟まれる部位において、第１、第２ゲート領域から離間
するように第２導電型の第３ゲート領域（１５）が備え
られていることを特徴としている。

【０００９】このような構成によれば、第１ゲート領域
と第３ゲート領域との間、および第３ゲート領域と第２
ゲート領域との間の２つの領域でチャネルが形成される
ようにできる。このため、従来のようにチャネルが１つ
のみであった場合と比べると、高耐圧となるような設計
（空乏層のオーバラップ量が多くなる設計）を行って
も、２つのチャネルにより低オン抵抗とすることが可能
となる。これにより、高耐圧であり、かつ低オン抵抗化
を図ることができる。

【００１０】請求項３に記載の発明では、第３ゲート領
域は、不純物を熱拡散させることによって形成されてい
ることを特徴としている。このような構成によれば、逆
バイアス時には低濃度となる部分において空乏層が伸び
易くなることから耐圧を稼ぐことができ、順バイアス時
には低濃度であることから空乏層を一気に縮めることが
できる。さらに、逆バイアス時には活性化されていない
ボロンが活性化状態となって耐圧を稼ぐことが可能とな
るが、順方向バイアス時にはボロンが活性化状態になる
ことはないため大電流を流すことができるという効果も
得られる。

【００１１】なお、請求項１乃至４に記載の炭化珪素半
導体装置は、例えば、請求項５に示されるようにトリプ
ルゲート駆動タイプで構成されたり、請求項６、７に示
されるようにダブルゲート駆動タイプで構成されたり、
請求項８乃至１１に示されるようにシングルゲート駆動
タイプで構成される。また、請求項１２に示すように、
第３ゲート領域を第１ゲート領域と第２ゲート領域との
間に複数個配置しても良い。

【００１２】請求項１３に記載の発明は、請求項１に記
載の半導体装置の製造方法に関する。この方法により、
請求項１に記載の半導体装置を製造することができる。

【００１３】請求項１５に記載の発明では、第３ゲート
領域を形成する工程、ソース領域を形成する工程は、チ
ャネル層の上に、第３ゲート領域の形成予定位置および
ソース領域の形成予定位置に開口部が形成された第１の
マスク材（２１）を形成する工程と、第１のマスク材の
開口部のうち、ソース領域の形成予定位置に形成された
ものを覆う第２のマスク材（２２）を形成したのち、該
第２のマスク材および第１のマスク材をマスクとしたイ
オン注入を行うことで、第３ゲート領域を形成する工程
と、第１のマスク材の開口部のうち、第３ゲート領域の
形成予定位置に形成されたものを覆う第３のマスク材
（２３）を形成したのち、該第３のマスク材および第１
のマスク材をマスクとしたイオン注入を行うことで、ソ
ース領域を形成する工程とを有していることを特徴とし
ている。

【００１４】このように、ソース領域や第３ゲート領域
の形成予定位置に開口部が形成された第１のマスク材を
用い、この第１のマスク材の開口部のうち、ソース領域
の形成予定位置や第３ゲート領域の形成予定位置を順に
覆ってイオン注入を行うことで、ソース領域や第３ゲー
ト領域をセルフアライン（自己整合）で形成することが
できる。これにより、チャネル長のバラツキをなくすこ
とができ、チャネル長のバラツキによって発生する素子
のオン抵抗の増加や耐圧の低下を防止することができ
る。

【００１５】請求項１６に記載の発明では、第２ゲート
領域を形成する工程は、ソース領域及び第３ゲート領域
を形成したのち、第１のマスク材をパターニングするこ
とで、第１のマスクに第２ゲート領域の形成予定位置に
開口部を形成する工程と、第１のマスク材の開口部のう
ち、ソース領域の形成予定位置に形成されたものを覆う
第４のマスク材（２４）を形成したのち、該第４のマス
ク材および第１のマスク材をマスクとしたイオン注入を
行うことで、第２ゲート領域を形成する工程とを有して
いることを特徴としている。このように、第２ゲート領
域に関しても第１のマスク材を用いることで、この第２
ゲート領域もセルフアラインで形成することができる。

【００１６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１７】

【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置として、ト
リプルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断
面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成
についての説明を行う。

【００１８】図１は、Ｊ−ＦＥＴは１セル分の断面構成
を示したものである。炭化珪素からなるｎ⁺型基板１は
上面を主表面とし、主表面の反対面である下面を裏面と
している。このｎ⁺型基板１の主表面上には、基板１よ
りも低いドーパント濃度を有する炭化珪素からなるｎ^-
型エピ層２がエピタキシャル成長されている。

【００１９】ｎ^-型エピ層２の表層部における所定領域
には、紙面左右において略対称にｐ⁺型層からなる第１
ゲート領域３が形成されている。また、第１ゲート領域
３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成さ
れたチャネル層５がエピタキシャル成長されている。こ
のチャネル層５の中層部のうち第１ゲート領域３の上に
位置する部位にはｎ⁺型ソース領域６が形成されてお
り、また、チャネル層５の表層部のうち少なくとも第１
ゲート領域３の上に位置する部位にはｐ⁺型層からなる
第２ゲート領域７が形成されている。

【００２０】そして、チャネル層５のうち、第１ゲート
領域３と第２ゲート領域７との間に挟まれた領域におい
て、第１、第２ゲート領域３、７から離間するように第
３ゲート領域１５が形成されている。この第３ゲート領
域１５は、紙面左右において略対称に形成されている。
本実施形態におけるＪ−ＦＥＴは、この第３ゲート領域
１５と第１ゲート領域３との間、および第３ゲート領域
１５と第２ゲート領域７との間をチャネルとするように
構成され、第３ゲート領域１５のチャネル長方向におけ
る幅により、チャネル長が決定されるようになってい
る。

【００２１】また、チャネル層５には、ｎ⁺型ソース領
域６の表面部や第１ゲート領域３の表面部まで達する凹
部８が形成されている。この凹部８の内には、ｎ⁺型ソ
ース領域６に電気的に接続されたソース電極９が形成さ
れていると共に、第１ゲート領域３に電気的に接続され
た第１ゲート電極１０が形成された構成となっている。
そして、第２ゲート領域７の上層部には、第２ゲート領
域７の電位を制御するための第２ゲート電極１１が形成
され、ソース電極９、第１、第２ゲート電極１０、１１
それぞれがパッシベーション膜１２によって絶縁分離さ
れた状態となっている。なお、第３ゲート領域１５に関
しては図１の断面では表されないが、実際には第３ゲー
ト電極（図中点線参照）に電気的に接続された構成とな
っている。

【００２２】さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型
基板１と電気的に接続されたドレイン電極１３が形成さ
れている。このようにして本実施形態におけるＪ−ＦＥ
Ｔが構成されている。

【００２３】以上のように構成されたＪ−ＦＥＴは、ノ
ーマリオフ型で動作するように構成されている。すなわ
ち、第１、第２ゲート電極１０、１１及び第３ゲート電
極に電圧を印加していない時には、チャネル層５が第１
〜第３ゲート領域３、７、１５から伸びる空乏層によっ
てピンチオフされる。そして、第１、第２ゲート電極１
０、１１及び第３ゲート電極に所望の電圧を印加する
と、第１〜第３ゲート領域３、７、１５からの空乏層の
伸び量が小さくなり、チャネルが形成されて、ソース電
極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層
２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れ
るようになっている。

【００２４】このようなＪ−ＦＥＴにおいては、第１ゲ
ート領域３と第３ゲート領域１５との間、および第３ゲ
ート領域１５と第２ゲート領域７との間の２つの領域で
チャネルが形成されるようにできる。このため、従来の
ようにチャネルが１つのみであった場合と比べると、高
耐圧となるような設計（空乏層のオーバラップ量が多く
なる設計）を行っても、２つのチャネルにより低オン抵
抗とすることが可能となる。これにより、高耐圧であ
り、かつ低オン抵抗化が図れるＪ−ＦＥＴとすることが
できる。

【００２５】また、このようなＪ−ＦＥＴにおいては、
オン抵抗や耐圧がチャネルの長さ、つまり第３ゲート領
域１５のチャネル長方向の幅によって決定されることに
なる。これに対し、本実施形態では、上述したように、
第３ゲート領域１５を紙面左右において略対称とし、チ
ャネル長方向の幅が一定の関係となるようにしているた
め、紙面左右両側においてチャネル長さが等しくなる。
このため、チャネル長のバラツキによって発生する素子
のオン抵抗の増加や耐圧の低下を防止することが可能と
なる。

【００２６】次に、図１に示すＪ−ＦＥＴの製造工程を
図２〜図５を用いて説明する。

【００２７】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺
型基板１を用意する。例えば、ｎ⁺型基板１として、厚
さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、
（１１２−０）ａ面のものを用意する。そして、この基
板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキ
シャル成長させる。この場合、ｎ^-型エピ層２は下地の
基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又
は１５Ｒ−ＳｉＣ層となる。

【００２８】〔図２（ｂ）に示す工程〕ｎ^-型エピ層２
の上の所定領域にＬＴＯ（Low Temperature Oxide）膜
２０を配置し、フォトリソグラフィによってＬＴＯ膜２
０をパターニングして所定領域を開口させる。そして、
ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的
には、第１ゲート領域３を形成する予定位置にｐ型不純
物としてボロンをイオン注入する。また、このとき、必
要に応じて第１ゲート領域３を形成する予定位置の表面
にコンタクト用にアルミニウムをイオン注入しても良
い。

【００２９】この後、熱処理を施すことで注入されたイ
オンを活性化させ、第１ゲート領域３を形成する。な
お、この第１ゲート領域３の形成に際し、あまりｐ型不
純物を熱拡散させたくない場合には、熱拡散しにくいＡ
ｌを用いるか、もしくはボロンに対して炭素を一定割合
（好ましくはボロン：炭素＝１：１０）注入することで
熱拡散し難くするとよい。

【００３０】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、第１ゲート領域３上を含み、ｎ^-型エピ
層２の上にエピタキシャル成長によって、ｎ^-型層から
なるチャネル層５を形成する。このとき、よりノーマリ
オフ型のＪ−ＦＥＴとし易くするために、チャネル層５
の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良
い。

【００３１】〔図３（ａ）に示す工程〕チャネル層５の
表面に第１のマスク材となるＬＴＯ膜２１を成膜したの
ち、フォトリソグラフィによってＬＴＯ膜２１をパター
ニングし、ｎ⁺型ソース領域６の形成予定位置および第
３ゲート領域１５の形成予定位置と対向する部位におい
てＬＴＯ膜２１に開口部を形成する。

【００３２】〔図３（ｂ）に示す工程〕ＬＴＯ膜２１上
を含み、チャネル層５の上に第２のマスク材となるポリ
シリコン膜２２を積層したのち、フォトリソグラフィに
よってポリシリコン膜２２をパターニングし、ＬＴＯ膜
２１に形成された開口部のうちｎ⁺型ソース領域６の形
成予定位置に形成された部分をポリシリコン膜２２で覆
う。

【００３３】そして、ＬＴＯ膜２１及びポリシリコン膜
２２をマスクとしたイオン注入を行う。具体的には、ｐ
型不純物であるボロン又はアルミニウムをイオン注入す
る。これにより、第３ゲート領域１５の形成予定位置に
ｐ型不純物が注入される。この後、熱処理によってｐ型
不純物を活性化させることで第３ゲート領域１５を形成
する。

【００３４】なお、この第３ゲート領域１５の形成に際
しても、あまりｐ型不純物を熱拡散させたくない場合に
は、熱拡散しにくいＡｌを用いるか、もしくはボロンに
対して炭素を一定割合（好ましくはボロン：炭素＝１：
１０）注入することで熱拡散し難くするとよい。

【００３５】〔図３（ｃ）に示す工程〕ポリシリコン膜
２２を除去したのち、再び、第３のマスク材となるポリ
シリコン膜２３を積層したのち、フォトリソグラフィに
よってポリシリコン膜２３をパターニングし、ＬＴＯ膜
２１に形成された開口部のうち第３ゲート領域１５の形
成予定位置に形成れた部分をポリシリコン膜２３で覆
う。

【００３６】そして、ＬＴＯ膜２１及びポリシリコン膜
２３をマスクとしたイオン注入を行う。具体的には、ｎ
型不純物である窒素又はリンをイオン注入する。これに
より、ｎ⁺型ソース領域６を形成する予定位置にｎ型不
純物が注入される。この後、熱処理によってｎ型不純物
を活性化させることでｎ⁺型ソース領域６を形成する。

【００３７】なお、図３（ｂ）に示す工程と本工程とは
順番を入れ替えても良く、また、各工程における熱処理
による不純物の活性化を同時に行うようにしても良い。

【００３８】〔図４（ａ）に示す工程〕ポリシリコン膜
２３を除去したのち、再びＬＴＯ膜２１のパターニング
を行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成
予定位置に開口部を形成する。その後、第４のマスク材
となるポリシリコン膜２４を積層したのち、フォトリソ
グラフィによってポリシリコン膜２４をパターニング
し、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソー
ス領域６の形成予定位置に形成された部分をポリシリコ
ン膜２４で覆う。

【００３９】そして、ＬＴＯ膜２１及びポリシリコン膜
２４をマスクとしたイオン注入を行う。ｐ型不純物であ
るボロン又はアルミニウムをイオン注入する。これによ
り、第２ゲート領域７の形成予定位置にｐ型不純物が注
入される。この後、熱処理によってｐ型不純物を活性化
させることで第２ゲート領域７を形成する。

【００４０】なお、この第２ゲート領域７の形成に際し
ても、あまりｐ型不純物を熱拡散させたくない場合に
は、熱拡散しにくいＡｌを用いるか、もしくはボロンに
対して炭素を一定割合（好ましくはボロン：炭素＝１：
１０）注入することで熱拡散し難くするとよい。また、
このときの熱処理によって、図３（ｃ）に示す工程での
ｎ⁺型ソース領域６の活性化を兼ねても良い。

【００４１】〔図４（ｂ）、（ｃ）に示す工程〕まず、
図４（ｂ）に示すように、ポリシリコン膜２４を除去す
ると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜
２５を成膜したのち、フォトリソグラフィによってＬＴ
Ｏ膜２５をパターニングすることで、図４（ｃ）に示す
ように、ｎ⁺型ソース領域６上の所定領域においてＬＴ
Ｏ膜２５に開口部を形成する。

【００４２】〔図５（ａ）、（ｂ）に示す工程〕ＬＴＯ
膜２５をマスクとしたエッチング、例えば反応性イオン
エッチング（ＲＩＥ）を施すことで、図５（ａ）に示す
ように、ｎ⁺型ソース領域６を貫通し、第１ゲート領域
３に達する凹部８を形成する。その後、図５（ｂ）に示
すように、ＬＴＯ膜２５を除去した後、凹部８内を含む
基板表面側に層間絶縁膜１２を形成する。

【００４３】〔図５（ｃ）に示す工程〕層間絶縁膜１２
をパターニングすることで第１〜第３ゲート領域３、
７、１５やｎ⁺型ソース領域６と連通するコンタクトホ
ールを形成したのち、層間絶縁膜１２上に電極層を成膜
し、さらに電極層をパターニングすることでソース電極
９および第１、第２ゲート電極１０、１１及び第３ゲー
ト電極を形成する。この後、基板裏面側にドレイン電極
１３を形成することで図１に示すＪ−ＦＥＴが完成す
る。

【００４４】以上のような製造方法によると、１つのＬ
ＴＯ膜２１をマスクとして第３ゲート領域１５、ｎ⁺型
ソース領域６、および第２ゲート領域７を形成している
ことから、これらをセルフアライン（自己整合）で形成
することができる。このため、マスクずれによる各要素
のバラツキをなくすことが可能となる。

【００４５】また、上述したように、第３ゲート領域１
５を設け、この第３ゲート領域１５によってチャネルが
設定されるようにしている。そして、上記製造方法によ
れば、第３ゲート領域１５が必ず第１ゲート領域３と第
２ゲート領域７との間に形成されるようにできることか
ら、仮に、第３ゲート領域１５の形成位置にバラツキが
生じたとしても、チャネル長が第３ゲート領域１５のチ
ャネル長方向の幅によって決定され、紙面左右両側にお
いて必ず同じチャネル長となるようにできる。

【００４６】従って、本実施形態に示すＪ−ＦＥＴによ
れば、チャネル長のバラツキによって発生するＪ−ＦＥ
Ｔのオン抵抗の増加や耐圧の低下を防止することが可能
となる。

【００４７】（第２実施形態）本実施形態は、第１実施
形態に対してＪ−ＦＥＴの製造方法を変えたものであ
る。すなわち、第１実施形態の図３（ｂ）に示す工程に
代え、図６（ａ）に示す工程のように、ｐ型不純物とし
てボロンを用い、熱処理の際にボロンを拡散させるよう
にしても良い。このようにすれば、図６（ｂ）に示すよ
うに、チャネル設定領域７ａ、７ｂが熱拡散によって形
成されたＪ−ＦＥＴとなる。このようにしても、第１実
施形態と同様の効果を得ることができる。

【００４８】また、このようなｐ型不純物の拡散によっ
て第３ゲート領域１５を形成する場合、第３ゲート領域
１５は、中央部が高濃度となり、外周部に近づくにつれ
て低濃度化していく構成となる。このような構成によれ
ば、逆バイアス時には低濃度となる部分において空乏層
が伸び易くなることから耐圧を稼ぐことができ、順バイ
アス時には低濃度であることから空乏層を一気に縮める
ことができる。

【００４９】さらに、逆バイアス時には活性化されてい
ないボロンが活性化状態となって耐圧を稼ぐことが可能
となるが、順方向バイアス時にはボロンが活性化状態に
なることはないため大電流を流すことができるという効
果も得られる。

【００５０】（第３実施形態）本実施形態は、第１実施
形態に対してＪ−ＦＥＴの構造及び製造方法を変更した
ものである。図７に、本実施形態に示すＪ−ＦＥＴの断
面構成を示す。

【００５１】本実施形態では、第１実施形態において形
成されていた凹部８（図１参照）が備えられておらず、
第１ゲート領域３と第１ゲート電極１０との電気的接続
をｐ ⁺型層からなるコンタクト領域１４によって行って
いる。このようにしても第１実施形態と同様の効果を得
ることができる。また、図７とは別段面において、第３
ゲート領域１５もｐ⁺型層からなるコンタクト領域１４
を介して第３ゲート電極に電気的に接続されている。

【００５２】なお、このような構造は、第１実施形態に
おける図５（ａ）に示す工程に代え、この工程において
ｐ型不純物のイオン注入および、注入された不純物の活
性化を行うことで形成される。

【００５３】（第４実施形態）本実施形態では、第１実
施形態に対してＪ−ＦＥＴの構造及び製造方法を変更し
たものである。図８に、本実施形態におけるＪ−ＦＥＴ
の断面構成を示す。

【００５４】この図に示されるＪ−ＦＥＴは、ｐ型不純
物を高濃度にドーピングしたエピ層によって第２ゲート
領域７を形成したものである。このように、第２ゲート
領域７がエピ層で構成されたＪ−ＦＥＴであっても第１
実施形態と同様の効果を得ることができる。

【００５５】次に、本実施形態におけるＪ−ＦＥＴの製
造工程を図９〜図１１に示し、これらの図に基づき、本
実施形態のＪ−ＦＥＴの製造方法について説明する。

【００５６】まず、第１実施形態における図２（ａ）〜
（ｃ）と同様の工程を施す。続いて、図９（ａ）に示す
工程において、チャネル層５の表面上にｐ型不純物を含
んだエピ層を成長させることで、第２ゲート領域７を形
成する。この後、図９（ｂ）〜１０（ａ）に示す工程に
おいて、第１実施形態における図３（ｂ）、（ｃ）と同
様の工程を施す。

【００５７】その後、図１０（ｂ）に示すように、ＬＴ
Ｏ膜２１及びポリシリコン膜２３をマスクとしたまま、
第２ゲート領域７の一部をエッチングしたのち、図１０
（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜
２３を除去する。

【００５８】そして、図１１（ａ）に示すようにＬＴＯ
膜３１を成膜したのち、パターニングすることでＬＴＯ
膜３１のうちのｎ⁺型ソース領域６の上部に開口部を形
成する。続いて、図１１（ｂ）に示すように、ＬＴＯ膜
３１をマスクとしてｎ⁺型ソース領域６を貫通し、第１
ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜
３１を除去する。

【００５９】この後、図１１（ｃ）に示す工程におい
て、第１実施形態における図５（ｂ）と同様の工程を行
うことで層間絶縁膜１２を形成し、最後に、図５（ｃ）
と同様の工程を行うことで、図８に示す本実施形態のＪ
−ＦＥＴが完成する。

【００６０】このような製造方法によれば、第３ゲート
領域１５、第２ゲート領域７およびｎ⁺型ソース領域６
がセルフアラインで形成されるため、第１実施形態と同
様の効果を得ることが可能である。

【００６１】なお、本実施形態においても、第２実施形
態と同様に、第３ゲート領域１５を熱拡散させるように
して形成しても良い。

【００６２】（他の実施形態）上記第１実施形態では、
第１〜第３ゲート領域３、７、１５に印加する電位を第
１、第２ゲート電極１０、１１及び第３ゲート電極によ
って個々に制御できるトリプルゲート駆動タイプのＪ−
ＦＥＴを例に挙げて説明したが以下に示す各ドライブ形
態を採用することが可能である。

【００６３】第３ゲート電極とソース電極９とを接続
し、第１、第２ゲート電極１０、１１への印加電位によ
ってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つま
り、ダブルゲート駆動タイプとする。これにより、第
１、第２ゲート領域３、７は駆動電位、第３ゲート領域
１５はソース電位となって、２つのチャネルが形成され
ることになる。なお、この場合、第３ゲート領域１５を
フローティング状態としても、同様にダブルゲート駆動
タイプの動作を行うことになる。

【００６４】第１ゲート電極１０とソース電極９とを
接続すると共に、第３ゲート領域をフローティング状態
にする。そして、第２ゲート電極１１への印加電位によ
ってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つま
り、シングルゲート駆動タイプとする。これににより、
第１ゲート領域３はソース電位、第３ゲート領域１５は
フローティング電位、第２ゲート領域７は駆動電位とな
ることから、２つのチャネルのうち紙面上側に位置する
ものがチャネルとして働くことになる。

【００６５】第２ゲート電極１１とソース電極９とを
接続すると共に、第３ゲート領域をフローティング状態
にする。そして、第１ゲート電極１０への印加電位によ
ってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つま
り、シングルゲート駆動タイプとする。これにより、第
１ゲート領域３は駆動電位、第３ゲート領域１５はフロ
ーティング電位、第２ゲート領域７はソース電位となる
ことから、２つのチャネルのうち紙面下側上側に位置す
るものがチャネルとして働くことになる。

【００６６】第１、第２ゲート電極１０、１１とソー
ス電極９とを接続すると共に、第３ゲート電極への印加
電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させ
る。つまり、シングルゲート駆動タイプとする。これに
より、第１、第２ゲート領域３、７はソース電位、第３
ゲート領域１５は駆動電位となることから、２つのチャ
ネルが形成されることになる。

【００６７】第１ゲート電極１０及び第３ゲート電極
とソース電極９とを接続すると共に、第２ゲート電極１
１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴ
を動作させる。つまり、シングルゲート駆動タイプとす
る。これににより、第１、第３ゲート領域３、１５はソ
ース電位、第２ゲート領域７は駆動電位となることか
ら、２つのチャネルのうち紙面上側に位置するものがチ
ャネルとして働くことになる。

【００６８】第２ゲート電極１１及び第３ゲート電極
とソース電極９とを接続すると共に、第１ゲート電極１
０への印加電位によってチャネルを形成し、Ｊ−ＦＥＴ
を動作させる。つまり、シングルゲート駆動タイプとす
る。これににより、第２、第３ゲート領域７、１５はソ
ース電位、第１ゲート領域３は駆動電位となることか
ら、２つのチャネルのうち紙面下側に位置するものがチ
ャネルとして働くことになる。

【００６９】以上説明したように、Ｊ−ＦＥＴをトリプ
ルゲート駆動タイプとするのみでなく、ダブルゲート駆
動タイプ、シングルゲート駆動タイプとしてもよい。ま
た、ここでは、第１、第２ゲート領域３、７の間に第３
ゲート領域１５を１つのみ設けるようにしたが、第３ゲ
ート領域１５を紙面縦方向に並べ、チャネルの数を２つ
よりも大きな複数としてもよい。すなわち、第１、第
２、第３ゲート領域３、７、１５がＮ個であったとすれ
ば、チャネルの数がＮ−１となるようにすることが可能
である。

【００７０】なお、上記実施形態では、ｎチャネル型の
Ｊ−ＦＥＴに関して説明したが、勿論、各構成要素の導
電型を逆にしたＪ−ＦＥＴにも本発明を適用することが
可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図２】図１におけるＪ−ＦＥＴの製造工程を示した図
である。

【図３】図２に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図４】図３に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図５】図４に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製
造工程を示した図である。

【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図９】図８におけるＪ−ＦＥＴの製造工程を示した図
である。

【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図
である。

【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した
図である。

【図１２】従来におけるＪ−ＦＥＴの断面構成を示した
図である。

【符号の説明】

１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領
域、５…チャネル層、６…ｎ⁺型ソース領域、７…第２
ゲート領域、８…凹部、９…ソース電極、１０、１１…
第１、第２ゲート電極、１３…ドレイン電極、１５…第
３ゲート領域。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA02 GB01 GB04 GC08 GJ02 GL02 GS00 HC01 HC07 HC15

Claims (17)

【特許請求の範囲】
1. 【請求項１】 炭化珪素からなる第１導電型の半導体基
   板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
   りも高抵抗な炭化珪素よりなる第１導電型の半導体層
   （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
   を有する第２導電型の第１ゲート領域（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
   第１導電型のチャネル層（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に形成された第１導電型のソース領域（６）と、 前記チャネル層の上又は前記チャネル層の表層部におい
   て、前記第１ゲート領域と対向する部位を含むように形
   成された第２導電型の第２ゲート領域（７）と、 前記ソース領域に電気的に接続されたソース電極（９）
   と、 前記第１ゲート領域に電気的に接続された第１ゲート電
   極（１０）と、 前記第２ゲート領域に電気的に接続された第２ゲート電
   極（１１）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
   ３）とを有し、 前記チャネル層には、前記第１ゲート領域と前記第２ゲ
   ート領域とに挟まれる部位において、前記第１、第２ゲ
   ート領域から離間するように第２導電型の第３ゲート領
   域（１５）が備えられていることを特徴とする炭化珪素
   半導体装置。
2. 【請求項２】 前記第２ゲート領域は、前記チャネル層
   の上に第２導電型不純物を含むように成長させたエピ層
   によって構成されていることを特徴とする請求項１に記
   載の炭化珪素半導体装置。
3. 【請求項３】 前記第３ゲート領域は、不純物を熱拡散
   させることによって形成されていることを特徴とする請
   求項１又は２に記載の炭化珪素半導体装置。
4. 【請求項４】 前記第１、第２、第３ゲート領域はｐ型
   で構成され、ｐ型不純物としてボロンと炭素とを一定割
   合としたものか、もしくはＡｌが用いられていることを
   特徴とする請求項１又は２に記載の炭化珪素半導体装
   置。
5. 【請求項５】 前記第３ゲート領域に電気的に接続され
   た第３ゲート電極を有し、前記第１、第２、第３ゲート
   電極への個々の印加電位に基づいて作動するトリプルゲ
   ート駆動タイプで構成されていることを特徴とする請求
   項１乃至４のいずれか１つに記載の炭化珪素半導体装
   置。
6. 【請求項６】 前記第３ゲート領域に電気的に接続され
   た第３ゲート電極を有し、該第３ゲート電極と前記ソー
   ス電極とが電気的に接続され、前記第１、第２ゲート電
   極への個々の印加電位に基づいて作動するダブルゲート
   駆動タイプで構成されていることを特徴とする請求項１
   乃至４のいずれか１つに記載の炭化珪素半導体装置。
7. 【請求項７】 前記第３ゲート領域がフローティング状
   態とされ、前記第１、第２ゲート電極への個々の印加電
   位に基づいて作動するダブルゲート駆動タイプで構成さ
   れていることを特徴とする請求項１乃至４のいずれか１
   つに記載の炭化珪素半導体装置。
8. 【請求項８】 前記第１ゲート電極と前記第２ゲート電
   極のいずれか一方が前記ソース電極と電気的に接続され
   ていると共に、前記第３ゲート領域がフローティング状
   態とされ、前記第１、第２ゲート電極のうち前記ソース
   電極と電気的に接続されていない側への印加電位に基づ
   いて作動するシングルゲート駆動タイプで構成されてい
   ることを特徴とする請求項１乃至４のいずれか１つに記
   載の炭化珪素半導体装置。
9. 【請求項９】 前記第３ゲート領域に電気的に接続され
   た第３ゲート電極を有し、前記第１ゲート電極及び前記
   第２ゲート電極と前記ソース電極とが電気的に接続さ
   れ、前記第３ゲート電極への印加電位に基づいて作動す
   るシングルゲート駆動タイプで構成された請求項１乃至
   ４のいずれか１つに記載の炭化珪素半導体装置。
10. 【請求項１０】 前記第３ゲート領域に電気的に接続さ
    れた第３ゲート電極を有し、前記第１ゲート電極及び前
    記第３ゲート電極と前記ソース電極とが電気的に接続さ
    れ、前記第２ゲート電極への印加電位に基づいて作動す
    るシングルゲート駆動タイプで構成された請求項１乃至
    ４のいずれか１つに記載の炭化珪素半導体装置。
11. 【請求項１１】 前記第３ゲート領域に電気的に接続さ
    れた第３ゲート電極を有し、前記第２ゲート電極及び前
    記第３ゲート電極と前記ソース電極とが電気的に接続さ
    れ、前記第１ゲート電極への印加電位に基づいて作動す
    るシングルゲート駆動タイプで構成された請求項１乃至
    ４のいずれか１つに記載の炭化珪素半導体装置。
12. 【請求項１２】 前記第３ゲート領域が前記第１ゲート
    領域と前記第２ゲート領域との間に複数個配置されてい
    ることを特徴とする請求項１乃至１１のいずれか１つに
    記載の炭化珪素半導体装置。
13. 【請求項１３】 炭化珪素からなる第１導電型の半導体
    基板（１）の主表面上に、この半導体基板よりも高抵抗
    な炭化珪素よりなる第１導電型の半導体層（２）を形成
    する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
    第２導電型の第１ゲート領域（３）を形成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
    のチャネル層（５）を形成する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
    る部位に、第１導電型のソース領域（６）を形成する工
    程と、 前記チャネル層の上又は前記チャネル層の表層部におい
    て、前記第１ゲート領域と対向する部位を含むように、
    第２導電型の第２ゲート領域（７）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極
    （９）、前記第１ゲート領域に電気的に接続される第１
    ゲート電極（１０）、前記第２ゲート領域に電気的に接
    続される第２ゲート電極（１１）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１３）を形成
    する工程とを有してなる炭化珪素半導体装置の製造方法
    であって、 前記チャネル層の中層部に第２導電型不純物をイオン注
    入することで、前記第１ゲート領域と前記第２ゲート領
    域との間において、前記第１、第２ゲート領域から離間
    するように、第２導電型の第３ゲート領域を形成する工
    程を有していることを特徴とする炭化珪素半導体装置の
    製造方法。
14. 【請求項１４】 前記第２ゲート領域を形成する工程で
    は、前記チャネル層の上に第２導電型不純物を含むよう
    にエピ層を成長させることによって前記第２ゲート領域
    を形成することを特徴とする請求項１３に記載の炭化珪
    素半導体装置の製造方法。
15. 【請求項１５】 前記第３ゲート領域を形成する工程、
    前記ソース領域を形成する工程は、 前記チャネル層の上に、前記第３ゲート領域の形成予定
    位置および前記ソース領域の形成予定位置に開口部が形
    成された第１のマスク材（２１）を形成する工程と、 前記第１のマスク材の開口部のうち、前記ソース領域の
    形成予定位置に形成されたものを覆う第２のマスク材
    （２２）を形成したのち、該第２のマスク材および前記
    第１のマスク材をマスクとしたイオン注入を行うこと
    で、前記第３ゲート領域を形成する工程と、 前記第１のマスク材の開口部のうち、前記第３ゲート領
    域の形成予定位置に形成されたものを覆う第３のマスク
    材（２３）を形成したのち、該第３のマスク材および前
    記第１のマスク材をマスクとしたイオン注入を行うこと
    で、前記ソース領域を形成する工程とを有していること
    を特徴とする請求項１３又は１４に記載の炭化珪素半導
    体装置の製造方法。
16. 【請求項１６】 前記第２ゲート領域を形成する工程
    は、 前記ソース領域及び前記第３ゲート領域を形成したの
    ち、前記第１のマスク材をパターニングすることで、前
    記第１のマスクに前記第２ゲート領域の形成予定位置に
    開口部を形成する工程と、 前記第１のマスク材の開口部のうち、前記ソース領域の
    形成予定位置に形成されたものを覆う第４のマスク材
    （２４）を形成したのち、該第４のマスク材および前記
    第１のマスク材をマスクとしたイオン注入を行うこと
    で、前記第２ゲート領域を形成する工程とを有している
    ことを特徴とする請求項１５に記載の炭化珪素半導体装
    置の製造方法。
17. 【請求項１７】 前記第３ゲート領域の形成工程では、
    不純物を熱拡散させることによって前記第３ゲート領域
    を形成することを特徴とする請求項１３乃至１６のいず
    れか１つに記載の炭化珪素半導体装置。